KR20050074082A - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 비트 라인이 콘택되는 셀 트랜지스터의 일측 기판 표면내에 할로 이온 주입 영역을 형성하여 소자의 동작 특성을 향상시킬 수 있도록한 반도체 소자 및 그의 제조 방법에 관한 것으로, 그 구조는 반도체 기판의 소자 격리층에 의해 정의되는 활성 영역상에 형성되는 게이트 전극; 상기 게이트 전극의 양측 반도체 기판의 표면내에 형성되는 소오스/드레인 영역 및 게이트 전극의 측면에 형성되는 게이트 사이드월 스페이서; 및 상기 게이트 전극의 일측에 할로 이온 주입 공정으로 형성되는 펀치 드로우 방지 영역을 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 비트 라인이 콘택되는 셀 트랜지스터의 일측 기판 표면내에 할로 이온 주입 영역을 형성하여 소자의 동작 특성을 향상시킬 수 있도록한 반도체 소자 및 그의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치에 사용되는 셀 트랜지스터는 MOS 구조의 소오스(source), 드레인(drain), 게이트(gate)의 단자로 구성되는데 제조 방법이 간편하고 집적회로 구성에 활용도가 높다.
이와 같은 셀 트랜지스터는 게이트 단자에 일정 전압 이상이 인가되면 소오스와 드레인 단자간의 전압에 따라 전류가 흐르되 전류가 흐르는 전도 채널은 실리콘 물질로 되어 있다.
그러나 실리콘 물질내에서의 캐리어의 이동도는 낮은 편이므로 소자의 동작 속도를 증가시키는 데에는 한계가 있다.
특히 차세대 디바이스 개발에 따른 디자인 룰 축소 및 미세화에 따른 셀 펀치 드로우(cell punch through) 마진의 감소는 중요한 문제로 대두되고 있다.
이하에서 첨부된 도면을 참고하여 종래 기술의 반도체 소자에 관하여 설명한다.
도 1은 종래 기술의 반도체 메모리 장치의 단면 및 셀 트랜지스터의 구조를 나타낸 단면도이다.
종래 기술의 셀 트랜지스터는 도 1에서와 같이, 반도체 기판(10)상의 게이트 산화막(11a)상에 폴리 게이트층(11b),금속 실리사이드층(11c), 게이트 캡 절연층(11d)이 차례로 적층되는 게이트 전극과, 게이트 전극 측면의 제 1,2 게이트 사이드월 스페이서(12a)(12b)와, 게이트 전극 양측 기판 표면내에 형성되는 소오스/드레인 불순물 영역(13)으로 구성된다.
여기서, 게이트 전극의 일측 불순물 영역은 비트라인 콘택 영역(BLC)이고, 게이트 전극의 타측 불순물 영역은 스토리지 노드 콘택 영역(SNC)이다.
그러나 이와 같은 종래 기술에서는 BLC 노드부 및 SNC 노드부의 게이트 사이드월 스페이서가 동일하게 형성됨에 따라 BLC 노드부와 SNC 노드부에 영향을 주는 NBN 및 LPC 이온 주입이 동일한 조건으로 이루어지는 구조이기 때문에 다음과 같은 문제가 있다.
즉, BLC 노드부와 SNC 노드부의 전계가 동일하게 형성되기 때문에 셀 트랜지스터의 포화 문턱 전압(cell Vtast)의 변동(fluctuation)이 크며, 포화 문턱 전압의 제어가 어렵다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 문제를 해결하기 위하여 제안된 것으로, 비트 라인이 콘택되는 셀 트랜지스터의 일측 기판 표면내에 할로 이온 주입 영역을 형성하여 소자의 동작 특성을 향상시킬 수 있도록한 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 반도체 기판의 소자 격리층에 의해 정의되는 활성 영역상에 형성되는 게이트 전극, 상기 게이트 전극의 양측 반도체 기판의 표면내에 형성되는 소오스/드레인 영역 및 게이트 전극의 측면에 형성되는 게이트 사이드월 스페이서 및 상기 게이트 전극의 일측에 할로 이온 주입 공정으로 형성되는 펀치 드로우 방지 영역을 포함하는 것을 특징으로 한다.
여기서, 게이트 전극의 일측은 BLC 노드부이고 타측은 SNC 노드부이고, 바람직하게는 펀치 드로우 방지 영역은 BLC 노드부의 게이트 에지부의 하측에 형성되는 것을 특징으로 한다.
그리고, 본 발명의 반도체 소자의 제조 방법은 반도체 기판상에 게이트 전극을 형성하고 양측면에 게이트 사이드월 스페이서를 형성하는 단계, 상기 반도체 기판 상부에 비트 라인 콘택 영역이 오픈되는 마스크층을 형성하고 노출된 게이트 사이드월 스페이서를 제거하는 단계, 상기 게이트 사이드월 스페이서가 제거된 게이트의 하측 에지부에 할로 이온 주입 공정으로 펀치 드로우 방지 영역을 형성하는 단계, 및 상기 게이트 전극의 측면에 다시 게이트 사이드월 스페이서를 형성하고 소오스/드레인 이온 주입 공정을 진행하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a와 도 2b는 본 발명에 따른 반도체 소자의 레이 아웃 구성도이고, 도 3a내지 도 3g는 본 발명에 따른 반도체 소자의 제조를 위한 공정 단면도이다.
본 발명은 셀 트랜지스터의 숏 채널 마진(short channel margin) 및 셀 펀치 드로우(cell punch through) 마진 확보를 위해 BLC 노드부 및 SNC 노드부의 게이트 사이드월 스페이서를 서로 다르게 형성하여 비대칭(Asymmetric) 구조를 갖도록한 것이다.
소자 격리층에 의해 정의되는 활성 영역(24)을 지나는 게이트 라인(23)과, 게이트 라인(23)의 일측의 활성 영역(24)에 BLC 노드부(22)와 타측의 SNC 노드부(21)가 구성된다.
여기서, 도 2b의 (가) 부분이 포토레지스트 마스크층에 의해 해당 부분만 오픈되어 셀 할로 이온 주입이 이루어지는 영역으로, BLC 노드부(22)만 오픈되는 것을 알 수 있다.
단면상에서 보면, 반도체 기판(31)의 소자 격리층(32)에 의해 정의되는 활성 영역상에 형성되는 게이트 전극(33)과, 게이트 전극(33)의 양측 반도체 기판의 표면내에 형성되는 소오스/드레인 영역(38) 및 게이트 전극(33)의 측면에 형성되는 게이트 사이드월 스페이서(34) 그리고 게이트 전극(33)의 일측 즉, BLC 노드부의 게이트 전극(33)의 하측 에지부에 형성되어 펀치 드로우 마진을 확보하기 위한 할로 이온 주입 영역으로 구성된다.
여기서, BLC 노드부의 게이트 사이드월 스페이서(34)와 SNC 노드부의 사이드월 스페이서는 서로 다른 공정으로 형성되는 것으로 형성 두께가 다르다.
이와 같은 구조를 갖는 본 발명에 따른 반도체 소자의 제조 공정은 다음과 같다.
도 3a내지 도 3g는 도 2b의 A-A'선에 따른 단면 구조를 나타낸 것이다.
먼저, 도 3a에서와 같이, 반도체 기판(31)의 소자 격리 영역에 STI(Shallow Trench Isolation) 공정으로 소자 격리층(32)을 형성한다.
그리고 소자 격리층(32)에 의해 정의된 활성 영역내에 소자의 문턱 전압을 조절하기 위한 채널이온 주입 공정을 진행한다.
이어, 활성 영역상에 게이트 산화막(33a), 게이트 폴리 전극층(33b), 금속 실리사이드층(33c), 게이트 캡 절연층(33d)이 적층되는 구조의 게이트 전극(33)을 형성한다.
그리고 도 3b에서와 같이, 전면에 게이트 사이드월 스페이서 형성용 물질층을 형성하고 에치백하여 게이트 전극(33)의 양측면에 동일한 구조의 게이트 사이드월 스페이서(34)를 형성한다.
이어, 도 3c에서와 같이, 전면에 마스크 형성용 물질층으로 포토레지스트(PR)를 도포하고 비트라인 콘택 영역(36)만 오픈되도록 BLC 노드 오픈 마스크층(35)을 형성한다.
여기서, 상기 BLC 노드 오픈 마스크층(35)을 이용하여 노출되는 게이트 사이드월 스페이서(34)를 제거한다.
그리고 도 3d에서와 같이, 상기 BLC 노드 오픈 마스크층(35)을 마스크로 하여 셀 할로 이온 주입 공정(cell halo ion implantation)을 진행하여 게이트 전극(33)의 하측 에지부에 펀치 드로우 현상을 방지하기 위한 할로 이온 주입층을 형성한다.
여기서, 셀 할로 이온 주입 공정은 게이트 전극(33)의 하측 에지부에 도핑 타겟이 형성되도록 틸트 이온 주입 공정으로 진행한다.
이어, 도 3e에서와 같이, BLC 노드 오픈 마스크층(35)을 제거하고 열처리 공정으로 주입된 할로 이온을 확산(diffusion)시켜 펀치 드로우 방지 영역(37)을 형성한다.
그리고 도 3f에서와 같이, 상기 할로 이온 주입 공정을 위하여 게이트 사이드월 스페이서가 제거된 게이트 전극(33)의 측면에 다시 게이트 사이드월 스페이서를 형성한다.
여기서, 게이트 전극(33) 양측의 게이트 사이드월 스페이서의 두께가 다르게 형성될 수 있다.
이어 도 3g에서와 같이, 비트라인 콘택 영역과 스토리지 노드 콘택 영역에 이온 주입 공정을 진행하여 소오스/드레인 영역(38)을 형성한다.
이와 같은 본 발명은 BLC 노드부의 게이트 사이드월 스페이서를 제거하여 셀 할로 이온주입을 진행함으로써 비대칭 트랜지스터를 제조하는 것으로 숏 채널 마진 및 셀 펀치 드로우 마진을 증가시킬 수 있다.
또한, SNC 노드부의 이온 주입을 증가시킬 수 있으므로 리프레쉬 특성을 개선할 수 있다.
도 4a와 도 4b는 본 발명에 따른 반도체 소자의 최종 단면 구조 및 그에 따른 불순물 농도 프로파일이다.
도 4b에서 보면 채널부의 이온 주입 프로파일이 비대칭적으로 형성되어 할로 이온 주입 영역에서 높은 것을 알 수 있다.
이는 BLC 노드부에서는 셀 할로 이온 주입에 의해 숏 채널 마진 및 셀 펀치 드로우 마진을 증가시키고 SNC 노드부의 리프레쉬 개선을 위한 이온 주입을 증가시킬 수 있다는 것을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 게이트 사이드월 스페이서를 형성한 후에 BLC 노드부의 사이드월 스페이서를 제거하고 할로 이온 주입을 하는 것에 의해 숏 채널 마진 및 셀 펀치 드로우(cell punch through) 마진을 증가시키고, E-필드 완화를 통한 리프레쉬 특성을 개선하는 효과가 있다.
도 1은 종래 기술의 반도체 메모리 장치의 단면 및 셀 트랜지스터의 구조를 나타낸 단면도.
도 2a와 도 2b는 본 발명에 따른 반도체 소자의 레이 아웃 구성도.
도 3a내지 도 3g는 본 발명에 따른 반도체 소자의 제조를 위한 공정 단면도.
도 4a와 도 4b는 본 발명에 따른 반도체 소자의 최종 단면 구조 및 그에 따른 불순물 농도 프로파일.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자 격리층
33 : 게이트 전극 34 : 게이트 사이드월 스페이서
35 : BLC 노드 오픈 마스크층 36 : 비트라인 콘택 영역
37 : 펀치 드로우 방지 영역 38 : 소오스/드레인 영역
Claims (6)
- 반도체 기판의 소자 격리층에 의해 정의되는 활성 영역상에 형성되는 게이트 전극;상기 게이트 전극의 양측 반도체 기판의 표면내에 형성되는 소오스/드레인 영역 및 게이트 전극의 측면에 형성되는 게이트 사이드월 스페이서; 및상기 게이트 전극의 일측에 할로 이온 주입 공정으로 형성되는 펀치 드로우 방지 영역을 포함하는 반도체 소자.
- 제1항에 있어서,상기 게이트 전극의 일측은 BLC 노드부이고 타측은 SNC 노드부이고, 상기 펀치 드로우 방지 영역은 BLC 노드부의 게이트 에지부의 하측에 형성되는 것을 특징으로 하는 반도체 소자.
- 제1항 또는 제2항에 있어서,상기 BLC 노드부의 게이트 사이드월 스페이서와 SNC 노드부의 사이드월 스페이서는 서로 다른 공정으로 형성되어 형성 두께가 다른 것을 특징으로 하는 반도체 소자.
- 반도체 기판상에 게이트 전극을 형성하고 양측면에 게이트 사이드월 스페이서를 형성하는 단계;상기 반도체 기판 상부에 비트 라인 콘택 영역이 오픈되는 마스크층을 형성하고 노출된 게이트 사이드월 스페이서를 제거하는 단계;상기 게이트 사이드월 스페이서가 제거된 게이트의 하측 에지부에 할로 이온 주입 공정으로 펀치 드로우 방지 영역을 형성하는 단계; 및상기 게이트 전극의 측면에 다시 게이트 사이드월 스페이서를 형성하고 소오스/드레인 이온 주입 공정을 진행하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제4항에 있어서,상기 할로 이온 주입은 틸트 이온 주입 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서,상기 할로 이온 주입 후에 열처리 공정으로 확산시키는 단계를 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR100948306B1 (ko) * | 2007-12-31 | 2010-03-17 | 주식회사 동부하이텍 | 고전압 트랜지스터의 제조 방법 |
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| KR100695496B1 (ko) | 2007-03-15 |
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