CN103996623B - 具有过补偿区的超级结半导体器件 - Google Patents

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Abstract

本发明涉及具有过补偿区的超级结半导体器件。根据实施例，可以通过将第一杂质类型的杂质引入到第一杂质类型的第一半导体层的被露出表面中因此形成注入层，来制造超级结半导体器件。可以在被露出表面上提供第一杂质类型的第二半导体层并且可以穿过第二半导体层到第一半导体层中来蚀刻出沟槽。因而在沟槽之间形成具有从注入层获得的第一过补偿区的第一立柱。可以在沟槽中提供第二导电类型的第二立柱。第一和第二立柱形成具有竖向的第一节段的超级结结构，在该第一节段中第一过补偿区对第二立柱中的对应的节段进行过补偿。

Description

具有过补偿区的超级结半导体器件
背景技术
超级结n-FET（场效应晶体管）的半导体部分包括n型漏极层和具有被n掺杂的立柱分离开的p掺杂的立柱的漂移层。在反转模式下，耗尽区在横向方向上在p掺杂的立柱和n掺杂的立柱之间延伸，从而即使在确保低的导通状态阻抗的n掺杂立柱中的高杂质浓度下也实现高的反转击穿电压。补偿率可以在立柱的竖向方向上改变以改善器件的雪崩特性。想要提供超级结半导体器件和制造具有改善的雪崩特性的超级结半导体器件的方法。
发明内容
根据实施例，通过将第一杂质类型的杂质引入到第一杂质类型的第一半导体层的被露出表面中来制造超级结半导体器件，其中形成注入层。在被露出表面上提供第一杂质类型的第二半导体层并且可以穿过第二半导体层到第一半导体层中来蚀刻出沟槽。在沟槽之间形成具有从注入层获得的第一过补偿区的第一立柱。在沟槽中提供第二导电类型的第二立柱。第一和第二立柱形成具有竖向的第一节段（section）的超级结结构，在该第一节段中第一过补偿区对第二立柱中的对应的节段进行过补偿。
另一实施例提及具有形成在半导体部分中的超级结结构的超级结半导体器件。超级结结构包括第一导电类型的第一立柱和与第一导电类型相对的第二导电类型的第二立柱。第二立柱将邻近的第一立柱彼此分离开并且在垂直于半导体部分的第一表面的竖向方向上延伸。第一立柱具有非起伏的侧壁。在超级结结构的竖向的第一节段中，第一导电类型的杂质过补偿第二导电类型的杂质。
本领域技术人员将在阅读下面的详细描述并查看随附的附图时认识到附加的特征和优点。
附图说明
随附的附图被包括以提供对本发明的进一步的理解，附图被合并到本说明书中并构成本说明书的一部分。附图图解本发明的实施例并与描述一起用来解释本发明的原理。由于本发明的其它实施例和所意图的优点通过参考下面的详细描述而变得被更好地理解，因此它们将会被容易地领会。
图1A是用于图解制造根据实施例的超级结半导体器件的方法的半导体衬底的一部分的横截面视图，该超级结半导体器件在形成用于第一过补偿区的注入层之后提供在沟槽中的过补偿区。
图1B是在提供用于第二过补偿区的注入之后的图1A的半导体衬底的所述一部分的横截面视图。
图1C是在提供第一和第二电极结构之后的图1B的半导体衬底的所述一部分的横截面视图。
图2A是根据实施例的提供在第一立柱中的第一过补偿区和在第二立柱中的第二过补偿区的半导体器件的一部分的示意性横截面视图。
图2B是在沿着线B-B的竖向方向上图解图2A的半导体器件中的电场轮廓的示意性图。
图3是根据实施例的提供在超级结区域的第一和第二立柱之间的电介质衬垫（liner）的超级结半导体器件的一部分的示意性横截面视图。
图4A是用于图解制造根据实施例的超级结半导体器件的方法的半导体衬底的一部分的横截面视图，该超级结半导体器件在提供用于第一过补偿区的注入之后提供在相同的立柱中的第一和第二过补偿区。
图4B是在提供用于第二过补偿区的注入之后的图4A的半导体衬底的所述一部分的示意性横截面视图。
图4C是在引入超级结沟槽之后的图4B的半导体衬底的所述一部分的示意性横截面视图。
图5A是根据实施例的半导体器件的一部分的示意性横截面视图，根据该实施例的半导体器件提供表面栅极电极、在相同的立柱中的第一和第二过补偿区以及沿着pn结形成的在空间上分离的第二过补偿区。
图5B是根据实施例的半导体器件的一部分的示意性横截面视图，根据该实施例的半导体器件提供掩埋的栅极电极、在相同的立柱中的第一和第二过补偿区以及沿着pn结的在空间上分离的第二过补偿区。
图5C是根据实施例的提供与pn结分隔开的在空间上分离的第二过补偿区的半导体器件的一部分的示意性横截面视图。
图6A是根据实施例的提供在不同的立柱中的第一和第二过补偿区和不同补偿率的超级结节段的半导体器件的一部分的示意性横截面视图。
图6B是根据实施例的半导体器件的一部分的横截面视图，根据该实施例的半导体器件提供在相同的立柱中直接彼此邻接的第一和第二过补偿区以及不同补偿率的超级结节段。
图6C是根据实施例的半导体器件的一部分的示意性横截面视图，根据该实施例的半导体器件提供在相同的立柱中直接彼此邻接并且邻接于超级结结构的pn结的第一和第二过补偿区。
图7是提及制造根据进一步的实施例的超级结半导体器件的方法的简化的流程图。
具体实施方式
在下面的详细描述中，参考形成为这里的一部分并且其中以图解的方式示出可以实施本发明的具体实施例的随附的附图。应理解可以利用其它实施例并且可以在不脱离本发明的范围的情况下作出结构或逻辑上的改变。例如，针对一个实施例图解或描述的特征可以被用在其它实施例上或与其它实施例相结合地使用，以再产生进一步的实施例。意图由本发明包括这样的修改和改变。使用具体的语言描述了例子，这些例子不应被认为是为对附带的权利要求的范围进行限制。附图不是按比例的并且仅用于图解的目的。为了清楚，如果没有另外说明，则在不同的附图中的对应的标记指代相同的元件。
术语“具有”，“包含”，“包括”和“包括有”等是开放的并且术语指示存在所说明的结构、元件或特征但是不排除附加的元件或特征。除非上下文清楚地另外指示，否则用语“一个”和“所述”意图包括多个以及单个。
术语“被电连接的”描述被电连接的元件之间持久的低欧姆连接，例如所牵涉的元件之间的直接接触或者经由金属和/或高掺杂的半导体的低欧姆连接。
附图通过指示后接于掺杂类型“n”或“p”的“-”或“+”来图解相对掺杂浓度。例如，“n-”意味着比“n”掺杂区域的掺杂浓度更低的掺杂浓度，而“n+”掺杂区域与“n”掺杂区域相比具有更高的掺杂浓度。具有相同的相对掺杂浓度的掺杂区域不必然具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可以具有相同或不同的绝对掺杂浓度。
图1A到1C提及用于制造多个同样的半导体器件的半导体衬底500a的一部分。半导体衬底500a可以包括基底衬底130a。基底衬底130a的至少一部分是从单晶半导体材料—例如硅Si，碳化硅SiC，锗Ge，硅锗晶体SiGe，氮化镓GaN或砷化镓GaAs—提供的。基底衬底130a的厚度可以至少为50μm。基底衬底130a可以是本征衬底或大量n掺杂或大量p掺杂。在基底衬底130a的处理表面131a上提供有第一半导体层100a。例如，可以通过在处理表面131a上进行外延来生长第一半导体层100a。利用作为种子起作用的基底衬底130a，第一半导体层100a与基底衬底130a配准地生长，其中第一半导体层100a的晶格锁定到基底衬底130a的结晶取向。第一半导体层100a可以被第一导电类型的杂质原位掺杂，第一导电类型可以是与基底衬底130a的导电类型相同或相对的导电类型。以举例子的方式，第一半导体层100a中的杂质浓度可以在从5×1015cm-3到5×1017cm-3的范围内。
在第一半导体层100a的被露出表面101a中，例如通过未经掩模的离子束注入处理来引入第一导电类型的杂质，以形成注入层104a。对于所图解的例子，第一导电类型是n型并且相对的第二导电类型是p型。根据其它实施例，第一导电类型是p型并且第二导电类型是n型。
图1A示出沿着n掺杂的第一半导体层100a的被露出表面101a形成的n+掺杂的第一注入层104a，第一半导体层100a是在基底衬底130a上通过外延生长的。第二半导体层100b被提供在第一半导体层100a的被露出表面101a上。例如通过使用反应离子束蚀刻处理来从第二半导体层100b的被露出的第一表面101穿过第二半导体层100b到第一半导体层100a中地引入超级结沟槽190。
在图1B中示出的超级结沟槽190可以是在垂直于横截面平面的方向上延伸的条形形状凹槽。根据其它实施例，超级结沟槽190的横截面区域是旋转对称的。例如，横截面区域可以为圆形，椭圆形，具有或不具有圆倒角的方形或六边形。在所得到的超级结结构的竖向的第一节段S1中，超级结沟槽190与注入层104a交叉从而在邻近的超级结沟槽190之间形成注入层104a的分段。
可以在超级结区域的直接邻接于竖向的第一节段S1的竖向的第二节段S2中形成第二导电类型的注入区108a。根据所图解的实施例，超级结沟槽190的朝基底衬底130a取向的端部部分被填充有第二导电类型的半导体材料以形成填充部分106a。半导体材料可以是被原位掺杂的第二导电类型的单晶硅。将第二导电类型的杂质引入到填充部分106a的被露出的处理表面101b中以形成第二导电类型的被注入的区108a。超级结沟槽190的剩余部分被填充有进一步的具有第二导电类型的单晶半导体材料。
第一和第二半导体层100a，100b的在超级结沟槽190之间的部分形成超级结结构的第一立柱121。填充超级结沟槽190的半导体材料形成超级结结构的第二立柱122。第一立柱121具有第一导电类型并且第二立柱122具有第二导电类型。
在由施加热能量的处理步骤引起的被注入杂质扩散之后，从被注入的层104a形成第一导电类型的第一过补偿区104并且从被注入的区108a形成第二导电类型的第二过补偿区108。在超级结结构的竖向的第一节段S1中，第一过补偿区104中的第一导电类型的杂质强烈地过补偿第二立柱122的对应的竖向节段中的第二导电类型的杂质。第二过补偿区108中的第二导电类型的杂质强烈地过补偿超级结结构的第二节段S2中的第一导电类型的杂质。超级结结构的第一和第二节段S1，S2直接彼此邻接。根据实施例，第二过补偿区108与第一过补偿区104相比更靠近第二半导体层100b的第一表面101。
可以通过从第二立柱122的竖向凸起中的第一表面101引入杂质来形成第二导电类型的本体区115。可以在第一表面101和本体区115之间通过离子束注入形成第一导电类型的源极区110。在邻近的源极区110之间，可以在第一表面101和本体区115之间提供大量p掺杂的接触区116以确保到本体区115的低欧姆电连接。可以至少在第一表面101的直接邻接本体区115的部分中形成栅极电介质205。可以从热生长的半导体氧化物（例如氧化硅）或者沉积的电介质（例如沉积的氧化硅）来提供栅极电介质205。可以沉积或图案化导电材料，例如大量掺杂的多晶硅以在本体区115上面（above）形成栅极电极210。可以沉积电介质层220以封住栅极电极210。电介质层220在第二立柱122的竖向凸起中是开口的以露出源极区110和接触区116。沉积并图案化进一步的导电材料以形成与源极区110和接触区116电连接的第一电极结构310。可以在与第一表面101相对的第二表面102上提供第二电极结构320。
图1C示出具有基底衬底130a，形成复合的半导体本体100d的第一半导体层100a和第二半导体层100b的半导体基底500a。在可以包括第一和第二半导体层100a，100b中的部分的漂移区域120中，形成具有垂直于复合的半导体本体100d的平行的第一和第二表面101，102的竖向延伸的超级结结构。沿着该竖向延伸，第一节段S1包括第一过补偿区104。直接邻接于第一节段S1，第二节段S2包括第二过补偿区108。第二节段S2与第一节段S1相比更靠近第一表面101。第一和第二节段S1和S2这两者都关于所述竖向延伸被布置在超级结结构的中央节段中。超级结结构的第一和第二立柱121，122具有可以沿竖向方向延伸或者可以向竖向方向倾斜的笔直侧壁。然后可以通过激光束或蚀刻处理锯开、折断或切割半导体衬底500a以便从半导体衬底500a获得多个同样的半导体裸片。
图2A示出基于通过图1A到1C中图解的方法获得的半导体裸片的超级结半导体器件500。半导体器件500包括具有第一表面101和平行于第一表面101的第二表面102的半导体部分100。半导体部分100是从单晶半导体材料—例如硅Si，碳化硅SiC，锗Ge，硅锗晶体SiGe，氮化镓GaN或砷化镓GaAs—提供的。第一和第二表面101，102之间的距离至少为50μm，例如至少为175μm。半导体本体100可以具有矩形形状，该矩形形状具有在若干毫米范围内的边缘长度。第一和第二表面101，102的法向定义竖向方向并且正交于该法向方向的方向为横向方向。
半导体部分100包括第一导电类型的杂质层130。杂质层130可以沿着平行于第二表面102的半导体本体100的整个横截面平面延伸。在半导体器件500是IGFET（绝缘栅场效应晶体管）的情况下，杂质层130是直接邻接于第二表面102的漏极层并且杂质层130中的平均净杂质浓度相对地高，例如至少为5×1018cm-3。在半导体器件500是IGBT（绝缘栅双极晶体管）的情况下，在杂质层130和第二表面102之间布置第二导电类型的集电极层并且杂质层130中的平均净杂质浓度低于5×1018cm-3。
漂移层120在第一表面101和杂质层130之间。漂移层120包括具有第一导电类型的第一立柱121和第二导电类型的第二立柱122的超级结。第二立柱122可以直接邻接于杂质层130。根据其它实施例，第二立柱122被布置成远离杂质层130，从而漂移层120包括在第一和第二立柱121，122的被掩埋边缘（一方面）和杂质层130（另一方面）之间延伸的第一导电类型的连续部分。第一和第二立柱121，122可以直接彼此邻接。根据另一实施例，电介质衬垫可以至少沿竖向方向分离第一和第二立柱121，122。
第一和第二立柱121，122可以是以规则的距离布置的平行的条形。根据其它实施例，平行于第一表面101的第二立柱122的横截面区域可以为圆形，椭圆形，卵形或者具有或不具有圆倒角的矩形（例如方形）或六边形，由此第一立柱121是埋置第二立柱122的栅格的分段。
半导体本体100进一步包括第二导电类型的本体区115。每个本体区115被结构上连接到并且电连接到第二立柱122中的一个并且被布置在相应的第二立柱122的在第一表面101和相应的第二立柱122之间的竖向凸起中。
第一导电类型的源极区110可以被埋置在本体区115中并且可以直接邻接于第一表面101。可以在第一表面101和本体区115之间提供大量掺杂的第二导电类型的接触区116。
源极区110可以被排它地形成在单元区域内并且可以在围绕半导体部分100的单元区域的边缘区域中缺失。至少在该单元区域中提供本体区115并且本体区115可以在或者可以不在边缘区域中缺失。
栅极电介质205电分离栅极电极210和本体区115的邻近的部分。施加到栅极电极210的电势电容性地控制在本体区115的直接邻接于在源极区110和对应的第一立柱121之间的栅极电介质205的沟道部分中的少数电荷载流子分布，从而在半导体器件500的导电模式（导通状态）下导通状态电流流过源极区110和杂质层130之间的本体区115和漂移层120。
栅极电极210可以被布置在第一表面101的上面。其它实施例可以在被引入到第一立柱121的竖向凸起中的栅极沟槽中提供栅极电极210，从而栅极电极210被掩埋在从第一表面101延伸到半导体部分100内的栅极沟槽中。
第一电极结构310可以经覆盖栅极电极210的电介质层220中的开口被电连接到源极区110和本体区115。电介质层220中的开口被形成在邻近的栅极电极210之间。第二导电类型的接触区116确保第一电极结构310和本体区115之间的低欧姆电连接。电介质层220将第一电极结构310与栅极电极210电隔离。
第二电极结构320直接邻接于半导体部分100的第二表面102。根据涉及超级结IGFET的实施例，第二电极结构320直接邻接于杂质层130。根据涉及超级结IGBT的实施例，可以在杂质层130和第二电极结构320之间形成第二导电类型的集电极层。
第一和第二电极结构310，320中的每个可以由以下构成或包含以下作为（多个）主要成分：铝Al，铜Cu，或者铝或铜的合金，例如AlSi，AlCu或AlSiCu。根据其它实施例，第一和第二电极结构310，320中的一个或这两者可以包含镍Ni，钛Ti，银Ag，金Au，铂Pt和/或钯Pd作为（多个）主要成分。例如，第一和第二电极结构310，320中的至少一个包括两个或更多个子层，每个子层包含Ni，Ti，Ag，Au，Pt和Pd中的一种或更多种作为（多个）主要成分，例如硅化物和/或合金。
根据所图解的实施例，第一导电类型是n型，第二导电类型是p型，第一电极结构310是源极电极并且第二电极结构320是漏极电极。根据其它实施例，第一导电类型是p型。
第一和第二立柱121，122之间的界面由沟槽蚀刻得到并且是笔直和非起伏的。根据提及条形形状的立柱的实施例，第一和第二立柱121，122之间的界面是平坦的（平面）表面。第二立柱122的侧壁可以随着到第一表面101的距离增加而渐成锥形。根据所图解的实施例，第一和第二立柱121，122之间的界面平行于竖向方向。
沿着竖向方向，包括第一和第二立柱121，122的超级结结构具有朝第一表面101取向的第一端部节段E1和朝第二表面102取向的第二端部节段E2。在第一和第二端部节段E1，E2这两者中，在第一和第二立柱121，122的相对应的节段中的杂质可以完美地或近似地彼此补偿。针对沿着立柱121，122的竖向延伸的竖向节段的补偿率可以通过第一立柱121中的第二导电类型的杂质的量和第二立柱122中的第一导电类型的杂质的量之间在涉及这两个值的较大量的所牵涉竖向节段中的差异来定义。为了完美地补偿，涉及竖向延伸的任意节段的量是相等的并且在该节段中补偿率等于0。在第一导电类型为n型并且第二导电类型为p型的情况下，当第二立柱122的节段中的p杂质的量是第一立柱121的相对应的节段中的n杂质的量的两倍时补偿率为0.5。当第二立柱122的节段中的p杂质的量是第一立柱121的相对应的节段中的n杂质的量的一半时补偿率为-0.5。对于所图解的具有相等的第一和第二立柱121，122的横截面区域的实施例，补偿率是由相应的杂质浓度定义的。
在两个端部节段E1，E2之间的超级结半导体器件的中央节段中，超级结结构的第一节段S1具有过量的第一导电类型的杂质，并且超级结结构的第二节段S2直接邻接于第一节段S1并且更靠近第一表面101，以及具有过量的第二导电类型的杂质。
根据实施例，第一导电类型的第一过补偿区104形成在第一立柱121的两个竖向端部之间的第一立柱121中。每个第一过补偿区104可以在相应的第一立柱121的横截面区域的至少一部分上延伸。根据其它实施例，第一过补偿区104不在第一立柱121的整个横截面区域上延伸。第一过补偿区104中的最大净杂质浓度至少为在第一立柱121的、第一过补偿区104之外的两个端部部分121a，121b中的最大净杂质浓度的十倍。
在超级结结构的第二节段S2中，可以形成第二导电类型的第二过补偿区108。第二过补偿区108可以形成在第一立柱121中，形成在第二立柱122中或者形成在这两者中。根据所图解的实施例，第二过补偿区108被排它地形成在第二立柱122内。第二过补偿区108中的最大净杂质浓度可以至少为在第二立柱122的、第二过补偿区108之外的两个端部部分122a，122b中的最大净杂质浓度的十倍。
根据实施例，在第一和第二节段S1，S2这两者中的补偿率的量至少为0.1，从而其中一旦雪崩机制已被触发则其中电场强度足够高以生成电荷载流子的峰端区域足够小，以制约所生成的电荷载流子的数量并确保跨半导体器件500的电压不会立即击穿。在第一和第二节段这两者中的补偿率的量至多为0.5，从而在反转模式下半导体器件500能够容许足够高的穿透电压。
图2B示出一旦施加反转电压并且雪崩机制还没有被触发，图2A的半导体器件的沿着第二立柱122的中央竖向轴的电场轮廓901。基本上，电场在距第一表面101的距离为dz处的大量掺杂的杂质层130和在距离db处的本体区115的被掩埋边缘之间延伸。电场强度的斜率取决于补偿率并且在补偿率高的地方电场高，在补偿率低的地方电场低，并且在其中补偿率为0的完美补偿的情况下电场为0。
电场轮廓（分布）示出在第一和第二节段S1，S2之间的界面处的尖锐峰端。一旦雪崩机制被触发，则峰端将电荷载流子的生成集中在漂移区120的相当窄的部分中。作为所施加的反转电压的函数的所生成的电荷载流子的数量被减少并且针对TRAPATT（俘获等离子体雪崩触发渡越）振荡的电流阈值被增加。在第一和第二节段S1，S2之外，电场轮廓可以是平直的（恒定的）或可以在第二节段S2中稳定地增加并且/或者在第一节段S1中稳定地降低。
图3的实施例提供沿着第一立柱121和第二立柱122之间的界面延伸的电介质衬垫125。电介质衬垫125可以由以下构成或包括以下：热生长的半导体氧化物或氮化物，例如氧化硅或氮化硅。另外地或者替换地，电介质衬垫123可以包括被沉积的电介质材料，例如使用TEOS（原硅酸四乙酯）作为前体材料生成的氧化硅。电介质衬垫125减少杂质的向外扩散从而能够以彼此间更高的节距（更低的距离）来提供第一立柱121，并且能够实现更低的导通状态阻抗。另外，利用电介质衬垫123，可以通过从沟槽的底部开始的选择性外延生长来填充沟槽。
图4A到4C提及在相同的立柱内提供两种类型的过补偿区的方法。例如通过外延处理在基底衬底130a的处理表面131a上提供第一半导体层100a。基底衬底130a可以由单晶半导体材料构成或者包括单晶半导体材料—例如硅Si，碳化硅SiC，锗Ge，硅锗晶体SiGe，氮化镓GaN或砷化镓GaAs。基底衬底130a可以是本征的、大量n掺杂或大量p掺杂衬底。根据所图解的实施例，基底衬底130a被大量n掺杂。第一半导体层100a可以被原位掺杂并且可以具有第一导电类型（可以是n型）的从5×1015cm-3到5×1017cm-3的范围中的杂质浓度。在第一半导体层100a的被露出表面101a中，例如使用未经掩模的离子束注入处理来引入第一导电类型的杂质。
图4A示出沿着n掺杂的第一半导体层100a的被露出表面101a的n+掺杂的注入层104a。注入层104a可以被形成为靠近被露出表面101a或者远离被露出表面101a。
根据实施例，注入层104a形成在远离被露出表面101a处，并且在被露出表面101a和注入层104a之间，以与用于将第一杂质类型的杂质注入到被露出表面101a中相比更低的注入能量将第二杂质类型的杂质注入到被露出表面101a的节段中以形成空间上分离的注入区108a。然后在被露出表面101a上提供第二半导体层100b。
根据其它实施例，在第一半导体层100a的被露出表面101a上提供第二半导体层100b的第一子部分100x。在第一子部分100x的辅助处理表面101b上提供注入掩模198，并且通过光刻手段图案化注入掩模198以形成具有分段198a，198b的注入掩模198。分段198a是可选的。将第二导电类型的杂质引入到辅助处理表面101b的、注入掩模198所露出的这种节段中。
图4B示出在第一半导体层100a上提供的第二半导体层100b的第一子部分100x以及具有开口198c的被图案化的注入掩模198。注入区108a被形成在第一子部分100x的由开口198c露出的部分中。第二半导体层100b的剩余的子部分例如被通过外延生长而被提供在辅助处理表面101b上，并且使用图案化的蚀刻掩模199，从第二半导体层100b的被露出表面101a穿过第二半导体层100b到第一半导体层100a中来蚀刻出超级结沟槽190。
根据图4C，超级结沟槽190具有垂直于第二半导体层100b的被露出的第一表面101取向的近似竖向的侧壁。超级结沟槽190与图4B的注入掩模198的开口198c对准。以举例子的方式，由于在提供第二半导体层100b的过程中施加的热处理所引起的扩散，从图4B的注入层104a中出现第一过补偿区104并且从被注入的区108a中出现第二过补偿区108。
沟槽掩模199中的开口199c与图4B的注入掩模198的开口198c对准，从而第二过补偿区108不在第一立柱121的整个横截面区域上延伸。
可以在平行于横截面平面的横向方向上图案化第二过补偿区108。根据实施例，在每个第一立柱121中形成一个单个的第二过补偿区108。根据其它实施例，在每个第一立柱121中形成空间上分离的两个或更多个第二过补偿区108。空间上分离的第二过补偿区108可以直接邻接于超级结沟槽190或者可以与超级结沟槽190分隔开。可以利用第二导电类型的半导体材料填充超级结沟槽190以形成第二导电类型的第二立柱122。可以如相关于图1C描述的那样继续处理。
可以由在图4A到4C中图解的处理得到的图5A的半导体器件500示出被形成在第一立柱121中的直接邻接于第一导电类型的第一过补偿区104的第二过补偿区108。第二立柱122被均匀掺杂。第二过补偿区108在第二立柱122中缺失。实施例提供超级结沟槽190的连续的、不中断的填充以提供第二立柱122。第二过补偿区108在第一立柱121中被沿着到第二立柱122的界面提供并且在第一立柱121的中央部分中缺失，从而半导体器件500的导通状态电流特性几乎不会受到不利的影响。
替代图5A的表面栅极电极210，图5B的实施例提供被掩埋的栅极电极210。
图5C示出在每个第一立柱121中的提供支持杂质浓度和杂质轮廓的更精确调节的多个被分段的第二过补偿区108的实施例。
图6A的实施例与图2A的实施例的区别在于第二立柱122的朝第一表面101取向的第一端部部分122b与朝第二表面102取向的第二端部部分122a相比具有更高的净杂质浓度。第一端部部分122b在本体区115和第二过补偿区108之间延伸。第二端部部分122a在第二过补偿区108和第二立柱122的朝第二表面102取向的端部之间延伸。根据实施例，杂质浓度使得第一端部部分122b中的补偿率略微为正并且在超级结结构的相对应的竖向节段中第二导电类型的杂质比第一导电类型的杂质稍多地起主导作用，并且第二端部部分122a中的补偿率略微为负并且在超级结结构的相对应的竖向节段中第一导电类型的杂质比第二导电类型的杂质稍多地起主导作用。第一立柱的第一和第二端部部分121b，121a可以具有不同的净杂质浓度或相同的净杂质浓度。
在耗尽状态下，在靠近过补偿区104，108的区域中的雪崩当中生成的电子和空穴这两者具有稳定效应，这是因为两者都从生成位置流到其中它们补偿起主导作用的非移动电荷载流子的过量电荷的区域中。结果存在从p承载的到n承载的补偿率的连续稳定范围。因为施加分等级的原位掺杂的外延处理是在用于执行针对过补偿区104，108的注入的相同位置处被打断的，所以该途径可以易于与过补偿区的形成组合。
图6B示出将第二立柱122的更高掺杂的第一端部部分122b和更低掺杂的第二端部部分122a与图5C的实施例组合的半导体器件500。对于第一端部部分122b补偿率的符号可以是正的，并且对于第二端部部分122a补偿率的符号可以是负的。
图6C的半导体器件500基本上对应于图5A的半导体器件500，具有均匀掺杂的第二立柱122并且具有第一立柱121，第一立柱121的朝第一表面101取向的第一端部部分121b与朝第二表面102取向的第二端部部分121a相比具有更低的净杂质浓度。对于第一端部部分122b补偿率的符号可以是正的，并且对于第二端部部分122a补偿率的符号可以是负的。
图7中图解的制造超级结半导体器件的方法包括将第一杂质类型的杂质引入到第一杂质类型的第一半导体层的处理表面中（702），其中形成注入层。在处理表面上提供第一杂质类型的第二半导体层（704）。穿过第二半导体层到第一半导体层中来蚀刻出沟槽，其中在沟槽之间形成具有从注入层获得的第一过补偿区的第一立柱（706）。在沟槽中提供第二导电类型的第二立柱，其中第一和第二立柱形成具有竖向的第一节段的超级结结构，在该第一节段中第一过补偿区对第二立柱中的对应的节段进行过补偿（708）。
尽管已经在此图解并描述了具体实施例，但是本领域普通技术人员应当领会，在不脱离本发明的范围的情况下，可以由多种替换和/或等同的实现代替所示出并描述的具体实施例。本申请意图覆盖在此讨论的具体实施例的任意的适配或改变。

Claims (25)

1.一种制造超级结半导体器件的方法，所述方法包括：
将第一杂质类型的杂质引入到第一杂质类型的第一半导体层的被露出表面中以形成注入层；
在所述被露出表面上提供第一导电类型的第二半导体层；
穿过所述第二半导体层到所述第一半导体层中来蚀刻出沟槽，其中在所述沟槽之间形成具有从所述注入层获得的第一过补偿区的第一立柱；以及
在所述沟槽中提供第二导电类型的第二立柱，其中第一和第二立柱形成具有竖向的第一节段的超级结结构，在该第一节段中所述第一过补偿区对所述第二立柱中的对应的节段进行过补偿。
2.根据权利要求1所述的方法，其中所述第一过补偿区以从-0.1到-0.5的补偿率对所述第二立柱的相对应的部分进行过补偿。
3.根据权利要求1所述的方法，其中所述沟槽被蚀刻成具有垂直于所述被露出表面的竖向侧壁。
4.根据权利要求3所述的方法，其中在所述第一过补偿区中第一导电类型的平均净杂质浓度至少为在所述第一立柱的、所述第一过补偿区之外的端部节段中的最大净杂质浓度的十倍。
5.根据权利要求1所述的方法，其中所述第一半导体层是在基底衬底上通过外延生长的，并且所述第二半导体层是在所述第一半导体层上通过外延生长的。
6.根据权利要求1所述的方法，进一步包括：
在所述超级结结构的直接邻接于所述第一节段的第二节段中提供第二导电类型的第二过补偿区，所述第二过补偿区对所述第一立柱的相对应的节段进行过补偿。
7.根据权利要求6所述的方法，其中所述第二节段被提供为与所述第一节段相比更靠近所述第二半导体层的被露出的第一表面。
8.根据权利要求6所述的方法，其中所述第二过补偿区中的平均净杂质浓度至少为在所述第二立柱的、所述第二过补偿区之外的端部部分中的平均净杂质浓度的十倍。
9.根据权利要求6所述的方法，其中提供所述第二立柱包括：
利用第二导电类型的半导体材料填充所述沟槽的第一部分；
将第二杂质类型的杂质引入到所述第一部分的被露出的处理表面中以形成所述第二过补偿区；以及
利用第二导电类型的半导体材料填充所述沟槽的剩余的部分。
10.根据权利要求9所述的方法，进一步包括：
在填充所述沟槽之前利用电介质衬垫至少对所述沟槽的侧壁加衬。
11.根据权利要求6所述的方法，进一步包括：
在提供所述第二半导体层之前，以与用于将第一杂质类型的杂质注入到所述被露出表面中相比更低的注入能量将第二杂质类型的杂质引入到所述第一半导体层的所述被露出表面的节段中以形成空间上分离的第二过补偿区。
12.根据权利要求6所述的方法，其中提供所述第二半导体层包括：
在所述被露出表面上提供所述第二半导体层的第一子部分；
将第二杂质类型的杂质引入到所述第一子部分的被露出的辅助处理表面的节段中以形成空间上分离的第二过补偿区；以及
在所述辅助处理表面上提供所述半导体层的剩余的子部分。
13.根据权利要求11所述的方法，其中在每个第一立柱中提供至少两个空间上分离的第二过补偿区。
14.根据权利要求13所述的方法，其中直接相邻于所述第二立柱来提供所述空间上分离的第二过补偿区。
15.根据权利要求13所述的方法，其中与所述第二立柱分隔地提供所述空间上分离的第二过补偿区。
16.一种超级结半导体器件，包括：
超级结结构，其包括第一导电类型的第一立柱和与第一导电类型相对的第二导电类型的第二立柱，所述第二立柱将邻近的第一立柱彼此分离开并且在垂直于半导体本体的第一表面的竖向方向上延伸，
其中所述第一立柱具有非起伏的侧壁，并且在所述超级结结构的竖向的第一节段中，第一导电类型的杂质过补偿第二导电类型的杂质，
其中在所述超级结结构的直接邻接于所述第一节段的竖向的第二节段中，在所述第一立柱中形成第二过补偿区。
17.根据权利要求16所述的超级结半导体器件，其中超级结区域结构的所述第一节段具有过量的第一导电类型的杂质。
18.根据权利要求16所述的超级结半导体器件，其中在所述超级结结构的所述第二节段中，第二导电类型的杂质过补偿第一导电类型的杂质。
19.根据权利要求16所述的超级结半导体器件，其中超级结区域结构的所述第二节段具有过量的第二导电类型的杂质。
20.根据权利要求16所述的超级结半导体器件，其中第一和第二节段关于所述超级结结构的沿着所述第一表面的法向的竖向方向的竖向延伸，处在所述超级结结构中央的三分之一中。
21.根据权利要求16所述的超级结半导体器件，其中第一和第二节段之间的界面处在0.4×ch和0.6×ch之间的区域中，ch是超级结结构的竖向延伸。
22.根据权利要求16所述的超级结半导体器件，其中所述第一立柱的侧壁垂直于所述第一表面延伸。
23.根据权利要求16所述的超级结半导体器件，其中在所述第一节段中，在所述第一立柱中形成第一过补偿区，所述第一过补偿区具有至少为在所述第一立柱的、所述第一过补偿区之外的端部部分中的最大净杂质浓度的十倍的第一导电类型的平均净杂质浓度。
24.根据权利要求16所述的超级结半导体器件，其中所述第二节段与所述第一节段相比更靠近所述第一表面。
25.根据权利要求16所述的超级结半导体器件，其中在所述第二节段中，在所述第二立柱中形成第二过补偿区，并且所述第二过补偿区中的平均净杂质浓度至少为在所述第二立柱的、所述第二过补偿区之外的端部部分中的平均净杂质浓度的十倍。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8901623B2 (en) * 2013-02-18 2014-12-02 Infineon Technologies Austria Ag Super junction semiconductor device with overcompensation zones
JP6514519B2 (ja) 2015-02-16 2019-05-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102015120510A1 (de) 2015-11-26 2017-06-01 Infineon Technologies Austria Ag Verfahren zum Herstellen von Superjunction-Halbleitervorrichtungen mit einer Superstruktur in Ausrichtung mit einer Grundlage
DE102018112109A1 (de) * 2018-05-18 2019-11-21 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement
CN113517332A (zh) * 2021-06-07 2021-10-19 西安电子科技大学 基于圆柱型超结区的复杂超结半导体器件及其制备方法
CN113540210A (zh) * 2021-06-18 2021-10-22 西安电子科技大学 一种新的超级结器件及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101071822A (zh) * 2002-09-25 2007-11-14 株式会社东芝 功率半导体元件

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19840032C1 (de) 1998-09-02 1999-11-18 Siemens Ag Halbleiterbauelement und Herstellungsverfahren dazu
DE19848828C2 (de) * 1998-10-22 2001-09-13 Infineon Technologies Ag Halbleiterbauelement mit kleiner Durchlaßspannung und hoher Sperrfähigkeit
DE10120656C2 (de) 2001-04-27 2003-07-10 Infineon Technologies Ag Halbleiterbauelement mit erhöhter Avalanche-Festigkeit
JP2005322700A (ja) * 2004-05-06 2005-11-17 Toshiba Corp 半導体装置及びその製造方法
JP4768259B2 (ja) 2004-12-21 2011-09-07 株式会社東芝 電力用半導体装置
JP2007012858A (ja) 2005-06-30 2007-01-18 Toshiba Corp 半導体素子及びその製造方法
DE102006055131A1 (de) 2005-11-28 2007-06-06 Fuji Electric Holdings Co., Ltd., Kawasaki Halbleiterbauteil und Verfahren zu seiner Herstellung
US7790549B2 (en) * 2008-08-20 2010-09-07 Alpha & Omega Semiconductor, Ltd Configurations and methods for manufacturing charge balanced devices
KR101279574B1 (ko) 2006-11-15 2013-06-27 페어차일드코리아반도체 주식회사 고전압 반도체 소자 및 그 제조 방법
DE102007001108B4 (de) 2007-01-04 2012-03-22 Infineon Technologies Ag Diode und Verfahren zu ihrer Herstellung
JP4564509B2 (ja) * 2007-04-05 2010-10-20 株式会社東芝 電力用半導体素子
US20090057713A1 (en) 2007-08-31 2009-03-05 Infineon Technologies Austria Ag Semiconductor device with a semiconductor body
US7936010B2 (en) 2007-12-27 2011-05-03 Infineon Technologies Austria Ag Power semiconductor having a lightly doped drift and buffer layer
DE102008003984B4 (de) 2008-01-11 2011-06-22 MAICO Elektroapparate-Fabrik GmbH, 78056 Rohrventilator
JP5652407B2 (ja) * 2010-01-29 2015-01-14 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2011216587A (ja) 2010-03-31 2011-10-27 Renesas Electronics Corp 半導体装置
US8901623B2 (en) * 2013-02-18 2014-12-02 Infineon Technologies Austria Ag Super junction semiconductor device with overcompensation zones

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101071822A (zh) * 2002-09-25 2007-11-14 株式会社东芝 功率半导体元件

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Publication number Publication date
US9012280B2 (en) 2015-04-21
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US8901623B2 (en) 2014-12-02
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