CN105957887B - 使用离子注入制造半导体器件的方法以及半导体器件 - Google Patents

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Abstract

本发明公开了使用离子注入制造半导体器件的方法以及半导体器件。一种制造方法提供具有衬底层以及邻接衬底层的外延层的半导体器件。外延层包括不同导电类型的第一列和第二列。第一和第二列沿着主晶向从第一表面延伸到外延层中，沿着所述主晶向发生注入离子的沟道效应。第一和第二列中的一个的垂直掺杂分布图包括通过第二部分分开的第一部分。在第一部分中掺杂浓度以至多30%变化。在第二部分中掺杂浓度低于第一部分中的掺杂浓度。第一部分的总长度与第一和第二部分的总长度的比是至少50%。均匀的掺杂分布图改进器件特性。

Description

使用离子注入制造半导体器件的方法以及半导体器件
技术领域
本发明涉及半导体领域，尤其涉及半导体器件及其制造方法。
背景技术
离子注入被用来在半导体材料中形成p掺杂和n掺杂区。电离的杂质原子被加速并且被指向单晶半导体衬底的表面。电离的原子进入晶格，与晶格的原子碰撞，并且在由加速电压以及杂质和衬底材料确定的深度处静止下来。离子注入产生实质上示出高斯分布的垂直掺杂分布图（profile），其中最大浓度到半导体表面的距离是加速电压的函数，并且标准偏差是杂质和衬底的材料参数的函数。所期望的是在半导体器件中提供更均匀的掺杂分布。
发明内容
根据一个实施例，制造超结半导体器件的方法提供通过外延在衬底层上生长第一子层。使用对准的（aligned）低发散离子注入工艺将第一导电类型的杂质注入到第一子层的暴露的第一表面的第一区段（section）中。关于对准的低发散离子注入工艺，主射束方向偏离主晶向至多1度，沿着所述主晶向发生注入离子的沟道效应。主射束入射角发散是至多±0.5度。通过外延在第一子层上生长第二子层。使用对准的低发散离子注入工艺沿着主晶向在第一区段的投影（projection）中的第二子层的暴露的第一表面的区段中注入第一导电类型的杂质。
另一实施例涉及超结半导体器件。所述超结半导体器件包括第一导电类型的衬底层和邻接衬底层的外延层。外延层包括第一导电类型的第一列和第二导电类型的第二列，第二导电类型与第一导电类型相反。第一和第二列沿着主晶向从与衬底层相对的第一表面延伸到外延层中，并且具有垂直于第一表面的垂直掺杂分布图。第一和第二列中的至少一个的垂直掺杂分布图包括通过第二部分分开的第一部分。在第一部分中，掺杂浓度以相应第一部分内的最大值的至多30%变化。在第二部分中，掺杂浓度低于邻接的第一部分中的至少一个中的掺杂浓度。第一部分的总长度与第一和第二部分的总长度的比是至少50%。
根据另一实施例，第一部分之间的距离随着在垂直于第一表面的垂直方向上到第一表面的距离的增加而减小。
根据另一实施例，半导体器件包括半导体本体，其具有邻接该半导体本体的第一表面的第一导电类型的源区和第一导电类型的漂移区。与第一导电类型相反的第二导电类型的本体区将源区与漂移区分开。本体区具有垂直于第一表面的垂直掺杂分布图，该第一表面具有第一部分和分别邻接该第一部分的两个第二部分。在第一部分中，掺杂浓度以相应第一部分内的最大值的至多30%变化。在第二部分中，掺杂浓度低于或高于第一部分中的掺杂浓度。第一部分的总长度与第一和第二部分的总长度的比是至少50%。
一阅读下列详细描述并且一观看附图，本领域技术人员就将认识到附加的特征和优点。
附图说明
附图被包括以提供对本发明的进一步理解，以及附图被结合在本说明书中并且构成本说明书的一部分。附图示出本发明的实施例，并且与描述一起用来解释本发明的原理。本发明的其他实施例和预期的优点将容易被认识到，因为通过参考下列详细描述，它们变得更好理解。
图1A示出根据涉及在将杂质注入到第一子层中之后基于原位掺杂的外延层制造超结半导体器件的方法的一个实施例的半导体衬底的一部分的示意性剖视图。
图1B是在将杂质注入到第二子层中之后图1A的半导体衬底部分的示意性剖视图。
图2A是根据一个实施例的超结IGFET（绝缘栅场效应晶体管）的一部分的示意性剖视图。
图2B是示意性地示出沿着线B-B的图2A的超结IGFET的垂直掺杂分布图的图。
图2C是根据另一实施例的超结IGBT（绝缘栅双极型晶体管）的一部分的示意性剖视图。
图2D是根据另一实施例的超结二极管的一部分的示意性剖视图。
图3A是根据涉及在将第一类型的杂质注入到第一子层中之后制造提供本征外延子层的超结半导体器件的方法的一个实施例的半导体衬底的一部分的示意性剖视图。
图3B是在将第二类型的杂质注入到第一子层中之后图3A的半导体衬底的示意性剖视图。
图3C是在将第一类型的杂质注入到第二子层中之后图3B的半导体衬底的示意性剖视图。
图3D是在将第二类型的杂质注入到第二子层中之后图3C的半导体衬底的示意性剖视图。
图4A是基于初始本征外延子层的超结IGFET的示意性剖视图。
图4B是示出沿着线B-B的图4A的IGFET的垂直硼掺杂分布图的简化图。
图4C是示出沿着线C-C的图4A的IGFET的垂直磷掺杂分布图的简化图。
图5是示出作为离子束的入射角的函数的示意性掺杂分布图的图。
图6A是示出在以0度的注入角注入之后以及在回火之后对于磷的示意性垂直掺杂分布图的图。
图6B是示出在以0度的注入角注入之后以及在回火之后对于硼的示意性垂直掺杂分布图的示意图。
图7A是根据另一实施例的包括本体区的开关半导体器件的示意性剖视图。
图7B是示出沿着线B-B的图7A的半导体器件的本体区的示意性掺杂分布图的图。
图8是根据另一实施例的制造半导体器件的方法的简化流程图。
具体实施方式
在下列详细描述中，对附图进行参考，所述附图形成其一部分并且在附图中通过图示示出其中可以实践本发明的特定实施例。应当理解，在不偏离本发明的范围的情况下可以利用其他实施例并且可以做出结构的或逻辑的变化。例如，针对一个实施例示出或描述的特征可以在其他实施例上使用或者结合其他实施例使用以产生又一实施例。本发明意图包括这样的修改和变化。使用不应该被解释为限制所附权利要求的范围的特定语言来描述实例。附图不是按比例的并且仅用于说明性目的。为了清楚起见，相同的元件已在不同的图中通过对应的附图标记来表示，如果未另有说明的话。
术语“具有”、“包含”、“包括”、“包括”等等是开放性的，并且术语指示所述的结构、元件或特征的存在，但是不排除附加的元件或特征。冠词“一”、“一个”和“该”意图包括多个以及单个，除非上下文另有清楚地指示。
术语“电连接”描述电连接的元件之间的永久性低欧姆连接，例如所涉及的元件之间的直接接触或者经由金属和/或高掺杂的半导体的低欧姆连接。
附图通过指示紧跟在掺杂类型“n”或“p”之后的“-”或“+”来示出相对掺杂浓度。例如，“n-”是指低于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有与“n”掺杂区相比更高的掺杂浓度。相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同或不同的绝对掺杂浓度。
图1A和1B涉及用于制造多个相同半导体器件的半导体衬底500a的一部分。半导体衬底500a包括由单晶半导体材料（例如硅Si、碳化硅SiC、锗Ge、锗化硅SiGe、氮化镓GaN或砷化镓GaAs）形成的衬底层139。根据一个实施例，衬底层139可以是单晶硅或者碳化硅晶片。衬底层139可以是强n掺杂的或者强p掺杂的。
第一子层131通过外延生长在衬底层139的表面上。在衬底层139有效地作为种子的情况下，与衬底层139配准地生长第一子层131，其中第一子层131的晶格记录（log）到衬底层139的晶体取向中。第一子层131可以是原位掺杂的，并且可以具有与衬底层139相同的导电类型或者相反的导电类型。
衬底层139和第一子层131具有适用于对注入粒子形成沟道的晶向。在单晶材料（例如第一子层131）中的一些晶向上，存在直着延伸到晶体中的开放空间。开放空间形成沟道，电离的原子行进通过所述沟道而没有显著的散射。所述沟道通过掠射碰撞来引导电离的原子，使得电离的原子以比当倾斜注入到沟道时更大的距离到达入口表面。注入的离子沿着沟道方向的垂直分布示出对于硼和磷注入的比较低浓度变化的延伸范围。
根据一个实施例，衬底层139具有菱形立方晶格（例如硅Si）。在菱形立方晶格的情况下，可以提供衬底层139，使得第一子层131的暴露的第一表面101a与{100}晶面相重合。然后，作为沿着其发生沟道效应的几个方向中的一个的<110>晶向垂直于所暴露的第一表面101a延伸，并且表示在下文中被命名为主晶向485的方向。
第一掩模层被沉积在第一子层131的与衬底层139相对的暴露的第一表面101a上。第一和另外的掩模层可以由以低层厚度吸收高能离子并且针对子层131的单晶材料示出高蚀刻选择性的材料来提供。例如，第一和另外的掩模层可以由例如氧化硅、氮化硅、碳、光致抗蚀剂材料、多晶硅或非晶硅来提供。
光刻工艺图案化第一掩模层以形成第一注入掩模410a，其具有暴露第一子层131的多个第一区段的开口412a。分配给一个单个半导体器件的半导体衬底500a的每个管芯部分包括多个第一区段，所述多个第一区段可以被分组成阵列并且可以在每个阵列内被均匀地间隔开。
开口412a可以是在垂直于剖面的方向上延伸的条。根据其他实施例，开口412a可以是旋转对称的。例如，开口412a可以是圆形、椭圆形或者具有圆角的正方形或六边形。
半导体衬底500a可以搁在衬底载体480上，或者可以被固定在衬底载体480处。第一倾斜传感器单元482可以感测衬底载体480或半导体衬底500a关于参考面或者关于主射束方向495的倾斜。可替换地或者另外，第二倾斜传感器单元492可以感测由离子束源490生成的离子束的主射束方向495关于参考轴或者关于半导体衬底500a的表面的倾斜。第一致动器单元483可以响应于从第一和/或第二倾斜传感器单元482、483接收到的信号来调节衬底载体480或半导体衬底500a的倾斜。可替换地或者另外，第二致动器单元493可以响应于从第一和/或第二倾斜传感器单元482、483接收到的信号来控制离子束源490以调节主射束方向495的倾斜。离子束相对于主射束方向495的发散可以被监视并且由离子束源490再调节以使得射束发散不超过±0.2度。考虑到射束发散、由机械应力产生的半导体衬底500a的弯曲、半导体衬底500a的表面从晶面（晶片切割）的倾斜和其他机制的总主射束入射角发散是至多±0.5度，例如至多±0.3度。根据一个实施例，主射束入射角发散是至多±0.15度。离子束源490适于生成对准的低发散注入工艺。
对于半导体衬底500a的表面的至少80%而言，满足涉及主射束方向和主射束入射角发散的条件。根据一个实施例，对于半导体衬底500a的表面的至少90%而言，满足涉及主射束方向和主射束入射角发散的条件。
使用倾斜传感器单元482、492中的至少一个以及致动器单元483、493中的至少一个，将半导体衬底500a与主射束方向495对准，使得主射束方向495至少近似与主晶向485相重合，主射束方向495和主晶向485之间的偏差是至多±1.0度，例如至多±0.8度、±0.5度、±0.3度或±0.15度。偏差越小，沟道效应越显著。根据一个实施例，为沟道效应所选择的主晶向485与主射束方向495之间的偏差是0度。
使用对准的低发散离子注入工艺通过开口412a对与原位掺杂的第一子层131的导电类型相反的导电类型的杂质402进行离子注入，其中离子束的发散被监视并且被再调节以不超过至多±0.5度（例如±0.3度）或至多±0.15度的主射束入射角发散。
在注入第一导电类型的杂质402期间，在第一子层131的暴露的第一表面101a和主射束方向495之间的角度被感测并且被再调节，使得在至多±0.5度的主射束入射角发散的情况下主射束方向495和主晶向485之间的角度具有0度和±1度之间的预定义值。根据一个实施例，对于半导体衬底500a的表面的至少80%而言，主射束方向495和主晶向485之间的角度的预定义值是0度并且主射束方向495与主晶向485相重合。根据一个实施例，对于半导体衬底500a的表面的至少90%而言，满足涉及主射束方向和主晶向之间的角度的条件。
图1A示出通过外延在高掺杂的衬底层139上生长的原位掺杂的第一子层131，其在所示的实施例中具有相同的导电类型。通过第一注入掩模410a中的开口412a，与原位掺杂的第一子层131中的导电类型相反的导电类型的杂质402被离子注入到第一子层131中以在第一子层131的第一区段中形成第一类型的第一注入区132。不同于由具有倾斜于衬底表面的法线例如7度的主射束方向的常规离子注入所产生的并且产生具有显著的峰最大值的近似高斯分布的注入区，注入区132的垂直杂质分布图示出平稳段（plateau），即在退火之前小于50%的比较低浓度偏差的延伸部分。
第一注入掩模410a被移除，并且通过外延在第一子层131的暴露的第一表面101a上生长第二子层131。第二掩模层被沉积，并且通过光刻技术被图案化以形成第二注入掩模410b，其在注入区132的垂直投影中具有开口412a。使用上述的对准的低发散离子注入工艺来注入与原位掺杂的子层131相反的导电类型的杂质402以形成第一类型的另外的注入区132。
图1B示出第二子层131之上的第二注入掩模410b以及由将第一类型的杂质402对准注入到第二子层131中产生的注入区132。第二子层131中的每个注入区132与第一子层131中的对应注入区132相连接。沿着主晶向485来布置邻接的子层131中的对应注入区132。
移除注入掩模、通过外延来生长子层、提供另一注入掩模以及在注入区132的垂直投影中的另一子层的第一表面的区段中注入第一类型的杂质的序列可以进一步被重复一次、两次或三次或更多次。在注入最后的注入区之后，可以执行退火以修复注入损坏并且使垂直和横向方向上的掺杂分布图平滑。
在所示的实施例中，第一导电类型是n型，并且原位掺杂的子层131的导电类型是p型。其他实施例可以提供p型的原位掺杂的子层和n型注入区132。涉及IGBT的另外的实施例可以提供与衬底层139的导电类型相反的导电类型的外延子层131和衬底层139的导电类型的注入区。
沿着垂直于第一表面101a、101b的方向，每个注入区132具有平稳段在几个微米上延伸的垂直掺杂分布图。根据一个实施例，平稳段具有2.0和4.5微米之间的长度。与倾斜于第一表面的法线多于3度的常规注入相比，沿着主晶向485对准的注入区132以减少数目的外延和注入步骤形成具有近似均匀的垂直掺杂分布图的列135。外延子层、注入步骤和掩模步骤的数目可以被显著地减少。
对于使经注入的分布图平滑的扩散过程而言，需要较低的热预算。因此，子层131的列和原位掺杂部分之间的垂直pn结示出仅仅低的横向波动。在列135内，掺杂分布在垂直方向和与表面101a、101b平行的横向方向上都是均匀的。参考常规方法，可以以显著降低的温度预算来获得相同程度的浓度均匀性。
针对倾斜注入而发生的注入掩模的阴影效应可以被避免，从而允许更准确并且更好限定的注入边界。
图2A涉及超结类型的半导体器件500。根据所示的实施例，半导体器件500是n-FET，并且包括具有衬底层139和外延层150的半导体本体100。外延层150包括源区110和漂移区136，这二者是衬底层139的导电类型。源区110邻接与衬底层139相对的外延层150的第一表面101。与衬底层139的导电类型相反的导电类型的本体区120将源区110与漂移区136分开。本体区120的导电类型的高掺杂的本体接触区121邻接第一表面101，并且提供从第一表面101到本体区120的低欧姆连接。漂移区136和衬底层139形成漏区130。
由一种或多种导电材料（例如高掺杂多晶硅、金属、金属化合物或金属合金）形成的栅电极250被沉积在半导体本体100外部距第一表面101一定距离处。栅电介质212将栅电极250与半导体本体110和本体区120分开。根据其他实施例，可以在从第一表面101延伸到外延层150中的沟槽中提供栅电极250。
在半导体器件500的断开状态中，本体区120的pn结阻止源区110和漏区130之间的电流。在接通状态中，施加于栅电极250的正电位控制沿着栅电介质212在本体区120的沟道部分中的载流子分布，以在源区110和漏区130之间形成少数载流子的导电沟道。
与第一表面101直接接触地形成电介质结构210。电介质结构210可以包括一个或多个子层，例如粘附层、缓冲层和/或扩散阻挡层。根据一个实施例，电介质结构210包括与栅电介质212同时形成的热生长的半导体氧化层。电介质结构210可以包括扩散阻挡层，例如氮化硅或氮氧化硅层。由沉积的氧化物提供的薄的氧化硅层（例如使用TEOS（四乙氧基硅烷（Tetraethylorthosilane））作为前体材料）、或者硅酸盐玻璃（例如未掺杂的硅酸盐玻璃）可以形成粘附或缓冲层。主电介质层可以由BSG（硼硅酸盐玻璃）、PSG（磷硅酸盐玻璃）或BPSG（硼磷硅酸盐玻璃）提供。其他实施例可以提供更少或更多的子层。
半导体器件500还包括第一金属层310，电介质结构210将第一金属层310与栅电极250和漏区130电分离。第二金属层390直接邻接与第一表面101相对的半导体本体100的第二表面102。在所示的实施例中，第一金属层310提供源电极，并且第二金属层390提供半导体器件500的漏电极。
第一和第二金属层310、390可以由作为主要（一种或多种）成分的铝Al、铜Cu或者铝或铜的合金（例如AlSi、AlCu或AlSiCu）构成，或者包含作为主要（一种或多种）成分的铝Al、铜Cu或者铝或铜的合金（例如AlSi、AlCu或AlSiCu）。根据其他实施例，第一和/或第二金属层310、390可以包含作为主要成分的镍Ni、钛Ti、银Ag、金Au、铂Pt和/或钯Pd。例如，金属层310、390中的至少一个可以包括两个或更多个子层，每个子层包含作为主要（一种或多种）成分的Ni、Ti、Ag、Au、Pt和Pd中的一个或多个和/或来自其的合金。
接触插头320电连接第一金属层310与源区110和本体接触区121。接触插头320可以包括金属硅化物321，举例来说，例如硅化钛TiSi、硅化钽（TaSi）或硅化钨（WSi）。沿着接触插头320和半导体本体100之间的界面形成金属硅化物321。根据所示的实施例，接触插头320搁在第一表面101上。其他实施例可以提供从第一表面101延伸到半导体本体100中的接触沟槽，其中金属硅化物321划线于接触沟槽的底部和侧壁。
本体区120的导电类型的列135在垂直于第一和第二表面101、102的垂直方向上在本体区120下面延伸。列135与本体区120在结构上连接并且电连接。每列135包括在垂直方向上彼此邻接的一个或多个注入区132。列135的注入区132中的每个具有垂直掺杂分布图，其示出在注入区132的相应总垂直延伸的至少50%上至多30%的低偏差。根据一个实施例，对于所涉及的注入区132的垂直延伸的多于50%（例如对于至少65%或至少80%）而言，每个注入区132内的偏差是至多15%。
在所示的n-FET的情况下，漂移区136中的高杂质浓度产生低接通状态电阻。另一方面，当施加反向电压时，耗尽区在横向方向上在p掺杂列135和n掺杂漂移区136之间延伸，使得可以实现高反向击穿电压，而不管n掺杂漂移区136中的高杂质浓度。
图2B以对数标度示出沿着图2A的线B-B的垂直掺杂分布图260。在对应于本体接触区121的部分中，掺杂浓度可以在第一表面处或者靠近第一表面101具有最大值。在对应于本体区120和注入区132的区段内，相对掺杂最大值可以近似相等。根据其他实施例，注入区132的掺杂最大值可以彼此不同。
第一列135的垂直掺杂分布图包括第一部分q1和第二部分q2。每个第一部分被分配给外延子层131并且至少一个注入工艺进入相应的子层131。每个第二部分q2被分配给邻接的子层131之间的界面，并且使相邻的第一部分q1分开。在每个第一部分q1内，掺杂浓度变化在相应第一部分q1内的绝对最大值的至多30%的数量（dev）。在第二部分q2中，掺杂浓度低于在邻接的第一部分q1的至少一个中的掺杂浓度。根据所示的实施例，第二部分q2中的掺杂浓度低于两个邻接的第一部分q1中的掺杂浓度。第一部分q1的总长度与第一和第二部分q1、q2的总长度的比是至少50%。换言之，沿着第一列135的垂直延伸的至少50%，掺杂浓度变化至多30%。根据另一实施例，对于所涉及的子层131的垂直延伸的多于50%（例如对于至少65%或至少80%）而言，每个子层131内的偏差是至多15%。
在横向和垂直方向上更均匀的掺杂分布图产生更均质的电场和更高的反向击穿电压。
尽管所示的实施例涉及增强类型的n-FET，但是其他实施例可以提供耗尽类型n-FET、增强p-FET或耗尽p-FET。
图2C涉及形成超结IGBT的半导体器件500。衬底层139是本体区120的导电类型并且可以有效地作为集电区。漂移区136的导电类型的发射区111直接邻接第一表面101。第一金属层310提供发射极并且第二金属层390提供集电极。类似于图2A和图2B的漂移区136、本体区120和列135，形成漂移区136、本体区120和列135。
图2D涉及形成超结半导体二极管的半导体器件500。代替源和本体区110、120，半导体器件500包括阳极层115。第一金属层310提供阳极电极并且第二金属层390提供阴极电极。
图3A至3D涉及提供初始本征外延子层的超结半导体器件的制造。通过外延在有效地作为种子的衬底层139上生长本征子层131。第一外延子层131的晶格继承衬底层139的晶体取向。第一注入掩模层被沉积到第一子层131的暴露的第一表面101a上，并且通过光刻技术被图案化以形成用于第一子层131的第一注入掩模410a，其具有暴露第一子层131的第一区段的开口412a。利用上述的对准的低发散离子注入工艺，第一类型的杂质402通过开口412a被注入到第一子层131中，其中主射束方向495被调节以与主晶向485相重合，沿着主晶向485发生注入离子的沟道效应。当在第一子层131的表面的至少80%（例如至少90%）上注入射束和主晶向495、485之间的角度是至多±0.5度（例如至多±0.15度）时，注入射束和主晶向495、485重合。
图3A示出通过沉积在本征第一外延子层131上的第一注入掩模410a的开口412a而暴露的形成于第一区段中的第一导电类型的第一注入区132，所述本征第一外延子层131被形成在衬底层139上。
第一注入掩模410a被移除，第二注入掩模层被沉积并且通过光刻技术被图案化以形成用于第一子层131的第二注入掩模420a，其在第一子层131的第二区段之上具有开口422a。通过开口422a注入第二类型的杂质401以在第一子层131的第二区段中形成与第一导电类型相反的第二导电类型的第二注入区133，其中对于第一子层131的表面的至少80%（例如至少90%）而言，注入射束和主晶向495、485之间的角度是至多±0.5度（例如至多±0.3度或至多±0.15度）。
在第一注入区132之间形成第二注入区133，并且第二注入区133可以与两个相邻第一注入区132分别相等地间隔。第一和第二注入区132、133可以形成在垂直于剖面的方向上延伸的条。根据其他实施例，第一或第二注入区132、133示出旋转对称性。例如，平行于第一表面101a的剖面可以是圆形、椭圆形或者具有圆角的正方形或六边形。注入区132、133中的一种类型可以形成嵌入注入区133、132中的另一类型的网格。使用沟道效应来形成第一和第二注入区132、133这二者。
第二注入掩模420a被移除，并且通过外延在第一子层131的暴露的第一表面101a上生长第二本征子层131。另一注入掩模层被沉积在第二子层131的暴露的第一表面101b上，并且通过光刻技术被图案化以形成用于第二子层131的第一注入掩模410b，其在第一子层131中的第一注入区132的垂直投影中具有开口412b。使用上述的对准的低发散离子注入工艺，通过开口412b将第一类型的杂质注入到第二子层131中。
图3C示出在第一子层131中的第一注入区132之上并在第一子层131中的第一注入区132的垂直投影中形成在第二子层131中的第一注入区132。用于第二子层131的第一注入掩模410b被移除，并且由用于第二子层131的第二注入掩模420b代替，所述第二注入掩模420b在第一子层131中的第二注入区133的垂直投影中具有开口422b。
根据图3D，所述工艺产生由第一导电类型的在结构上连接并且电连接的第一注入区132形成的第一列135和第二导电类型的在结构上连接并且电连接的第二注入区133形成的第二列136，第二导电类型与第一导电类型相反。
移除注入掩模、生长本征外延子层131和注入杂质401、402以使用不同掩模来形成第一和第二导电类型的注入区132、133的序列可以被重复一次、两次或三次或更多次。在最后的注入之后，可以回火半导体衬底500a以修复注入损坏并且使杂质从第一和第二注入区132、133沿着垂直和横向方向扩散出去。
在横向方向上，杂质可以完全地充满第一和第二列132、133之间的子层131的初始本征部分，使得在相邻的第一和第二列132、133之间形成垂直pn结。
图4A示出根据结合图3A到3D描述的工艺制造的半导体器件500。根据所示的实施例，半导体器件500是n-FET，并且宽泛地对应于图2A的半导体器件500。由于通过注入来调节两种导电类型的掺杂浓度，所以可以更精确地调节两种类型的杂质的垂直和横向掺杂分布图，使得可以进一步降低掺杂分布图的波动。电场分布更均质，并且在半导体本体100的预定厚度处可以实现更高的击穿电压。n型列136中更均质的分布避免了具有低掺杂浓度的延伸区，使得与等效常规器件相比接通状态电阻Rdson被显著地减小。
根据其他实施例，如在图3A至3D中描述的工艺被用来制造超结二极管或超结IGBT。
图4B和4C以对数标度示出沿着线B-B和C-C的图4A的半导体器件500的垂直掺杂分布图。根据一个实施例，对于每种杂质类型，对准的低发散离子注入工艺可以包括以给定加速电压的一个单个注入步骤或者以不同加速电压的两个或更多个注入步骤。根据图4A至4C的实施例，一个注入步骤被用于磷注入，从而产生在回火之前的掺杂分布图404和经回火的掺杂分布图405。对于硼注入，对于每个子层执行以不同加速电压的两个注入步骤，从而产生在回火之前的掺杂分布图406和在回火之后的掺杂分布图407。用于硼的两步方法允许将硼掺杂分布图更精确地调节到磷掺杂分布图，使得对于第一部分q1的相同长度而言，对于硼的偏差（dev）近似匹配对于磷的偏差dev。
更一般地，注入p型的杂质可以包括以每子层不同加速电压和/或入射角的至少两个注入工艺。根据另一实施例，注入p型的杂质可以包括不同于注入n型的杂质的每子层至少一个注入工艺，例如至少两个或三个、更多个。
通过外延生长子层以及沿着主晶向在第一和第二区段的投影中的子层的区段中注入第一和第二导电类型的杂质的序列可以被重复预定义次数。子层131可以是硅或碳化硅层。
根据另一实施例，硼注入提供用于生成电场强度的定义的局部最大值以便在雪崩击穿的情况下改进器件响应的一个单个步骤。其他实施例可以为每个子层提供两个或更多个磷注入步骤。
因此，图4A的超结半导体器件500包括具有第一部分q1的n型列136和具有第一部分q1的p型列135，其中n型列136的第一部分q1具有第一平均长度L1，p型列的第一部分q1具有第二平均长度L2，并且比L1:L2至少为2。
根据提供每子层比磷注入更多的硼注入的一个实施例，p型列135的第一部分q1可以具有比n型列136的第一部分q1更多的局部最大值。
图5示出作为衬底表面的法线与入射离子束之间的注入角的函数的以450keV注入能量的磷注入的掺杂分布图。在±0.3度之上的注入角处，注入角的小变化对掺杂分布图具有显著的影响，而0度和±0.3度之间的注入角的变化产生与目标掺杂分布图的偏差，这对于一些应用来说可能是可容忍的。
图6A示出用于磷的垂直掺杂分布图。从以0度的注入角、利用3.5MeV的加速能量注入磷来产生垂直注入掺杂分布图410。从以1100摄氏度回火注入掺杂分布图410达两个小时来产生经回火的掺杂分布图411。沟道效应产生双峰注入掺杂分布图以及平稳段，所述平稳段表示具有小于经回火的掺杂分布图411中的最大值的30%的掺杂浓度变化的掺杂分布图的垂直延伸的区段。经回火的掺杂分布图411中的平稳段从大约1.5微米延伸到超过2.5微米，例如直到大约4.5微米。在平稳段区域之外，掺杂浓度以比在相同区段内具有相同掺杂浓度变化值的高斯分布将具有的速率更高的速率来降低。
图6B示出用于硼注入的垂直掺杂分布图420、421。从以3.5MeV以及0度注入角的注入产生注入掺杂分布图420，并且注入掺杂分布图420再次示出两个峰。经回火的掺杂分布图421通过以1100摄氏度回火注入掺杂分布图420达两个小时来获得。经回火的掺杂分布图421示出从大约3.8微米延伸到超过6.5微米的平稳段。在平稳段区域之外，掺杂浓度以比在相同长度内具有相同掺杂浓度变化值的高斯分布将具有的速率更高的速率来降低。
图7A和7B涉及作为IGFET的另一半导体器件500。半导体管芯100包括在衬底层139上形成的外延层150。衬底层139可以具有第一导电类型。在外延层150中，第二导电类型的本体区120被形成为注入阱。在本体区120之外的外延层的部分形成第一导电类型的漂移区136。第一导电类型的源区110被形成为本体区120的注入阱内的注入阱。源区110和第二导电类型的高掺杂本体接触区121直接邻接半导体管芯100的第一表面101。在距第一表面101一定距离处提供第一金属层310，并且接触结构320在金属层310和第一表面101之间延伸。接触结构320电连接第一金属层310与本体接触区121和源区110。栅电介质212将本体区120和栅电极250分开。
根据所示的实施例，在距半导体管芯100一定距离处提供栅电极250。根据其他实施例，可以在从第一表面101延伸到半导体管芯100中的沟槽中形成栅电极250和栅电介质212。电介质结构210将第一金属层310与栅电极250和漂移区136电绝缘。
在半导体管芯100的与第一表面101相对的第二表面102上形成第二金属层390。关于另外的细节和材料，参考图2A的描述。另外的实施例可以涉及具有第二导电类型的衬底层139的IGBT。
在本体接触区121之外，本体区120具有垂直于第一表面101的垂直掺杂分布图440，第一表面101包括第一部分p1和邻接第一部分p1的两侧的两个第二部分p2。在第一部分p1中，掺杂浓度以第一部分p1内的最大值的至多30%变化。邻接漂移区136的第二部分p2在漂移区136的掺杂浓度441超过本体区120的掺杂浓度并且对本体区120的掺杂浓度进行补偿的地方结束。在第二部分p2中，掺杂浓度低于或高于第一部分p1中的掺杂浓度。第一部分p1的长度与第一和第二部分p1、p2的总长度的比是至少50%。根据一个实施例，对于本体区120的垂直延伸的多于50%（例如对于本体区120的垂直延伸的至少65%或至少80%）而言，本体区120内的偏差是至多15%。
源区110、本体区120和漂移区132形成寄生npn双极型晶体管128。在半导体器件500的操作期间，载流子可以累积在本体区120内。强掺杂的本体接触区121从本体区120排出累积的载流子。对于从靠近pn结的本体区120的区域排出到漏区132的载流子，在去往高掺杂的本体接触区121的路径中寄生电阻129是有效的。电压降发生在本体区120内并且可能产生高于阈值电压的寄生npn双极型晶体管128的基极电位，从而引起半导体器件500的闭锁状况，其中在阈值电压处寄生npn晶体管128接通。
与常规器件相比，本体区120的高度均匀的垂直和横向掺杂分布图显著地降低寄生电阻129。闭锁效应的发生被移位到更高的电流。
根据一个实施例，半导体器件500是基于SiC的。针对扩散工艺的温度预算（其在SiC中为高）可以被显著地降低。
图8涉及制造超结半导体器件的方法。通过外延在衬底层上生长第一子层（802）。使用对准的低发散离子注入工艺将第一导电类型的杂质注入到第一子层的暴露的第一表面的第一区段中（804）。关于对准的低发散离子注入工艺，主射束方向偏离主晶向（沿着所述主晶向发生注入离子的沟道效应）至多±1度，例如至多±0.8度、±0.5度、±0.3度或±0.15度。偏差越小，沟道效应越显著。根据一个实施例，为沟道效应所选择的主晶向和主射束方向之间的偏差是0度。
主射束入射角发散是至多±0.5度，例如至多±0.3度。根据一个实施例，主射束入射角发散是至多±0.15度。通过外延在第一子层上生长第二子层（806）。使用所述对准的低发散离子注入工艺沿着主晶向在第一区段的投影中的第二子层的暴露的第一表面的区段中注入第一导电类型的杂质（808）。
虽然已经在此示出并描述了特定实施例，但是本领域普通技术人员将认识到，在不偏离本发明的范围的情况下，多种替换和/或等同实施可以替代所示出和描述的特定实施例。本申请意图覆盖在此讨论的特定实施例的任何适配或变化。因此，意图是本发明仅由权利要求及其等同物来限定。

Claims (17)

1.一种超结半导体器件，包括：
第一导电类型的衬底层；以及
外延层，其邻接所述衬底层并且包括第一导电类型的第一列和与第一导电类型相反的第二导电类型的第二列，第一和第二列沿着主晶向从与所述衬底层相对的第一表面延伸到所述外延层中，并且具有垂直于第一表面的垂直掺杂分布图，其中
第一和第二列中的至少一个的垂直掺杂分布图包括通过第二部分分开的第一部分，在第一部分的每个中，掺杂浓度以相应第一部分内的最大值的至多30%变化，在第二部分中掺杂浓度低于邻接的第一部分中的掺杂浓度，并且第一部分的总长度与第一和第二部分的总长度的比是至少50%。
2.根据权利要求1所述的超结半导体器件，其中
第一部分的总长度与第一和第二部分的总长度的比是至少80%。
3.根据权利要求1所述的超结半导体器件，其中
在第一部分中，掺杂浓度以至多15%变化。
4.根据权利要求1所述的超结半导体器件，其中
第一部分之间的距离随着在垂直于第一表面的垂直方向上到第一表面的距离的增加而减小。
5.根据权利要求1所述的超结半导体器件，其中
在第二部分中掺杂浓度低于两个邻接的第一部分中的掺杂浓度。
6.根据权利要求1所述的超结半导体器件，其中
第一和第二列这二者的垂直掺杂分布图包括通过第二部分分开的第一部分，在第一部分中掺杂浓度以至多30%变化，在第二部分中掺杂浓度低于第一部分中的掺杂浓度，并且第一部分的总长度与第一和第二部分的总长度的比是至少50%。
7.根据权利要求6所述的超结半导体器件，其中
对于第一和第二列这二者而言，第一部分的总长度与第一和第二部分的总长度的比是至少80%。
8.根据权利要求6所述的超结半导体器件，其中
在第一和第二列这二者的第一部分中，掺杂浓度以至多15%变化。
9.根据权利要求6所述的超结半导体器件，其中
第一和第二列这二者的第一部分在垂直于第一表面的垂直方向上被相等地间隔开。
10.根据权利要求6所述的超结半导体器件，其中
第二列的垂直分布图偏离第一列的垂直分布图，因为第一列的第一部分的长度与第一列的第一和第二部分的总长度的比大于第二列的第一部分的总长度与第二列的第一和第二部分的总长度的比。
11.根据权利要求6所述的超结半导体器件，其中
在第一和第二列中的第一部分具有至少1.0微米的垂直延伸。
12.根据权利要求6所述的超结半导体器件，其中
第一列是n型并且第二列是p型，其中n型列的第一部分具有第一平均长度L1，p型列的第一部分具有第二平均长度L2，并且比L1:L2至少为2。
13.根据权利要求6所述的超结半导体器件，其中
第一列是n型并且第二列是p型，以及p型列的第一部分与n型列的第一部分相比具有电场强度的更大的局部最大值。
14.一种包括半导体本体的半导体器件，包括：
第一导电类型的源区，其邻接所述半导体本体的第一表面；
第一导电类型的漂移区；以及
与第一导电类型相反的第二导电类型的本体区，所述本体区将所述源区与所述漂移区分开，其中
所述本体区具有垂直于第一表面的垂直掺杂分布图，所述垂直掺杂分布图包括第一部分和分别邻接第一部分的两个第二部分，在第一部分中掺杂浓度以相应第一部分内的最大值的至多30%变化，在第二部分中掺杂浓度低于或高于第一部分中的掺杂浓度，并且第一部分的总长度与第一和第二部分的总长度的比是至少50%。
15.根据权利要求14所述的半导体器件，其中
第一部分的总长度与第一和第二部分的总长度的比是至少80%。
16.根据权利要求14所述的半导体器件，其中
在第一部分中掺杂浓度以至多15%变化。
17.根据权利要求14所述的半导体器件，其中
由硅或碳化硅SiC来提供所述半导体本体。
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