CN107195682B - 超结器件及其制造方法 - Google Patents

超结器件及其制造方法 Download PDF

Info

Publication number
CN107195682B
CN107195682B CN201710388208.9A CN201710388208A CN107195682B CN 107195682 B CN107195682 B CN 107195682B CN 201710388208 A CN201710388208 A CN 201710388208A CN 107195682 B CN107195682 B CN 107195682B
Authority
CN
China
Prior art keywords
type
epitaxial layer
forming
super junction
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710388208.9A
Other languages
English (en)
Other versions
CN107195682A (zh
Inventor
李�昊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201710388208.9A priority Critical patent/CN107195682B/zh
Publication of CN107195682A publication Critical patent/CN107195682A/zh
Application granted granted Critical
Publication of CN107195682B publication Critical patent/CN107195682B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明公开了一种超结器件，包括：N型外延层分成上下两部分；超结结构的P型柱由填充于形成于N型外延层中的超结沟槽中的P型外延层组成；上部分的掺杂浓度比下部分的掺杂浓度淡10％以上，通过下部分和P型柱的掺杂浓度相匹配，能使P型柱的匹配的变化范围位于和击穿电压的二次曲线的左右两侧；上部分较淡的掺杂使P型柱在匹配的变化范围内的掺杂浓度都大于上部分的掺杂浓度，使N型柱的上部分在耗尽时形成的耗尽区由P型柱的耗尽决定。本发明还公开了一种超结器件的制造方法。本发明能提升器件的EAS能力和EAS的面内均匀性，还能同时扩大了击穿电压的工艺窗口。

Description

超结器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超结沟槽型超结；本发明还涉及一种超结沟槽型超结的制造方法。
背景技术
超结为由形成于半导体衬底中的交替排列的P型薄层也称P型柱(Pillar)和N型薄层也称N型柱组成，利用P型薄层和N型薄层完成匹配形成的耗尽层来支持反向耐压同时保持较小的导通电阻。
超结的PN间隔的Pillar结构是超结的最大特点。在超结器件应用时，其单脉冲雪崩击穿能量(EAS)能力作为器件鲁棒性(robust)的关键性能之一，非常重要，EAS能力差的器件，往往容易在使用中失效，严重时甚至产生炸机现象。所以EAS能力的提升，对于提升超结器件的耐用性甚为关键。
在超结器件中，器件的击穿电压(BV)和P-Pillar即P型柱的浓度存在一个二次曲线的关系。如果只关注静态参数BV和导通电阻(Ron)，那么在P-Pillar偏浓和偏淡的一定范围之内，只要BV满足需求，器件就应该是可以使用的。但是在实际生产中却往往只能使用二次曲线P-Pillar的偏右部分。这是因为在测试中发现，在最佳点偏左部分(P-Pillar偏淡)，EA能力恶化非常严重。这就大大地限制了生产的工艺窗口(margin)，对生产安排和器件良品率非常不利。
发明内容
本发明所要解决的技术问题是提供一种超结器件，能提升EAS能力以及能扩大击穿电压的工艺窗口。为此，本发明还提供一种超结器件的制造方法。
本发明提供的超结器件包括：
N型外延层，所述N型外延层根据掺杂浓度的不同分成上下两部分。
P型柱由填充于形成于所述N型外延层的超结沟槽中的P型外延层组成，N型柱由各所述P型柱之间所述N型外延层组成；由所述P型柱和所述N型柱交替排列形成超结结构。
所述P型柱和所述N型柱的下部分的掺杂浓度相匹配，匹配的变化范围为所述P型柱的掺杂浓度为所述N型柱的掺杂浓度的正负10％，正负10％的所述P型柱和所述N型柱的匹配的变化范围使超结器件的击穿电压的工艺窗口提高。
所述N型外延层的上部分的掺杂浓度比下部分的掺杂浓度淡10％以上，使所述P型柱在匹配的变化范围内的掺杂浓度都大于所述N型柱的上部分的掺杂浓度，所述P型柱的掺杂浓度大于所述N型柱的上部分的掺杂浓度的设置使所述N型柱的上部分在耗尽时形成的耗尽区由所述P型柱的耗尽决定，从而提升器件的EAS能力以及提升EAS的面内均匀性。
进一步的改进是，所述N型外延层的上部分的深度为0.5μm～20μm。
进一步的改进是，所述N型外延层的上部分的深度为5μm。
进一步的改进是，所述N型外延层的上部分的掺杂浓度比下部分的掺杂浓度淡20％～30％。
进一步的改进是，超结器件为沟槽栅超结器件，还包括：
体区，由形成于所述超结结构的表面的P阱组成。
源区，由形成于所述体区表面的N+区组成。
栅极结构，包括形成于所述N型柱顶部区域的栅极沟槽，在所述栅极沟槽的侧面和底部表面形成有栅介质层，多晶硅栅由填充于所述栅极沟槽中的多晶硅组成；所述多晶硅栅侧面覆盖所述体区且被所述多晶硅栅侧面覆盖的所述体区表面用于形成沟道。
漏区，由形成于所述N型外延层背面的N+区组成。
进一步的改进是，超结器件为平面栅超结器件，还包括：
体区，由形成于所述P型柱的表面的P阱组成，所述体区还延伸到所述P型柱两侧的所述N型柱表面。
源区，由形成于所述体区表面的N+区组成。
栅极结构，包括依次形成于所述体区表面的栅介质层和多晶硅栅；所述源区和所述多晶硅栅的第一侧自对准，所述多晶硅栅的第二侧延伸到所述N型柱的表面上方；所述多晶硅栅从顶部平面覆盖所述体区且被所述多晶硅栅覆盖的所述体区表面用于形成沟道。
漏区，由形成于所述N型外延层背面的N+区组成。
进一步的改进是，所述栅介质层为栅氧化层。
为解决上述技术问题，本发明提供的超结器件的制造方法包括如下步骤：
步骤一、提供一N型外延层，所述N型外延层根据掺杂浓度的不同分成上下两部分。
步骤二、采用光刻刻蚀工艺在所述N型外延层中形成超结沟槽。
步骤三、在所述超结沟槽中填充P型外延层形成P型柱；N型柱由各所述P型柱之间所述N型外延层组成；由所述P型柱和所述N型柱交替排列形成超结结构。
所述P型柱和所述N型柱的下部分的掺杂浓度相匹配，匹配的变化范围为所述P型柱的掺杂浓度为所述N型柱的掺杂浓度的正负10％，正负10％的所述P型柱和所述N型柱的匹配的变化范围使超结器件的击穿电压的工艺窗口提高。
所述N型外延层的上部分的掺杂浓度比下部分的掺杂浓度淡10％以上，使所述P型柱在匹配的变化范围内的掺杂浓度都大于所述N型柱的上部分的掺杂浓度，所述P型柱的掺杂浓度大于所述N型柱的上部分的掺杂浓度的设置使所述N型柱的上部分在耗尽时形成的耗尽区由所述P型柱的耗尽决定，从而提升器件的EAS能力以及提升EAS的面内均匀性。
进一步的改进是，所述N型外延层的上部分的深度为0.5μm～20μm。
进一步的改进是，所述N型外延层的上部分的深度为5μm。
进一步的改进是，所述N型外延层的上部分的掺杂浓度比下部分的掺杂浓度淡20％～30％。
进一步的改进是，超结器件为沟槽栅超结器件，还包括如下步骤：
步骤四、采用离子注入加推阱工艺在所述超结结构的表面形成P阱，由所述P阱组成体区。
步骤五、在所述体区表面形成N+区并由该N+区组成源区。
步骤六、形成栅极结构，包括：
采用光刻刻蚀工艺在所述N型柱顶部区域形成栅极沟槽。
在所述栅极沟槽的侧面和底部表面形成栅介质层。
在形成有所述栅介质层的所述栅极沟槽中填充多晶硅形成多晶硅栅；所述多晶硅栅侧面覆盖所述体区且被所述多晶硅栅侧面覆盖的所述体区表面用于形成沟道。
步骤七、对所述N型外延层进行背面减薄，在减薄后的所述N型外延层背面形成N+区并由该N+区组成漏区。
进一步的改进是，超结器件为平面栅超结器件，还包括：
步骤四、采用离子注入加推阱工艺在所述P型柱的表面形成P阱，所述P阱还延伸到所述P型柱两侧的所述N型柱表面，由所述P阱组成体区。
步骤五、形成栅极结构，包括：
在所述超结结构的表面依次形成栅介质层和多晶硅栅。
采用光刻工艺定义出所述栅极结构的形成区域，采用刻蚀工艺将所述栅极结构的形成区域外的所述栅介质层和所述多晶硅栅去除，刻蚀后所述多晶硅栅形成位于所述体区的表面上方且所述多晶硅栅的第二侧延伸到所述N型柱的表面上方；所述多晶硅栅从顶部平面覆盖所述体区且被所述多晶硅栅覆盖的所述体区表面用于形成沟道。
步骤六、在所述体区表面形成N+区并由该N+区组成源区；所述源区和所述多晶硅栅的第一侧自对准。
步骤七、对所述N型外延层进行背面减薄，在减薄后的所述N型外延层背面形成N+区并由该N+区组成漏区。
进一步的改进是，所述栅介质层为栅氧化层。
本发明通过将N型外延层分成掺杂浓度不同的上下两部分，上部分位于N型外延层的表面且掺杂浓度更低，通过上部分的设置，能使得P型柱的掺杂浓度在其匹配的变化范围内都大于由N型外延层组成的N型柱的上部分的掺杂浓度，这样能够保证N型柱的上部分在耗尽时形成的耗尽区由P型柱的耗尽决定，也即基本上会从栅极结构对N型柱的上部分进行耗尽，从而能避免栅极结构参与N型柱的耗尽时使栅极结构电场强度增加并进而增加吸附的雪崩电流的缺陷，也即本发明能使栅极结构很少的参与N型柱的耗尽，从而能减少栅极结构附近的电场强度，从而能降低通过栅极结构吸附的雪崩电流，从而能提升器件的EAS能力；另外，不管P型柱的掺杂浓度由于工艺波动的原因如果变化，在P型柱的掺杂浓度的匹配的变化范围内，各超结器件单元的EAS的能力都不会受到栅极结构的影响，从而都保持较好的EAS，从而能提升EAS的面内均匀性。
另外，本发明在提升器件的EAS的能力的EAS的面内均匀性的同时，由于本发明的P型柱的掺杂浓度的变化范围不再受到EAS性能变差的限制，故P型柱的掺杂浓度的匹配的变化范围能达到N型柱的掺杂浓度的正负10％，相对于现有技术中P型柱的掺杂浓度仅能选择超结器件的击穿电压和P型柱的浓度匹配度之间的二次曲线的偏右部分的较小范围，本发明的P型柱的掺杂浓度能同时选择超结器件的击穿电压和P型柱的浓度匹配度之间的二次曲线的偏右和偏左部分，所以本发明扩展了击穿电压对应的P型柱的掺杂浓度的变化范围，从而扩大了击穿电压的工艺窗口。
由上可知，本发明能够在保持高BV的同时，获得更好的EAS值，将EAS变好和BV变差的跷跷板拆开，排除相互影响，进行单独调节。不仅能够获得极大的调节空间，大幅提升EAS能力，而且能够效果显著地改善EAS的面内均匀性，扩大BV的一般的生产窗口。对于提升器件鲁棒性(Robust)性能和提升工艺平台可生产性有着非常重要的意义。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有超结器件的结构示意图；
图2是现有超结器件的击穿电压和P型柱的浓度匹配度之间的二次曲线；
图3A是现有超结器件的雪崩击穿电流密度的仿真图；
图3B是图3A中标记301所示区域的放大图；
图3C是图3B中标记302所对应的线段区域内的不同的P型柱的掺杂浓度条件下的雪崩击穿电流密度随位置的仿真曲线；
图4是本发明实施例超结器件的结构示意图；
图5是图4中N型外延层的掺杂浓度曲线示意图；
图6A是本发明实施例超结器件的雪崩击穿电流密度的仿真图；
图6B是图6A中标记402所对应的线段区域内的不同的P型柱的掺杂浓度条件下的雪崩击穿电流密度随位置的仿真曲线；
图7是本发明实施例超结器件的击穿电压和P型柱的浓度匹配度之间的二次曲线。
具体实施方式
本发明是通过研究超结器件的击穿电压，P-Pillar浓度，EAS能力等参数之间的相互影响关系并深入分析它们之间的相互作用关系而得到的，故在具体说明本发明实施例器件结构之前，先对现有超结器件做如下说明：
如图1所示，是现有超结器件的结构示意图；现有超结器件包括：
N型外延层如N型硅外延层101，在N型外延层101中形成有多个深沟槽即超结沟槽，在超结沟槽中填充有P型外延层如P型硅外延层并由该P型外延层组成P型柱102，各P型柱102之间的N型外延层101组成N型柱101，图1中仅显示了一个P型柱102，实际上P型柱102和N型柱101交替排列并形成超结结构。
图1所示结构以N型沟槽栅超结器件为例进行说明，在超结结构的表面形成有由P阱组成体区105，在体区105表面形成有源区106，沟槽栅形成于栅极沟槽侧面和底部表面的栅介质层如栅氧化层103和填充于栅极沟槽中的多晶硅栅104。
层间膜107覆盖在N型外延层101的正面，接触孔109穿过层间膜107。正面金属层110图形化后形成源极和栅极，源极通过接触孔109和底部的源区106和体区105接触，其中，在源极对应的接触孔109的底部还形成有由P+区组成的体区引出区108。
漏区111形成于N型外延层101的背面，在漏区111的背面形成有由背面金属层112组成的漏极。
图1所示的结构中，P型柱102和N型柱101的掺杂浓度基本上是满足二者相匹配即可，没有特地为P型柱102和N型柱101的掺杂浓度的匹配关系进行特别的设定，也即现有常规工艺中，P型柱102和N型柱101从超结沟槽的底部到顶部，二者在各位置处的掺杂浓度的匹配关系是一样的。
如图2所示，是现有超结器件的击穿电压和P型柱的浓度匹配度之间的二次曲线；曲线201即为现有超结器件的击穿电压和P型柱的浓度匹配度之间的二次曲线，横坐标为P型柱的浓度匹配度，0％表示P型柱的杂质浓度和N型柱的杂质浓度完全相同，从而完全匹配，即没有N型载流子多出，也没有P型载流子多出；大于0％表示：P型柱的杂质浓度比N型柱的杂质浓度大，由相邻两个P型柱和N型柱组成的超结单元中P型载流子会更多；大于0％表示：P型柱的杂质浓度比N型柱的杂质浓度大，由相邻两个P型柱和N型柱组成的超结单元中P型载流子会更多。纵坐标为超结器件的击穿电压，可知在横纵标为0％时，击穿电压达到最大值，在大于0％和小于0％时击穿电压都会降低。
现有超结器件的形成工艺中，如形成超结结构的超结沟槽，填充P型外延层以及提供的N型外延层本身等工艺条件都会有一定的波动，所以，做到0％的完全匹配几乎是不可能的，故在实际中只要P型柱和N型柱两者的匹配度在一定的范围内即可，通常选图2中的P型柱的浓度匹配度在正负10％内则认为P型柱和N型柱两者的掺杂浓度满足匹配的要求。
但是实际上，图2中在P型柱的浓度匹配度在正负10％内时，虽然击穿电压能够达到要求，但是P型柱的浓度匹配度在0％的左侧即为负值也即标记202所示区域范围时和在右侧即为正值也即标记203所示区域范围时，对器件的EAS的能力却有着完全不同的影响。标记203所示区域的EAS的能力较差，不能满足器件的要求，使得P型柱的浓度匹配度只能选择标记202所示的右侧区域，这大大缩小了器件的工艺窗口。
关于P型柱的浓度匹配度也即P型柱的掺杂浓度对EAS的影响，现说明如下：
标记203所示区域即为P型柱掺杂浓度较淡的区域对EAS能力的恶化现象出现的原因和超结器件在反向耐压时的工作机制相关，当反向耐压，N型外延层(NEPI)101耗尽时，在靠近N型外延层I101表面附近，存在两种耗尽机制，一是通过P型柱102和P型体区(Pbody)105对N型外延层101进行耗尽，还有一个是栅即多晶硅栅104通过栅氧化层(GOX)103对N型外延层101进行耗尽。当P型柱102偏淡时，不能很好地保护栅，导致N型外延层101较多的部分需要栅参与耗尽，栅源电容(CGS)转换为栅漏电容(CGD)，栅附近的电场也会明显增强。栅参与耗尽的区域越大，在反向雪崩击穿时，栅收集的空穴电流就越多，而被栅收集的电流只能通过体区105流入源极的接触孔(Source Contact)109，即成为雪崩电流IB，对于器件的EAS及耐用性非常不利。
如图3A所示，是现有超结器件的雪崩击穿电流密度的仿真图；图3A的右下角显示了不同颜色对应的雪崩击穿电流密度，X坐标为横向尺寸坐标，Y坐标为垂直于N型外延层101的坐标。图3B是图3A中标记301所示区域的放大图；图3C是图3B中标记302所对应的线段区域内的不同的P型柱的掺杂浓度条件下的雪崩击穿电流密度随位置的仿真曲线；图3C中，仿真了4中不同的P型柱的掺杂浓度下的雪崩击穿电流密度随位置的仿真曲线，分别如标记303、304、305和306所示，标记303、304、305和306对应的P型柱的掺杂浓度依次增加，可以看出，如箭头线307所示，表示随着P型柱的掺杂浓度的增加，栅附近即多晶硅栅104附近的雪崩击穿电流密度显著减少。
由上面分析可知，现有结构中，受到图3C所示的P型柱的掺杂浓度降低时会显著增加雪崩击穿电流的限制，使得图2所示的二次曲线中，P型柱的掺杂浓度不能取较淡的左侧区域即标记203所示区域，仅能取右侧区域即标记202所示区域。而在实际的生产工艺中，各工艺参数的波动会上下随机波动，只能取图2的右侧值显然会大大降低各工艺参数的波动范围，也即工艺的窗口(margin)会大大减少。
如图4所示，是本发明实施例超结器件的结构示意图；本发明实施例以N型沟槽栅超结器件为例进行说明，本发明实施例超结器件包括：
N型外延层1，所述N型外延层1根据掺杂浓度的不同分成上下两部分。图4中，上下部分1b用虚线AA分割表示，位于虚线AA之上的表示N型外延层1的上部分1a，位于虚线AA之下的表示N型外延层1的下部分1b。。如图5所示，是图4中N型外延层的掺杂浓度曲线示意图。从曲线201看出，位于N型外延层1表面的上部分1a具有较低的掺杂浓度，位于体内的下部分1b则具有较高的掺杂浓度。
P型柱2由填充于形成于所述N型外延层1的超结沟槽中的P型外延层组成，N型柱1由各所述P型柱2之间所述N型外延层1组成；由所述P型柱2和所述N型柱1交替排列形成超结结构。
所述P型柱2和所述N型柱1的下部分1b的掺杂浓度相匹配，匹配的变化范围为所述P型柱2的掺杂浓度为所述N型柱1的掺杂浓度的正负10％，正负10％的所述P型柱2和所述N型柱1的匹配的变化范围使超结器件的击穿电压的工艺窗口提高。
所述N型外延层1的上部分1a的掺杂浓度比下部分1b的掺杂浓度淡10％以上，使所述P型柱2在匹配的变化范围内的掺杂浓度都大于所述N型柱1的上部分1a的掺杂浓度，所述P型柱2的掺杂浓度大于所述N型柱1的上部分1a的掺杂浓度的设置使所述N型柱1的上部分1a在耗尽时形成的耗尽区由所述P型柱2的耗尽决定，从而提升器件的EAS能力以及提升EAS的面内均匀性。
由上可知，本发明实施例通过对所述N型外延层1的设置，能够将EAS变好和BV变差的跷跷板拆开，排除相互影响，进行单独调节。
本发明实施例中，所述N型外延层1的上部分1a的深度为0.5μm～20μm。较佳为，所述N型外延层1的上部分1a的深度为5μm。所述N型外延层1的上部分1a的掺杂浓度比下部分1b的掺杂浓度淡20％～30％。一般表面5μm深度范围内的N型外延层1所对应的导通电阻即Ron为总体总体Ron的10％以内，表面5μm的N型外延层1变淡30％，总体Ron恶化不会超过3％，但能使EAS能力提升和EAS面内均匀性的提升，以及获得非常可观的BV生产窗口。
本发明实施例超结器件为沟槽栅超结器件，还包括：
体区5，由形成于所述超结结构的表面的P阱组成。
源区6，由形成于所述体区5表面的N+区组成。
栅极结构，包括形成于所述N型柱1顶部区域的栅极沟槽，在所述栅极沟槽的侧面和底部表面形成有栅介质层3，多晶硅栅4由填充于所述栅极沟槽中的多晶硅组成；所述多晶硅栅4侧面覆盖所述体区5且被所述多晶硅栅4侧面覆盖的所述体区5表面用于形成沟道。较佳为，所述栅介质层3为栅氧化层。
层间膜7覆盖在N型外延层1的正面，接触孔9穿过层间膜7。正面金属层10图形化后形成源极和栅极，源极通过接触孔9和底部的源区6和体区5接触，其中，在源极对应的接触孔9的底部还形成有由P+区组成的体区引出区8。栅极通过接触孔9和底部的多晶硅栅4接触。
漏区11，由形成于所述N型外延层1背面的N+区组成。在漏区11的背面形成有由背面金属层12组成的漏极。
通过本发明实施例的调整后，器件在BV满足的情况下，靠近表面位置处，由于表面位置的N型外延层1的掺杂浓度减淡即上部分1a的掺杂浓度较低，使P型柱2一直相对处于偏浓的状态，所以栅得到了很好的保护，反向偏压对N型外延层1进行耗尽时，栅参与的很少，栅附近的电场较弱，吸附的雪崩电流IB也很小，所以器件拥有较强的EAS能力。如图6A所示，是本发明实施例超结器件的雪崩击穿电流密度的仿真图；图6B是图6A中标记402所对应的线段区域内的不同的P型柱的掺杂浓度条件下的雪崩击穿电流密度随位置的仿真曲线；图6B中虚线403所围的曲线包括了图3C所示的4中P型柱的掺杂浓度对应的曲线，可知图6B中4根曲线都重合，且比较图6B和图3C所示曲线可知，本发明实施例的各P型柱的掺杂浓度对应的雪崩击穿电流密度都大大减少。所以器件拥有较强的EAS能力。也即本发明实施例中，由于P型柱2在整个拉偏过程中都较表面NEPI即上部分1a浓很多，所以随着拉偏情况(匹配情况)的变化，吸附的IB雪崩电流大小变化不明显。
如图7所示，是本发明实施例超结器件的击穿电压和P型柱的浓度匹配度之间的二次曲线，P型柱的浓度匹配度的变化情况即为P型柱的拉偏情况，由于上面分析可知，本发明实施例中P型柱2在图7的标记502所示区域内对应的P型柱的浓度匹配度的变化范围内即正负10％的变化范围内都对EAS没有不利影响，故P型柱的浓度匹配度的变化范围仅根据击穿电压的需要进行设置即可，可以看出，标记502所示区域内的击穿电压都满足要求，也即本发明实施例的P型柱的浓度匹配度的变化范围为标记502所对应的正负10％的变化范围，和图2所示的标记202所示的拉偏范围相比，本发明实施例能大大提高击穿电压的工艺窗口。
由上可知，本发明实施例通过研究击穿电压BV，P-Pillar浓度，EAS能力等参数之间的相互影响关系，深入分析它们之间的相互作用关系，提出了一种简单易行而由效果显著的方法，能够在保持高BV的同时，获得更好的EAS值，将EAS变好和BV变差的跷跷板拆开，排除相互影响，进行单独调节。不仅能够获得极大的调节空间，大幅提升EAS能力，而且能够效果显著地改善EAS的面内均匀性，扩大BV的一般的生产窗口。对于提升器件Robust性能和提升工艺平台可生产性有着非常重要的意义。
在其它实施例中，超结器件也能为平面栅超结器件，还包括：
体区，由形成于所述P型柱的表面的P阱组成，所述体区还延伸到所述P型柱两侧的所述N型柱表面。
源区，由形成于所述体区表面的N+区组成。
栅极结构，包括依次形成于所述体区表面的栅介质层和多晶硅栅；所述源区和所述多晶硅栅的第一侧自对准，所述多晶硅栅的第二侧延伸到所述N型柱的表面上方；所述多晶硅栅从顶部平面覆盖所述体区且被所述多晶硅栅覆盖的所述体区表面用于形成沟道。
漏区，由形成于所述N型外延层背面的N+区组成。
本发明实施例超结器件的制造方法以制造图4所示N型沟槽栅超结器件为例进行说明，包括如下步骤：
步骤一、提供一N型外延层1，所述N型外延层1根据掺杂浓度的不同分成上下两部分。
步骤二、采用光刻刻蚀工艺在所述N型外延层1中形成超结沟槽。
步骤三、在所述超结沟槽中填充P型外延层形成P型柱2；N型柱1由各所述P型柱2之间所述N型外延层1组成；由所述P型柱2和所述N型柱1交替排列形成超结结构。
所述P型柱2和所述N型柱1的下部分1b的掺杂浓度相匹配，匹配的变化范围为所述P型柱2的掺杂浓度为所述N型柱1的掺杂浓度的正负10％，正负10％的所述P型柱2和所述N型柱1的匹配的变化范围使超结器件的击穿电压的工艺窗口提高。
所述N型外延层1的上部分1a的掺杂浓度比下部分1b的掺杂浓度淡10％以上，使所述P型柱2在匹配的变化范围内的掺杂浓度都大于所述N型柱1的上部分1a的掺杂浓度，所述P型柱2的掺杂浓度大于所述N型柱1的上部分1a的掺杂浓度的设置使所述N型柱1的上部分1a在耗尽时形成的耗尽区由所述P型柱2的耗尽决定，从而提升器件的EAS能力以及提升EAS的面内均匀性。
本发明实施例中，所述N型外延层1的上部分1a的深度为0.5μm～20μm。较佳为，所述N型外延层1的上部分1a的深度为5μm。所述N型外延层1的上部分1a的掺杂浓度比下部分1b的掺杂浓度淡20％～30％。
还包括如下步骤：
步骤四、采用离子注入加推阱工艺在所述超结结构的表面形成P阱，由所述P阱组成体区5。
步骤五、在所述体区5表面形成N+区并由该N+区组成源区6。
步骤六、形成栅极结构，包括：
采用光刻刻蚀工艺在所述N型柱1顶部区域形成栅极沟槽。
在所述栅极沟槽的侧面和底部表面形成栅介质层3。较佳为，所述栅介质层3为栅氧化层，采用热氧化工艺形成。
在形成有所述栅介质层3的所述栅极沟槽中填充多晶硅形成多晶硅栅4；所述多晶硅栅4侧面覆盖所述体区5且被所述多晶硅栅4侧面覆盖的所述体区5表面用于形成沟道。
之后，在N型外延层1的正面形成层间膜7；形成穿过层间膜7的接触孔9的开口，进行P+注入在源极对应的接触孔9的开口底部形成由P+区组成的体区引出区8；在接触孔9的开口中填充金属。
形成正面金属层10，对正面金属层10进行图形化形成源极和栅极，源极通过接触孔9和底部的源区6和体区5接触，栅极通过接触孔9和底部的多晶硅栅4接触。
步骤七、对所述N型外延层1进行背面减薄，在减薄后的所述N型外延层1背面形成N+区并由该N+区组成漏区11。在漏区11的背面形成背面金属层12并由背面金属层12组成的漏极。
在其它实施例方法中，也能为：超结器件为平面栅超结器件，还包括如下步骤：
步骤四、采用离子注入加推阱工艺在所述P型柱的表面形成P阱，所述P阱还延伸到所述P型柱两侧的所述N型柱表面，由所述P阱组成体区。
步骤五、形成栅极结构，包括：
在所述超结结构的表面依次形成栅介质层和多晶硅栅。
采用光刻工艺定义出所述栅极结构的形成区域，采用刻蚀工艺将所述栅极结构的形成区域外的所述栅介质层和所述多晶硅栅去除，刻蚀后所述多晶硅栅形成位于所述体区的表面上方且所述多晶硅栅的第二侧延伸到所述N型柱的表面上方；所述多晶硅栅从顶部平面覆盖所述体区且被所述多晶硅栅覆盖的所述体区表面用于形成沟道。
步骤六、在所述体区表面形成N+区并由该N+区组成源区；所述源区和所述多晶硅栅的第一侧自对准。
步骤七、对所述N型外延层进行背面减薄，在减薄后的所述N型外延层背面形成N+区并由该N+区组成漏区。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (14)

1.一种超结器件，其特征在于，包括：
N型外延层，所述N型外延层根据掺杂浓度的不同分成上下两部分；
P型柱由填充于形成于所述N型外延层的超结沟槽中的P型外延层组成，N型柱由各所述P型柱之间所述N型外延层组成；由所述P型柱和所述N型柱交替排列形成超结结构；
所述P型柱和所述N型柱的下部分的掺杂浓度相匹配，匹配的变化范围为所述P型柱的掺杂浓度为所述N型柱的掺杂浓度的正负10％，正负10％的所述P型柱和所述N型柱的匹配的变化范围使超结器件的击穿电压的工艺窗口提高；
所述N型外延层的上部分的掺杂浓度比下部分的掺杂浓度淡10％以上，使所述P型柱在匹配的变化范围内的掺杂浓度都大于所述N型柱的上部分的掺杂浓度，所述P型柱的掺杂浓度大于所述N型柱的上部分的掺杂浓度的设置使所述N型柱的上部分在耗尽时形成的耗尽区由所述P型柱的耗尽决定，从而提升器件的EAS能力以及提升EAS的面内均匀性，EAS表示单脉冲雪崩击穿能量。
2.如权利要求1所述的超结器件，其特征在于：所述N型外延层的上部分的深度为0.5μm～20μm。
3.如权利要求2所述的超结器件，其特征在于：所述N型外延层的上部分的深度为5μm。
4.如权利要求1所述的超结器件，其特征在于：所述N型外延层的上部分的掺杂浓度比下部分的掺杂浓度淡20％～30％。
5.如权利要求1所述的超结器件，其特征在于：超结器件为沟槽栅超结器件，还包括：
体区，由形成于所述超结结构的表面的P阱组成；
源区，由形成于所述体区表面的N+区组成；
栅极结构，包括形成于所述N型柱顶部区域的栅极沟槽，在所述栅极沟槽的侧面和底部表面形成有栅介质层，多晶硅栅由填充于所述栅极沟槽中的多晶硅组成；所述多晶硅栅侧面覆盖所述体区且被所述多晶硅栅侧面覆盖的所述体区表面用于形成沟道；
漏区，由形成于所述N型外延层背面的N+区组成。
6.如权利要求1所述的超结器件，其特征在于：超结器件为平面栅超结器件，还包括：
体区，由形成于所述P型柱的表面的P阱组成，所述体区还延伸到所述P型柱两侧的所述N型柱表面；
源区，由形成于所述体区表面的N+区组成；
栅极结构，包括依次形成于所述体区表面的栅介质层和多晶硅栅；所述源区和所述多晶硅栅的第一侧自对准，所述多晶硅栅的第二侧延伸到所述N型柱的表面上方；所述多晶硅栅从顶部平面覆盖所述体区且被所述多晶硅栅覆盖的所述体区表面用于形成沟道；
漏区，由形成于所述N型外延层背面的N+区组成。
7.如权利要求5或6所述的超结器件，其特征在于：所述栅介质层为栅氧化层。
8.一种超结器件的制造方法，其特征在于，包括如下步骤：
步骤一、提供一N型外延层，所述N型外延层根据掺杂浓度的不同分成上下两部分；
步骤二、采用光刻刻蚀工艺在所述N型外延层中形成超结沟槽；
步骤三、在所述超结沟槽中填充P型外延层形成P型柱；N型柱由各所述P型柱之间所述N型外延层组成；由所述P型柱和所述N型柱交替排列形成超结结构；
所述P型柱和所述N型柱的下部分的掺杂浓度相匹配，匹配的变化范围为所述P型柱的掺杂浓度为所述N型柱的掺杂浓度的正负10％，正负10％的所述P型柱和所述N型柱的匹配的变化范围使超结器件的击穿电压的工艺窗口提高；
所述N型外延层的上部分的掺杂浓度比下部分的掺杂浓度淡10％以上，使所述P型柱在匹配的变化范围内的掺杂浓度都大于所述N型柱的上部分的掺杂浓度，所述P型柱的掺杂浓度大于所述N型柱的上部分的掺杂浓度的设置使所述N型柱的上部分在耗尽时形成的耗尽区由所述P型柱的耗尽决定，从而提升器件的EAS能力以及提升EAS的面内均匀性，EAS表示单脉冲雪崩击穿能量。
9.如权利要求8所述的超结器件的制造方法，其特征在于：所述N型外延层的上部分的深度为0.5μm～20μm。
10.如权利要求9所述的超结器件的制造方法，其特征在于：所述N型外延层的上部分的深度为5μm。
11.如权利要求8所述的超结器件的制造方法，其特征在于：所述N型外延层的上部分的掺杂浓度比下部分的掺杂浓度淡20％～30％。
12.如权利要求8所述的超结器件的制造方法，其特征在于：超结器件为沟槽栅超结器件，还包括如下步骤：
步骤四、采用离子注入加推阱工艺在所述超结结构的表面形成P阱，由所述P阱组成体区；
步骤五、在所述体区表面形成N+区并由该N+区组成源区；
步骤六、形成栅极结构，包括：
采用光刻刻蚀工艺在所述N型柱顶部区域形成栅极沟槽；
在所述栅极沟槽的侧面和底部表面形成栅介质层；
在形成有所述栅介质层的所述栅极沟槽中填充多晶硅形成多晶硅栅；所述多晶硅栅侧面覆盖所述体区且被所述多晶硅栅侧面覆盖的所述体区表面用于形成沟道；
步骤七、对所述N型外延层进行背面减薄，在减薄后的所述N型外延层背面形成N+区并由该N+区组成漏区。
13.如权利要求8所述的超结器件的制造方法，其特征在于：超结器件为平面栅超结器件，还包括：
步骤四、采用离子注入加推阱工艺在所述P型柱的表面形成P阱，所述P阱还延伸到所述P型柱两侧的所述N型柱表面，由所述P阱组成体区；
步骤五、形成栅极结构，包括：
在所述超结结构的表面依次形成栅介质层和多晶硅栅；
采用光刻工艺定义出所述栅极结构的形成区域，采用刻蚀工艺将所述栅极结构的形成区域外的所述栅介质层和所述多晶硅栅去除，刻蚀后所述多晶硅栅形成位于所述体区的表面上方且所述多晶硅栅的第二侧延伸到所述N型柱的表面上方；所述多晶硅栅从顶部平面覆盖所述体区且被所述多晶硅栅覆盖的所述体区表面用于形成沟道；
步骤六、在所述体区表面形成N+区并由该N+区组成源区；所述源区和所述多晶硅栅的第一侧自对准；
步骤七、对所述N型外延层进行背面减薄，在减薄后的所述N型外延层背面形成N+区并由该N+区组成漏区。
14.如权利要求12或13所述的超结器件的制造方法，其特征在于：所述栅介质层为栅氧化层。
CN201710388208.9A 2017-05-27 2017-05-27 超结器件及其制造方法 Active CN107195682B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710388208.9A CN107195682B (zh) 2017-05-27 2017-05-27 超结器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710388208.9A CN107195682B (zh) 2017-05-27 2017-05-27 超结器件及其制造方法

Publications (2)

Publication Number Publication Date
CN107195682A CN107195682A (zh) 2017-09-22
CN107195682B true CN107195682B (zh) 2020-06-09

Family

ID=59874574

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710388208.9A Active CN107195682B (zh) 2017-05-27 2017-05-27 超结器件及其制造方法

Country Status (1)

Country Link
CN (1) CN107195682B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109100623B (zh) * 2018-08-28 2020-09-29 上海华虹宏力半导体制造有限公司 超级结器件的pn匹配状态的分析方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103165678A (zh) * 2013-03-12 2013-06-19 电子科技大学 一种超结ldmos器件
US9105487B2 (en) * 2012-07-18 2015-08-11 Infineon Technologies Ag Super junction semiconductor device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5748476B2 (ja) * 2010-12-28 2015-07-15 ローム株式会社 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9105487B2 (en) * 2012-07-18 2015-08-11 Infineon Technologies Ag Super junction semiconductor device
CN103165678A (zh) * 2013-03-12 2013-06-19 电子科技大学 一种超结ldmos器件

Also Published As

Publication number Publication date
CN107195682A (zh) 2017-09-22

Similar Documents

Publication Publication Date Title
CN107527948B (zh) 屏蔽栅沟槽mosfet及其制造方法
US8441046B2 (en) Topside structures for an insulated gate bipolar transistor (IGBT) device to achieve improved device performances
KR101296922B1 (ko) 전하 균형 전계 효과 트랜지스터
US9048282B2 (en) Dual-gate trench IGBT with buried floating P-type shield
US9666666B2 (en) Dual-gate trench IGBT with buried floating P-type shield
CN101853852B (zh) 单胞中集成肖特基二极管的沟槽mos器件及制造方法
US8735249B2 (en) Trenched power semiconductor device and fabrication method thereof
CN107482061B (zh) 超结器件及其制造方法
CN107359201B (zh) 沟槽栅超结mosfet
CN107342326B (zh) 一种降低导通电阻的功率半导体器件及制造方法
JP2007523487A (ja) トレンチゲート半導体装置とその製造
CN105957896A (zh) 超结功率器件及其制造方法
US9847414B2 (en) Semiconductor device and method for manufacturing semiconductor device having a step provided in a lateral surface of a trench formed in a surface of a semiconductor substrate
CN112786677B (zh) 超结器件及其制造方法
CN111081779A (zh) 一种屏蔽栅沟槽式mosfet及其制造方法
CN106129105B (zh) 沟槽栅功率mosfet及制造方法
CN114597257A (zh) 一种沟槽栅碳化硅mosfet器件及其工艺方法
US20220384578A1 (en) Semiconductor device
CN114023821B (zh) 超级结器件及其制造方法
KR19990037016A (ko) 트렌치-게이트 제어된 파워 mosfet
CN108074963B (zh) 超结器件及其制造方法
CN106876439B (zh) 超结器件及其制造方法
CN107195682B (zh) 超结器件及其制造方法
EP3933895B1 (en) Trench field effect transistor structure, and manufacturing method for same
CN102637731A (zh) 一种沟槽功率mos器件的终端结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant