KR101939894B1 - 반도체 장치 형성 방법 - Google Patents

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Abstract

반도체 장치를 형성하는 방법의 실시예에 따라서, 제 1 도전형의 제 1 도펀트 종 및 제 1 도전형과는 상이한 제 2 도전형의 제 2 도펀트 종을 포함하는 반도체 층이 형성된다(S100). 반도체 층은, 대향하는 제 1 표면 및 제 2 표면을 포함하는 반도체 본체의 일부이다. 반도체 층의 제 1 표면에는 트렌치가 형성된다(S110). 이 트렌치는, 적어도 반도체 재료를 포함하는 충진재로 채워진다(S120). 제 1 표면과 제 2 표면 중 하나 혹은 모두에, 적어도 200nm의 두께를 가진 열 산화물이 형성된다(S130). 제 1 도펀트 종 및 제 2 도펀트 종이 충진재로 확산되도록 반도체 본체의 열처리가 수행된다(S140).

Description

반도체 장치 형성 방법{METHOD OF FORMING A SEMICONDUCTOR DEVICE}
n-채널 혹은 p-채널 금속 산화 반도체 전계 효과 트랜지스터(n-채널 혹은 p-채널 MOSFET), 다이오드, pn 접합 디텍터, SCR(Silicon Controlled Rectifiers)와 같은 반도체 보상 장치는 자주 사용되는 반도체 제품이다. 이들 장치는, 그 장치의 반도체 본체 내의 n-도핑 지역 및 p-도핑 지역의 전하의 상호 보상에 기초할 수 있다. n-도핑 지역 및 p-도핑 지역은, 역 동작(reverse operation) 모드에서 n-도핑 지역의 공간 전하가 p-도핑 지역의 공간 전하를 보상하도록, 공간적으로 배치된다. p-도핑과 n-도핑의 이러한 보상을 이용해서, 이들 지역 중 표류 구역을 구성하는 지역의 도펀트의 도핑 농도가 증가될 수 있고, 이로써 통전 영역에서 손실이 있을 수 있음에도 불구하고 영역-특유의 온-저항 RonxA의 게인이 달성될 수 있다. 목표 도펀트 농도의 리소그래피 불일치 혹은 편차와 같은 생산 허용 오차는, 이들 n-도핑 지역 및 p-도핑 지역의 소망의 전하 보상에 있어서의 편차를 유발할 수 있다. 이는 장치의 항복 전압을 감소시키는 등의 장치 성능에 악영향을 미칠 수 있고, n-도핑 지역 및 p-도핑 지역의 최대 도핑 농도를 제한할 수 있다. 이와 같은 이유로, 혹은 다른 이유로 개선된 반도체 장치 제조 방법이 요구된다.
이러한 목적은 독립 청구항의 교시에 의해서 달성된다. 다른 실시예는 종속 청구항에 정의되어 있다.
본 개시는 반도체 장치를 형성하는 방법에 관한 것이다. 이 방법은 제 1 도전형의 제 1 도펀트 종(dopant species), 및 제 1 도전형과는 다른 제 2 도전형의 제 2 도펀트 종을 포함하는 반도체 층을 형성하는 단계를 포함하고, 반도체 층은 대향하는 제 1 표면 및 제 2 표면을 포함하는 반도체 본체의 일부이다. 이 방법은 반도체 층의 제 1 표면에 트렌치를 형성하는 단계를 더 포함한다. 이 방법은 적어도 반도체 재료를 포함하는 충진재로 트렌치를 충진하는 단계를 더 포함한다. 이 방법은 제 1 표면 및 제 2 표면 중 적어도 하나에 열 산화물을 형성하는 단계를 더 포함하고, 이 열 산화물의 두께는 적어도 200nm이다. 이 방법은 충진재에 제 1 및 제 2 도펀트 종을 확산하도록 구성된 반도체 본체를 열 처리하는 단계를 더 포함한다.
본 개시는 또한 반도체 장치를 형성하는 다른 방법에 관한 것이다. 이 방법은 제 1 도전형의 제 1 도펀트 종, 및 제 1 도전형과는 다른 제 2 도전형의 제 2 도펀트 종을 포함하는 반도체 층을 형성하는 단계를 포함하고, 반도체 층은 대향하는 제 1 표면 및 제 2 표면을 포함하는 반도체 본체의 일부이다. 이 방법은 반도체 층의 제 1 표면에 트렌치를 형성하는 단계를 더 포함한다. 이 방법은 적어도 반도체 재료를 포함하는 충진재로 트렌치를 충진하는 단계를 더 포함한다. 이 방법은 반도체 층에 비도펀트(non-dopant) 성분을 이온 주입에 의해 도입하는 단계를 더 포함한다. 이 방법은 충진재에 제 1 및 제 2 도펀트 종을 확산하도록 구성된 반도체 본체를 열 처리하는 단계를 더 포함한다.
본 개시는 반도체 장치를 형성하는 또 다른 방법에 관한 것이다. 이 방법은 제 1 도전형의 제 1 도펀트 종, 및 제 1 도전형과는 다른 제 2 도전형의 제 2 도펀트 종을 포함하는 반도체 층을 형성하는 단계를 포함하고, 반도체 층은 대향하는 제 1 표면 및 제 2 표면을 포함하는 반도체 본체의 일부이다. 이 방법은 반도체 층의 제 1 표면에 트렌치를 형성하는 단계를 더 포함한다. 이 방법은 적어도 반도체 재료를 포함하는 충진재로 트렌치를 충진하는 단계를 더 포함한다. 이 방법은 반도체 층 내에 과잉 인터스티셜 결함(excess interstitial defect)을 생성하는 단계를 더 포함한다. 이 방법은 충진재에 제 1 및 제 2 도펀트 종을 확산하도록 구성된 반도체 본체를 열 처리하는 단계를 더 포함한다.
당업자라면, 상세한 설명을 읽고 첨부된 도면을 참고함으로써 추가적인 특징 및 이점을 이해할 것이다.
첨부 도면을 통해서 본 발명을 더 이해할 수 있을 것이며, 본 명세서의 일부에 포함되어서 일부를 이루고 있다. 도면은 본 발명의 실시예를 나타내며, 상세한 설명과 함께 본 발명의 원리를 설명하는 역할을 한다. 본 발명의 다른 실시예 및 의도하는 이점을, 이하의 상세한 설명을 참조함으로써 더 명확하고 용이하게 이해할 수 있을 것이다.
도 1은 열 산화물 형성에 의해 유발되는 인터스티셜(interstitial) 생성을 포함하는, 반도체 장치를 제조하는 방법을 나타내는 개략 흐름도,
도 2는 비도펀트 성분의 이온 주입에 의해 유발되는 인터스티셜 생성을 포함하는, 반도체 장치를 제조하는 다른 방법을 나타내는 개략 흐름도,
도 3은 n형 도펀트 종으로서의 안티몬 및 p형 도펀트 종으로서 붕소의, 반도체 본체로부터 트렌치 충진으로의 측 방향에 대한 시뮬레이션된 농도 프로파일을 나타내는 그래프,
도 4는 도 1을 참조로 설명한 열처리 기간에 대한, 시뮬레이션된 초접합 반도체 장치의 영역-특유의 온 상태 저항 RonxA을 나타내는 그래프,
도 5는 상이한 도전형의 제 1 및 제 2 반도체 구역이 연속해서 배치된 반도체 본체 부분의 단면도를 포함하는 반도체 장치의 일 실시예를 나타내는 도면,
도 6은 도 5의 단면도에 도시된 횡방향 A-A'에 따른 제 1 및 제 2 도펀트 종의 농도 프로파일의 예를 나타내는 개략도,
도 7은 도 5의 단면도에 도시된 횡방향 B-B'에 따른 제 1 및 제 2 도펀트 종의 농도 프로파일의 예를 나타내는 개략도,
도 8a는 도 5의 단면도에 도시된 횡방향 C-C'에 따른 제 1 및 제 2 도펀트 종의 농도 프로파일의 제 1 예를 나타내는 개략도,
도 8b는 도 5의 단면도에 도시된 횡방향 C-C'에 따른 제 1 및 제 2 도펀트 종의 농도 프로파일의 제 2 예를 나타내는 개략도,
도 9a는 도 5의 단면도에 도시된 종방향 D-D'에 따른 제 1 및 제 2 도펀트 종의 농도 프로파일의 제 1 예를 나타내는 개략도,
도 9b는 도 5의 단면도에 도시된 종방향 D-D'에 따른 제 1 및 제 2 도펀트 종의 농도 프로파일의 제 2 예를 나타내는 개략도,
도 10a는 종방향 FET의 일 실시예의 반도체 본체 부분의 단면도,
도 10b는 횡방향 FET의 일 실시예의 반도체 본체 부분의 개략 정면도,
도 10c는 도 10b에 도시된 횡방향 FET의 선 A-A'에 따른 단면도를 나타내는 도면,
도 10d는 태양광 전지 혹은 방사선 검출기와 같은 전하-분리 pn 접합의 반도체 본체 부분의 단면도를 나타내는 도면,
도 11a는 일 실시예에 따른 반도체 장치 제조 방법을 나타내는 반도체 본체 부분의 단면도를 나타내는 도면,
도 11b는 제 1 도펀트 종과 제 2 도펀트 종의 주입 동안, 도 11a의 반도체 본체 부분의 개략 단면도를 나타내는 도면,
도 11c는 반도체 본체 부분에 트렌치를 형성한 이후의, 도 11b의 반도체 본체 부분의 개략 단면도,
도 11d는 반도체 재료로 트렌치를 충진한 이후의 도 11c의 반도체 본체 부분의 개략 단면도,
도 11e는 열 확산 처리 및/또는 비도펀트 성분의 손상 주입에 의한 인터스티셜 생성 이후의, 도 11d의 반도체 본체 부분의 개략 단면도,
도 11f는 제 1 도전형의 제 1 반도체 구역과 제 1 도전형과는 상이한 제 2 도전형의 제 2 반도체 구역을 규정하는 트렌치 내에 충진된 반도체 재료로 도펀트를 확산한 이후의, 도 11e의 반도체 본체 부분의 개략 단면도,
도 11g는 나머지 열 산화물을 자계 유전체로서 포함하는 에지 종단 영역 내의 반도체 본체 부분의 개략 단면도,
도 11h는 트렌치의 측벽을 통해서 반도체 본체 부분에 제 1 도펀트 종 및 제 2 도펀트 종을 주입하는 동안의, 도 11c의 반도체 본체 부분의 개략 단면도,
도 12는 장벽 확산 층을 형성하고 반도체 재료로 트렌치를 충진한 이후의, 도 11c의 반도체 본체 부분의 개략 단면도이다.
이하의 상세한 설명에서는 도면을 참조하며, 도면은 본 개시가 실시될 수 있는 예시적인 특정 실시예의 일부를 이루며, 그 예시로서 도시되어 있다. 본 발명의 사상으로부터 벗어남없이 다른 실시예가 사용될 수 있고, 구조적인 변경이나 논리적인 변경이 이루어질 수 있다는 것을 이해할 것이다. 예컨대, 일 실시예에 대해서 설명되고 도시된 특성을 다른 실시예와 관련해서 사용하거나 연계시킴으로써 다른 실시예를 만들 수 있다. 본 개시는 이러한 수정 및 변형도 포함하도록 했다는 점에 주의한다. 이 예는 특정한 표현을 사용해서 설명했지만, 특정한 표현을 사용해서 설명되었다고 해서 첨부된 청구항의 범주를 제한하는 것은 아니다. 도면은 실제 축적으로 도시된 것이 아니며 단지 예시적인 것이다. 명확하게 하기 위해서, 다양한 도면에서 대응하는 참조 번호는 별도로 언급되지 않는 한 동일한 구성 요소를 가리킨다.
용어 '갖는', '포함하는', '구비하는' 등은 제한된 것이 아니며, 이 용어는 설명한 구조, 요소 혹은 특성의 존재를 나타내고 있지만, 추가적인 요소나 특성의 존재를 배제하는 것이 아니다. '하나의'라는 용어는 하나는 별도로 명확하게 언급되지 않는 한 물론 복수의 것도 포함하는 것이다.
'전기적으로 접속된'이란 표현은, 예컨대, 관련 요소 사이의 직접 접촉이나 금속 및/또는 고농도 도핑된 반도체를 통한 저저항 접속과 같은, 전기적으로 접속된 요소 사이의 영구적인 저저항 접속을 가리킨다. '전기적으로 연결된'이라는 표현은, 예컨대, 제 1 상태의 저저항 접속 및 제 2 상태의 고저항 전기 연결 해제(decoupling)를 일시적으로 제공하는 예시적인 요소인, 전기적으로 연결된 요소 사이의 신호 전송에 적합한 하나 이상의 중간 요소가 존재할 수 있다는 것을 포함한다.
도면은 도핑 형태 "n" 혹은 "p"에 이어서 "-" 혹은 "+"를 나타냄으로써 상대적인 도핑 농도를 나타내고 있다. 예컨대, "n-"는 "n" 도핑 지역의 도핑 농도보다 낮은 도핑 농도를 의미하고, "n+"는 "n" 도핑 지역의 도핑 농도보다 낮은 도핑 농도를 갖는다는 것을 의미한다. 동일한 상대적인 농도의 도핑 지역이 반드시 동일한 절대 도핑 농도를 갖는 것은 아니다. 예컨대, 2개의 상이한 'n' 도핑 지역은 동일한 혹은 상이한 절대 도핑 농도를 가질 수 있다.
이하 설명에서 사용되는 용어 '웨이퍼', '기판, '반도체 본체' 혹은 '반도체 기판'은 반도체 표면을 가진 임의의 반도체 기반 구조를 포함할 수 있다. 웨이퍼 및 구조체는 실리콘(Si), 절연체 상 실리콘(SOI), 사파이어 상 실리콘(SOS), 도핑된 및 도핑되지 않는 반도체, 기초 반도체 토대에 의해 지지되는 실리콘의 에피텍셜 층 및 다른 반도체 구조를 포함하는 것으로 이해된다. 다양한 이러한 반도체 장치를 제조하는 전형적인 기초 재료로서, 초크랄스키(CZ) 방법에 의해, 예컨대, 표준 CZ 방법이나 혹은 자기 CZ(MCZ) 방법이나 연속 CZ(CCZ) 방법에 의해 성장된 실리콘 웨이퍼가 사용될 수 있다. 또한 FZ(플로팅-구역) 실리콘 웨이퍼가 사용될 수도 있다. 반도체가 실리콘 기반일 필요는 없다. 반도체는 실리콘 게르마늄(SiGe), 게르마늄(Ge) 혹은 갈륨 비소(GaAs)가 될 수도 있다. 다른 실시예에 따라서, 탄화 실리콘(SiC)나 질화 갈륨(GaN)이 반도체 기판 재료를 형성할 수도 있다.
본 명세서에서 사용되는 용어 '수평'은 반도체 기판이나 본체의 제 1 표면 즉 주표면에 실질적으로 평행한 방향을 나타내는 것이다. 이는 예컨대, 웨이퍼 혹은 반도체 다이의 표면이 될 수 있다.
본 명세서에서 사용되는 용어 '수직'은 반도체 기판이나 본체의 제 1 표면에 수직으로, 즉 제 1 표면에 실질적으로 직각인 방향에 평행하게 배치되는 방향을 나타내는 것이다.
본 명세서에서, 반도체 기판 혹은 반도체 본체의 제 2 표면은 하면, 이면 혹은 후면에 의해 형성되는 것으로 간주되는 반면, 제 1 표면은 상면, 전면 혹은 주 표면에 의해 형성되는 것으로 간주된다. 따라서, 본 명세서에서 사용되는 용어 '상부' 및 '하부'는 구조적인 특징부의 상대적인 위치를 나타내는 것이다.
본 명세서에서 p형 및 n형 도핑된 반도체 지역을 포함하는 것으로 설명된다. 다른 방안으로, 반도체 장치는, p형 도핑된 지역으로 도시된 것이 n형 도핑되고, n형 도핑된 지역으로 도시된 것이 p형 도핑되는 것과 같이 반대 도핑 관계로 형성될 수 있다.
반도체 장치는, 반도체 본체 내에 포함된 집적 회로나 혹은 별도의 반도체 장치와의 전기적인 접촉을 가능하게 하는 접촉 패드(혹은 전극)와 같은, 단부 접촉을 가질 수 있다. 이 전극은 반도체 칩의 반도체 재료에 적용되는 하나 이상의 전극 금속층을 포함할 수 있다. 이 전극 금속층은 소망의 기하학적 형상 및 임의의 소망의 재료 합성물로 제조될 수 있다. 이 전극 금속층은 예컨대, 영역을 커버하는 층의 형태가 될 수 있다. 재료로서, 예컨대, Cu, Ni, Sn, Au, Ag, Pt, Pd, Al, Ti 및 이들 금속 중 하나 이상의 합금과 같은 소망의 금속이 사용될 수 있다. 전극 금속층은 동질의 혹은 적어도 하나의 재료로 제조되어야 하는 것은 아니고, 즉 전극 금속층에 포함된 재료의 조합 및 농도는 다양하게 될 수 있다. 예컨대, 전극 층은 와이어로 본딩되기에 충분한 크기를 가질 수 있다.
본 명세서에 설명된 실시예에서, 특정한 전기 도전층 내에 하나 이상의 도전층이 적용된다. '형성된다' 혹은 '적용된다'와 같은 용어는 문자 그대로 이 층을 적용하는 모든 종류 및 기술을 커버하는 것으로 이해되어야 한다. 특히, 이는, 층들이 예컨대 라미네이팅 기술과 같이 한번에 적용되는 기술, 및 층들이 예컨대 스퍼터링, 플레이팅, 몰딩, CVD(화학 기상 증착), 물리 기상 증착(PVD), 기화, 및 HPCVD(hybrid physical-chemical vapor deposition) 등과 같은 순차 방식으로 증착되는 기술을 커버하는 것을 의미한다.
적용되는 도전층은 특히, Al, Cu 혹은 Sn, 혹은 이들의 합금과 같은 금속의 층, 도전성 페이스트 및 본드 재료의 층 중 하나 이상을 포함할 수 있다. 금속 층은 단일 층이 될 수도 있다. 도전성 페이스트는 기화 가능형 혹은 경화 가능형 중합체 재료에 분산된 금속 입자를 포함할 수 있으며, 여기서 페이스트는 유체, 점성체 혹은 왁스가 될 수 있다. 본드 재료는 반도체 칩을 예컨대 캐리어나 혹은 예컨대 접촉 클립에 전기적으로 및 기계적으로 접속시키도록 적용될 수 있다. 소프트 땜납 재료 혹은 확산 땜납 본드를 형성할 수 있는, 예컨대, Sn, SnAg, SnAu, SnCu, In, InAg, InCu 및 InAu 중 하나 이상을 포함하는 특히 땝납 재료가 사용될 수 있다.
다이싱 처리를 사용해서 웨이퍼를 개별 칩으로 분리할 수 있다. 예컨대, 블레이드 다이싱(소잉(sawing)), 레이저 다이싱, 에칭 등과 같은 임의의 다이싱 기술이 적용될 수 있다. 예컨대 반도체 웨이퍼와 같은, 반도체 본체는 반도체 웨이퍼를 테이프에, 특히 다이싱 테이프에 적용하고, 예컨대 상술한 기술 중 하나 이상에 따라서 다이싱 패턴을 특히 사각형 패턴을 반도체 웨이퍼에 적용하며, 예컨대, 테이프의 평면의 4 직교 방향을 따라서 테이프를 떼어냄으로써, 다이싱될 수 있다. 테이프를 다이싱하고 떼어냄으로써, 반도체 웨이퍼는 복수의 반도체 다이(칩)로 분할된다.
도 1은 반도체 장치를 제조하는 방법(1000)을 나타내는 개략 흐름도이다.
이 방법(1000)이 일련의 동작 혹은 이벤트로 도시 및 설명되었지만, 이러한 동작 혹은 이벤트가 설명되는 순서는 한정의 의미로 해석되어서는 안된다는 것을 이해할 것이다. 예컨대, 일부 동작은 다른 순서로 및/또는 다른 동작 혹은 이벤트와 동시에 행해질 수 있다. 나아가, 도시된 동작이 본 개시의 실시예의 하나 이상의 측면을 구현하는데 모두 필요하지 않을 수도 있다. 또한, 여기 도시된 동작 중 하나 이상은 하나 이상의 별도의 동작 및/또는 기간에 행해질 수 있다.
반도체 장치를 제조하는 방법(1000)을 나타내는 개략 흐름도가 도 1에 도시되어 있다.
처리 단계 S100는, 제 1 도전형의 제 1 도펀트 종 및 제 1 도전형과는 상이한 제 2 도전형의 제 2 도펀트 종을 포함하는 반도체 층을 형성하는 것을 포함하고, 반도체 층은 대향하는 제 1 및 제 2 표면을 포함하는 반도체 본체의 일부이다. 일부 실시예에서, 반도체 층은 서로 연속해서 배치된 복수의 하위층들에 의해 형성되고, 복수의 하위층 각각의 두께는 2㎛와 15㎛ 사이로 설정된다. 하위층의 적층은 예컨대, 반도체 기판 상에 형성될 수 있다. 하위층 중 하나 이상은 이온 주입 처리에 의해서 제 1 및 제 2 도펀트 종을 도입함으로써 도핑될 수 있다. 이온 주입 처리에 더해서, 예컨대, 제 1 혹은 제 2 도펀트 종에 대해서 및/또는 하위층 중 하나 이상에 대해서 인시츄 도핑이 사용될 수 있다. 제 1 및/또는 제 2 도펀트 종을 하위층 중 대응하는 하위층에 도입하기 위한 이온 주입 선량 및/또는 이온 주입 에너지는, 하위층 전체 혹은 일부 사이에 서로 다를 수 있다. 예컨대, 두께가 서로 다른 하위층을 형성할 때 혹은 제 1 및 제 2 표면에 수직인 종방향에 따른 전하 불균형을 튜닝할 때 상이한 이온 주입 선량 및/또는 이온 주입 에너지가 사용될 수 있다. 종방향에 따른 전하 불균형을 튜닝하는 것은, 예컨대, 전류-전압 특성의 스냅백 동작과 관련해서 초접합 반도체 장치의 전기적인 항복 동작의 개선에 유익할 수 있다. 일부 실시예에서, 제 1 및 제 2 도펀트 종의 이온 주입 에너지는 20 keV 내지 10 MeV의 범위가 될 수 있다. 일부 실시예에서, 제 1 및 제 2 도펀트 종의 이온 주입 에너지는 50 keV 내지 500 keV의 범위가 될 수 있다. 일부 실시예에서, 반도체 층의 제 1 및 제 2 도펀트 종의 전체 도핑 선량은 20% 미만 혹은 10% 미만, 혹은 5% 미만 상이할 수 있다. 전체 도핑 선량은 하위층 전체를 지나서 수직 방향의 도펀트를 합산한 선량에 대응한다. 일부 실시예에서, 제 1 및 제 2 도펀트 종은, 제 1 및 제 2 도펀트 종 중 하나의 도펀트 종의 확산 메커니즘이 명백한 공공 확산(vacancy diffusion)이고, 제 1 및 제 2 도펀트 종 중 다른 하나의 도펀트 종의 확산 메커니즘이 명백한 인터스티셜 확산이 되도록, 선택된다. 일부 실시예에서, 제 1 및 제 2 도펀트 종 중 명백한 공공 확산에 기초한 하나의 도펀트 종은 비소 혹은 안티몬이고, 제 1 및 제 2 도펀트 종 중 명백한 인터스티셜 확산에 기초한 다른 하나의 도펀트 종은 붕소 혹은 알루미늄이다.
처리 단계 S110는, 제 1 표면에서 반도체 층에 트렌치를 형성하는 것을 포함한다. 이 트렌치는, 예컨대, 습식 에칭 및/또는 건식 에칭과 같은 마스킹된 에칭 처리에 의해서, 제 1 표면에서 반도체 본체의 재료를 선택적으로 제거함으로써 형성될 수 있다. 일부 실시예에서, 예컨대, 반응성 이온 에칭이 사용될 수 있다. 에칭 마스크는 질화물층, 탄소층 혹은, 예컨대, SiO2, Si3N4를 포함하는 적층물과 같이 산화물과 질화물 층의 적층물을 포함하는 패터닝된 하드 마스크가 될 수 있다. 하나 이상의 실시예에서, 제 1 도펀트 종 및 제 2 도펀트 종은 예컨대 하나 이상의 경사형 이온 주입 처리에 의해서, 트렌치의 측벽을 통해서 반도체 층에 주입될 수 있다. 에칭 마스크 혹은 대안의 혹은 추가 마스크가 반도체 층의 제 1 표면 상의 이온 주입 마스크의 기능을 할 수 있다. 반도체 층은 단일 층 증착 처리 혹은 예컨대 CVD 처리와 같은 다수 층 증착 처리에 의해 제조될 수 있다. 제 1 표면에서 반도체 층에 트렌치를 형성한 이후에, 제 1 도펀트 종 및 제 2 도펀트 종은 예컨대, 경사형 이온 주입 처리에 의해서, 트렌치의 측벽을 통해서 반도체 층에 주입될 수 있다.
처리 단계 S120은 적어도 반도체 재료를 포함하는 충진재로 트렌치를 충진하는 것을 포함한다. 일부 실시예에서, 트렌치는 에피텍셜 층 형성 처리에 의해서 진성 반도체 혹은 저농도 도핑된(lightly doped) 반도체 층으로 충진된다.
처리 단계 S130는 제 1 표면과 제 2 표면 중 적어도 하나에 열 산화물을 형성하는 것을 포함하고, 열 산화물은 적어도 200nm 혹은 적어도 500nm의 두께, 예컨대 1㎛ 이상의 혹은 심지어 2㎛ 이상의 두께를 갖는다.
일부 실시예에서, 이 방법은 제 1 및 제 2 표면 중 적어도 하나에서 열 산화물을 완전히 제거하는 것을 더 포함한다. 열 산화물 중 나머지 부분은 예컨대, 반도체 층의 에지 종단 영역에서 자계 유전체 층의 역할을 한다.
일부 실시예에서, 열 산화물의 형성은 예컨대, 용광로 장비를 이용한 열 습식 산화 처리를 포함한다. 열 산화물은 건식 산화 처리에 의해서도 형성될 수 있다. 열 산화물은 긴 습식 산화를 짧은 건식 산화 사이에 두는 것으로, 예컨대 건식-습식-건식 사이클로 형성될 수도 있다. 이 경우, 시작 및 종료 건식 산화를 통해서 고품질 산화물의 막을 산화층의 외측 표면 및 내측 표면에 각각 생성한다. 습식 산화 시퀀스를 통해서 산화물 성장 및 인터스티셜 생성의 레이트를 예컨대, 건식 산화보다 더 크게 할 수 있다. 이는 건식 산화에 비해서 습식 산화의 온도를 낮춰서 제 1 및 제 2 도펀트 종의 확산 속도의 차이를 크게 함으로써 이루어질 수 있다.
열 산화물은 반도체 본체에 인터스티셜 확산을 생성하고, 이로써 제 1 및 제 2 도펀트 종의 확산 속도의 차이를 크게 할 수 있다. 이는 명백한 인터스티셜 확산에 기초한 하나의 도펀트 종의 확산 속도의 증가 및 명백한 공공 확산에 기초한 다른 하나의 도펀트 종의 확산 속도의 감소에 의해 달성된다. 따라서, 제 1 및 제 2 도펀트 종의 로컬 분리에 기초한 초접합 구조가 개선될 수 있다.
일부 실시예에서, 제 1 및 제 2 표면 중 적어도 하나에 열 산화물을 형성하는 것은, 열 산화물을 형성하고, 열 산화물을 완전히 혹은 부분적으로 제거하며, 열 산화물을 다시 형성하거나 혹은 두께를 증가시키는 것을 포함한다. 이는 예컨대, 높은 인터스티셜 생성 레이트를 유지하는데 바람직할 수 있다.
일부 실시예에서, 이 방법은 열 산화물을 완전히 혹은 부분적으로 제거하고, 열 산화물을 다시 형성하거나, 제 1 및 제 2 표면 중 적어도 하나의 서브 영역에 영향을 미치는 열 산화물의 두께를 증가시키는 것을 포함한다. 이로써 인터스티셜 생성은 예컨대, 초접합 트랜지스터의 예컨대 활성 영역 및/또는 에지 종단 영역에서, 높은 인터스티셜 생성 레이트가 요구되는 영역으로 로컬화된다.
일부 실시예에서, 열 산화물은 제 1 및 제 2 표면 중 하나에 형성되고, 표면 산화를 방지하도록 구성된 보호층은 제 1 및 제 2 표면 중 다른 하나에 형성된다. 이로써, 전면에서의 열 산화 동안 파일업(pile-up) 효과에 의해 야기된 전하 불균형은 방지될 수 있고, 전면은 초접합 구조로의 전기 접촉이 제공되는 표면이다.
일부 실시예에서, 열 산화물은 제 1 표면에 형성되고 이 방법은, 반도체 장치의 활성 영역에서는 열 산화물을 제거하고, 에지 종단 영역에서는 열 산화물을 유지하는 단계를 포함하며, 열 산화물은 자계 유전체를 구성한다. 이 방법은 에지 종단 영역에 접합 종단 구조를 형성하는 단계와, 활성 영역에 게이트 유전체를 형성하는 단계와, 자계 유전체에 자계 플레이트를 형성하는 단계를 더 포함한다. 인터스티셜 생성에 의해서 제 1 및 제 2 도펀트 종의 확산 속도의 차이를 증가시키는데 사용되는 열 산화물은, 에지 종단 영역 내에 자계 유전체로서 적어도 부분적으로 유지된다.
처리 단계 S140은 제 1 및 제 2 도펀트 종을 충진재에 확산시킴으로써 구성된 반도체 본체의 열처리를 포함한다. 일부 실시예에서, 열 산화물을 형성하는 것은, 제 1 및 제 2 도펀트 종을 충진재에 확산시키도록 구성된 반도체 본체의 열 처리와 적어도 부분적으로 동시에 일어난다. 열 처리는 예컨대, 하나 이상의 열 레벨을 포함하는 열 프로파일을 포함할 수 있다. 열 산화 및 열 처리 동안의 온도는 80℃ 내지 125℃의 범위가 될 수도 있고, 95℃ 내지 115℃의 범위가 될 수도 있다.
도 2는 반도체 장치를 제조하는 방법(2000)을 나타내는 개략 흐름도이다.
방법(2000)은 일련의 동작 혹은 이벤트로 도시되고 설명되었지만, 이러한 동작 및 이벤트의 설명되는 순서는 한정의 의미로 해석되어서는 안된다. 예컨대, 일부 동작은 다른 순서로 일어날 수도 있고 도시 및/또는 설명되는 것과는 다른 동작 혹은 이벤트와 함께 일어날 수도 있다. 나아가, 모든 설명되는 동작이 본 명세서에 개시된 실시예의 하나 이상의 측면을 실시하는데 필요한 것은 아니다. 또한, 본 명세서에 도시된 단계 중 하나 이상은, 하나 이상의 별도의 동작 및/또는 기간에 실행될 수도 있다. 처리 단계 S100, S110, S120, S140에 대한 세부 사항은 처리 단계 S200, S210, S220, S240 각각에도 마찬가지로 적용된다.
반도체 장치를 제조하는 방법(2000)을 나타내는 개략 흐름도가 도 2에 도시되어 있다.
처리 단계 S200는 도 1의 처리 단계 S100과 유사하며, 제 1 도전형의 제 1 도펀트 종 및 제 1 도전형과는 상이한 제 2 도전형의 제 2 도펀트 종을 포함하는 반도체 층을 형성하는 것을 포함하고, 반도체 층은 대향하는 제 1 및 제 2 표면을 포함하는 반도체 본체의 일부이다.
처리 단계 S210은 도 1의 처리 단계 S110과 유사하며, 제 1 표면에서 반도체 층에 트렌치를 형성하는 것을 포함한다.
처리 단계 S220은 도 1의 처리 단계 S120과 유사하며, 적어도 반도체 재료를 포함하는 충진재로 트렌치를 충진하는 것을 포함한다.
처리 단계 S230은 도 1의 처리 단계 S130과는 달리, 이온 주입에 의해서 반도체 층에 비도펀트 성분을 도입하는 것을 포함한다.
처리 단계 S240은 도 1의 처리 단계 S140과 유사하며, 제 1 및 제 2 도펀트 종을 충진재로 확산시키도록 구성된 반도체 본체의 열 처리를 포함한다.
일부 실시예에서, 비도펀트 성분은 아르곤, 게르마늄, 실리콘 중 하나 이상을 포함한다. 이온 주입 영역의 선량은 1×1013cm-2과 1×1018cm-2 사이의 범위이다. 다른 비도펀트 성분은, 이온 주입 동안 결정 격자를 손상시킴으로써 과잉 인터스티셜을 생성하기에 적합한 경우에 사용된다.
도 1을 참조로 설명한 방법이 열 산화에 의해 야기된 인터스티셜 생성에 기초하지만, 도 2를 참조로 설명되는 방법은 비도펀트 성분의 손상 주입에 기초한 인터스티셜 생성에 기초한다.
일부 실시예에서, 인터스티셜 생성은 처리 단계 S130과 S230, 즉, 열 산화 및 손상 주입의 조합에 의해 야기되며 처리 단계 S100/S200, S110/S210, S120/S220 및 S140/S240는 도 1 및 도 2를 각각 참조해서 설명된 바와 같이 유지된다. 또 다른 실시예에 따라서, S130, S230를 포함하는 처리 이외의 인터스티셜 생성 처리가, 처리 단계 S130 및 S230 중 적어도 하나 대신에 혹은 이와 조합해서 사용될 수 있다.
도 3의 개략 그래프는 반도체 본체로부터 트렌치 충진물로의 횡방향에 대한, n형 도펀트 종으로서의 안티몬 및 p형 도펀트 종으로서의 붕소의 시뮬레이션된 농도 프로파일을 나타낸다. 곡선 cSb0은 인터스티셜 생성을 포함하지 않는 방법, 즉, 예컨대, 도 1 및 2를 참조로 설명한 인터스티셜 생성 처리를 포함하지 않는 방법에 의해 야기된 안티몬 농도 프로파일을 나타낸다. 곡선 cSb1은 도 1을 참조로 설명하는 열 산화에 의한 인터스티셜 생성을 포함하는 방법에 의해 야기된 안티몬 농도를 나타낸다. 곡선 cB0은 인터스티셜 생성을 포함하지 않는 방법, 즉, 예컨대, 도 1 및 2를 참조로 설명한 인터스티셜 생성 처리를 포함하지 않는 방법에 의해 야기된 붕소 농도 프로파일을 나타낸다. 곡선 cB1은 도 1을 참조로 설명하는 열 산화에 의한 인터스티셜 생성을 포함하는 방법에 의해 야기된 붕소 농도를 나타낸다. 반도체 본체에 인터스티셜을 생성하는 열 산화 형성은, 명백한 인터스티셜 확산에 기초한 붕소의 확산 속도의 증가에 기인한 안티몬 및 붕소 도펀트 종의 확산 속도의 차이를 증가시킨다. 따라서, 비소와 붕소의 로컬 분리에 기초한 초접합 구조가 개선될 수 있다.
도 4의 개략 그래프는, 도 1의 처리 단계 S140와 관련해서 설명한 열처리 기간에 대한, 초접합 반도체 장치의 시뮬레이션된 영역-특유의 온 상태 저항 RonxA을 나타내고 있다. 시뮬레이션된 반도체 장치의 초접합 구조는 도 1의 처리 단계 S100 내지 S140을 포함하는 제조 방법에 기초한다. 곡선 c0은 인터스티셜 생성을 포함하지 않는 방법, 즉, 예컨대, 도 1 및 2를 참조로 설명한 인터스티셜 생성 처리를 포함하지 않는 방법에 의해 형성된 초접합 구조의 시뮬레이션된 RonxA 값에 기초한다. 곡선 c1은 도 1을 참조로 설명한 열 산화에 의한 인터스티셜 생성을 포함하는 방법에 의해 형성된 초접합 구조의 시뮬레이션된 RonxA 값에 기초한다. 곡선 c1 즉, 도 1에 도시된 처리 단계에 의해 형성된 초접합 구조를 포함하는 초접합 반도체 장치는, 인터스티셜 생성을 포함하지 않는 방법, 즉 예컨대, 도 1 및 2를 참조로 설명한 인터스티셜 생성 처리를 포함하지 않는 방법에 의해 형성된 초접합 구조를 포함하는 초접합 장치에 대해서 시뮬레이션된 임의의 RonxA 값보다 작은 RonxA을 가능하게 한다.
도 1 및 2를 참조로 설명한 방법 중 어느 하나에 의해 형성된 초접합 구조를 포함하는 초접합 반도체 장치에 대해서 이하 설명한다.
도 5는 제 1 도전형의 제 1 반도체 구역(105a, 105b) 및 제 1 도전형과는 상이한 제 2 도전형의 제 2 반도체 구역(110a, 110b)을 포함하는 반도체 장치의 반도체 본체 부분(100)을 나타낸다. 다른 방안으로 제 1 및 제 2 반도체 구역은 반도체 본체의 전면에 평행하게 연장되는 횡방향(115)을 따라서 배치된다. 횡방향(115)에 따른 이들 구역의 배치 순서는 제 1 반도체 구역(105a), 제 2 반도체 구역(110a), 제 1 반도체 구역(105b), 제 2 반도체 구역(110b)이다. 이들 구역은 서로 접촉해서 배치된다.
제 1 반도체 구역(105a, 105b) 각각은 제 1 도전형의 제 1 도펀트 종 및 제 2 도전형의 제 2 도펀트 종을 포함한다. 제 1 반도체 구역(105a, 105b) 각각이 제 1 도전형이기 때문에 제 1 도펀트 종의 농도는 이들 구역 내에서 제 2 도펀트 종의 농도보다 크다.
제 2 반도체 구역(110a, 110b) 각각은 제 2 도펀트 종을 포함한다. 이들 제 2 반도체 구역(110a, 110b)은 또한 제 2 도펀트 종의 농도보다 낮은 농도의 제 1 도펀트 종을 포함할 수 있다.
제 1 및 제 2 반도체 구역 중 하나, 즉 제 1 반도체 구역(105a, 105b) 혹은 제 2 반도체 구역(110a, 110b)은 반도체 장치의 표류 구역을 형성한다. 제 2 도펀트 종의 확산 계수는 명백한 인터스티셜 확산에 기초하고 있다. 예컨대, 제 2 도펀트 종은, 예컨대 붕소 혹은 알루미늄이 될 수 있다.
도 5에 도시된 반도체 본체 부분(100)을 포함하는 초접합 반도체 장치는, 도 5에 도시된 부분과는 다른 장치 부분에 위치되었다는 이유로, 혹은 자명하기 때문에 도시 생략되었다는 이유로, 도 5에는 도시되지 않은 추가 구조 요소를 포함할 수 있다. 도 1에 도시되지 않은 이러한 구성 요소의 예는 장치의 타입에 따라 달라질 수 있으며, 예컨대 에지 종단 구조, 애벌런치 무결성(avalanche robustness)을 증가시키는 수단, 본체와 소스, 드레인, 애노드, 캐소드, 게이트 유전체 및 게이트 전극을 포함하는 게이트 구조를 포함하는 반도체 구조, 절연 유전체, 접촉 플러그 및 금속 층과 같은 도전성 구조체 중 하나 이상을 포함할 수 있다.
제 1 도전형은 n형이 될 수 있고, 제 2 도전형은 p형이 될 수 있다. 다른 예로서, 제 1 도전형은 p형이 될 수 있고, 제 2 도전형은 n형이 될 수 있다.
제 1 및 제 2 반도체 구역(105a, 105b, 110a, 110b)은 상이한 도전형의 반도체 표류 구역 및 보상 구역을 형성할 수 있다. 역 동작 모드의 장치에서는, 제 1 반도체 구역 중 적어도 하나의 전체 공간 전하는 제 2 반도체 구역 중 적어도 하나의 공간 전하를 전기적으로 보상할 수 있다. 제 1 반도체 구역 중 적어도 하나의 전기적인 액티브 선량은, 제 2 반도체 구역 중 하나의 대응하는 선량보다 20% 작을 수 있고, 10% 혹은 5% 작을 수 있으며, 이로써, 횡방향(115)과 같은 횡방향 x의 제 1 혹은 제 2 반도체 구역의 선량 평균은
Figure 112017043518508-pat00001
이고, N은 p형 전하 캐리어의 n형의 유효 농도이다.
제 1 및 제 2 도펀트 종의 재료의 예로는 As와 B, As와 Al, Sb와 B, Sb와 Al를 들 수 있다. 상술한 바와 같이 강화된 인터스티셜 확산으로 인해서, 제 1 및 제 2 도펀트 종의 분리가 개선됨으로써, n형 드리프트 구역 내의 자유 전하 캐리어의 이동성이 높아지고, RonxA가 낮아진다. 제 1 및 제 2 도펀트 종의 확산 계수는 실리콘과 같은 기초 재료의 경우에 적어도 2배 서로 다를 수 있다. 따라서, 서로 도전형이 다른 제 1 및 제 2 반도체 구역(105a, 105b, 110a, 110b)은, 도 1 및 2의 처리 단계 S130 혹은 S230과 같은 처리에 의해서 각각 이루어진 인터스티셜 생성에 의해서 지원되는 반도체 본채 내에서의, 이들 도펀트의 서로 다른 확산 특성을 이용해서 형성될 수 있다. 예컨대, 제 2 도펀트 종을 진성 반도체 볼륨으로 확산시킨 이후에, 이전의 진성 반도체 볼륨은 더 큰 확산 계수를 가진 도펀트 종의 도전형으로 정의될 수 있고, 반면에 도펀트 종이 확산되었던 반도체 볼륨의 도전형은 낮은 확산 계수를 가진 다른 도펀트 종의 도전형으로 정의될 수 있다.
제 1 및 제 2 반도체 구역(105a, 105b, 110a, 110b) 중 하나는 횡방향(115)에 수직인 종방향(116)을 따라서 반도체 기판 상에서 성장하는 적어도 하나의 에피텍셜 반도체 층을 포함할 수 있다. 제 1 및 제 2 반도체 구역(105a, 105b, 110a, 110b) 중 다른 하나는 반도체 본체 부분(100) 내에 형성된 트렌치 내에 배치될 수 있다. 이들 구역은 횡방향(115)에 따른 트렌치의 측벽 상에 성장되는 에피텍셜 반도체 층을 포함할 수 있다. 제 1 반도체 구역(105a, 105b)의 폭은 예컨대, 이웃하는 트렌치 사이의 메사(mesa) 지역의 폭보다 클 수 있다.
제 1 및/또는 제 2 도펀트 종은 반도체 본체에 주입될 수 있다. 따라서, 제 1 및 제 2 반도체 구역(105a, 105b, 110a, 110b)의 바람직한 전하 보상의 정확성이 달성될 수 있다. 제 1 및/또는 제 2 도펀트 종은 복수의 주입 선량 및/또는 복수의 주입 에너지를 이용해서 주입될 수 있다. 반도체 기판 상에 성장된 복수의 에피텍셜 반도체 층에 의해서 제 1 및 제 2 반도체 구역(105a, 105b, 110a, 110b) 중 하나를 형성할 때, 에피텍셜 반도체 층 각각을 형성한 이후에 제 1 및 제 2 도펀트 종 중 하나 이상이 주입될 수 있다. 다른 예로서, 제 1 및 제 2 도펀트 종 중 하나, 예컨대, 더 큰 확산 계수를 가진 도펀트 종은 후속해서 성장되는 에피텍션 반도체 층 중 일부에, 예컨대 2번째 혹은 3번째에만 주입될 수 있다. 제 1 및/또는 제 2 도펀트 종의 주입 선량은 복수의 에피텍셜 반도체 층의 최상위 및/또는 최하위 층의 경우에 다른 층에 비해서 더 크게 선택될 수 있으며, 예컨대, 최상위 및/또는 최하위 층에 대해서는 도펀트 종을 더 빠르게 확산시키는 주입 선량이 선택될 수 있다. 따라서, 복수의 반도체 에피텍셜 층의 측 스택의 바닥측 혹은 상부측을 통해서 종방향으로의 제 1 및/또는 제 2 도펀트 종의 확산은 균형이 맞춰질 수 있다. 복수의 에피텍셜 층으로의 주입에 사용되는 제 1 및 제 2 도펀트 종의 주입 선량은, 완전히 처리되는 장치에서, 제 1 반도체 구역 중 적어도 하나의 전기적인 활성 선량은, 제 2 반도체 구역 중 하나의 대응하는 선량의 20%만큼 적거나, 혹은 더 적은 10%나 심지어 5%만큼 적을 수 있도록, 선택될 수 있다.
도 5에 도시된 반도체 본체 부분(100) 이외에, 반도체 본체는, 실리콘 기판 혹은 SOI(Silicon-On-Insulator) 기판과 같은 반도체 기판을 포함할 수 있다. 반도체 기판은, 그 위에 에피텍셜 반도체 층이 형성되는 것과 같은, 하나 혹은 복수의 복수의 반도체 층을 포함할 수 있다. 반도체 본체 부분(100)은 예컨대, 도핑된 플로팅-구역 혹은 초크랄스키(CZ) 실리콘 결정 재료와 같은 도핑된 반도체 웨이퍼의 일부가 될 수도 있다.
도 6은, 도 5의 도시된 횡방향 A-A'을 따라서 제 1 및 제 2 도펀트 종(C1, C2)의 농도 프로파일의 예를 나타내는 개략도이다.
제 1 반도체 구역(105a)(즉, 도 6에 도시된 그래프의 좌측 부분) 내에서, 제 1 도전형을 가진 제 1 도펀트 종의 농도(C1)는 제 2 도전형을 가진 제 2 도펀트 종의 농도(C2)보다 크다. 이와 반대로, 제 2 도펀트 종의 농도(C2)는 제 2 반도체 구역(110a)(즉, 도 6에 도시된 그래프의 우측 부분) 내에서, 제 1 도펀트 종의 농도(C1)는 보다 크다. 따라서, 제 1 반도체 구역(105a)의 도전형은 제 1 도펀트 종의 도전형에 대응하며, 제 2 반도체 구역(110a)의 도전형은 제 2 도펀트 종의 도전형에 대응한다.
환언하면, 제 1 반도체 구역(105a, 105b) 중 하나와 제 2 반도체 구역(110a, 110b) 중 하나 사이의 계면에서의 제 1 및 제 2 도펀트 종 각각의 도펀트의 농도는 제 1 반도체 구역으로부터 제 2 반도체 구역으로의 횡방향을 따라서 감소된다. 도펀트 프로파일은 이 계면에서 교차하고, 반면에 프로파일의 그레디언트는 제 2 도펀트 종보다 제 1 도펀트 종에서 더 크다.
도 7은 도 5에 도시된 횡방향 B-B'에 따른 제 1 및 제 2 도펀트 종의 농도(C1, C2)의 프로파일 예의 개략도이다.
제 1 반도체 구역(105b) 내에서의 제 1 도펀트 종의 농도(C1)는 제 2 도펀트 종의 농도(C2)보다 더 크다(즉, 도 7에 도시된 우측 부분). 이와 반대로, 제 2 도펀트 종의 농도(C2)는 제 2 반도체 구역(110a)(즉, 도 7에 도시된 그래프의 좌측 부분) 내에서 제 1 도펀트 종의 농도(C1)보다 더 크다. 따라서, 제 1 도펀트 종(105b)의 도전형은 제 1 도펀트 종의 도전형에 대응하고, 제 2 반도체 구역(110a)의 도전형은 제 2 도펀트 종의 도전형에 대응한다.
도 8a는 도 5에 도시된 반도체 본체 부분(100)의 횡방향 C-C'에 따른 제 1 및 제 2 도펀트 종의 농도(C1, C2)의 프로파일의 예를 나타내고 있다.
제 1 도펀트 종의 농도(C1)의 프로파일과 제 2 도펀트 종의 농도(C2)의 프로파일 사이의 교차 영역은, 제 2 도펀트 종의 농도(C2)보다 큰 제 1 도펀트 종의 농도(C1)를 가진 제 1 반도체 구역(105a)과 같은 제 1 반도체 구역과 제 1 도펀트 종의 농도(C1)보다 큰 제 2 도펀트 종의 농도(C2)를 가진 제 1 반도체 구역(110a)과 같은 제 2 반도체 구역 사이의 계면을 정의한다. 도 8a에 도시된 바와 같은 농도(C1, C2)의 개략 프로파일은, 제 1 반도체 구역(105a, 105b)과 같은 제 1 반도체 구역의 볼륨으로부터, 도핑될 수 없는 제 2 반도체 구역(110a)과 같은 제 2 반도체 구역의 볼륨으로부터 제 1 및 제 2 도펀트 종을 확산시킴으로써 제조될 수 있다. 제 1 반도체 구역(105a, 105b)의 폭은 예컨대, 이웃하는 트렌치 사이의 메사 지역의 폭보다 클 수 있다.
도 8a에 도시된 예시에서, 제 2 도펀트 종의 확산 계수는 제 1 도펀트 종의 확산 계수의 적어도 2배 크다. 횡방향 C-C'에 따른 제 1 및 제 2 도펀트 종 각각의 도펀트의 농도(C1, C2)의 최대값은, 제 2 반도체 구역 중 이웃하는 구역까지의 횡방향 거리가 같은 제 1 반도체 구역(105a, 105b) 각각의 중앙에 위치된다. 제 2 도펀트 종의 농도(C2)의 최소값은, 제 1 반도체 구역(105a, 105b)과 같은 제 1 반도체 구역 중 이웃하는 구역까지의 횡방향 거리가 같은 제 2 반도체 구역(110a)과 같은 제 2 반도체 구역 각각의 중앙에 위치된다.
도 8a에 도시된 예시에서, 제 1 도펀트 종이 없은 지역(114)은 제 2 반도체 구역(110a)과 같은 제 2 반도체 구역 각각 내에 유지된다. 농도(C1, C2)의 프로파일 각각의 커러게이션(corrugation)은 예컨대, 확산 저장부(diffusion reservoir)로서 동작하는 구역의 크기 및 거리, 각각의 도펀트 종의 확산 계수, 혹은 각각의 종의 확산의 열 예산(thermal budget)과 시간과 같은 복수의 파라미터의 영향을 받을 수 있다.
도 8b의 개략도는 도 1에 도시된 장치의 반도체 본체 부분(100)의 횡방향 C-C'에 따른 농도(C1, C2)의 프로파일의 다른 예를 나타낸다. 최대값 및 최소값의 위치는, 제 2 도펀트 종의 농도 C2의 프로파일은 도 8a에 도시된 예와 유사하다.
제 1 도펀트 종이 제 2 반도체 구역(110a)과 같은 제 2 반도체 구역의 전체 볼륨 내에 위치된다는 점에서, 제 1 도펀트 종의 농도 C1의 프로파일은 도 8a에 도시된 대응 프로파일과는 상이하다. 따라서, 제 1 반도체 구역(105a, 105b) 내에 위치되는 저장소와 같은 이웃하는 확산 저장소로부터 제 1 도펀트 종의 확산이 영향을 받아서, 2개의 확산 프로파일이 중첩할 것이고, 제 1 도펀트 종이 없는 지역(114)과 같은 반도체 볼륨이 도 8a에 도시된 제 2 반도체 구역(110a)과 같은 제 2 반도체 구역 내에 유지되지 않게 된다.
도 9a는 도 5에 도시된 장치의 반도체 본체 부분(100) 내에서의, 제 1 반도체 구역(105a)의 종방향 D-D'에 따른 제 1 및 제 2 도펀트 종의 농도(C1, C2)의 프로파일의 예를 나타낸다.
제 1 도펀트 종의 농도(C1)의 프로파일과 제 2 도펀트 종의 농도(C2)의 프로파일이 모두 종방향 D-D'에 따른 최대값 및 최소값을 포함한다. 제 1 도펀트 종의 농도(C1)는 제 2 도펀트 종의 농도(C2)보다 크다. 따라서, 제 1 반도체 구역(105a)의 도전형은 제 1 도펀트 종의 도전형과 같다.
종방향 D-D'에 따른 제 1 및 제 2 도펀트 종 각각의 농도 프로파일(C1, C2)의 최대값의 수는 반도체 기판에 형성된 에피텍셜 반도체 층의 수에 대응할 수 있다. 제 1 및 제 2 도펀트 종은 반도체 에피텍셜 층 각각에 주입될 수 있다. 반도체 에피텍셜 층 중 하나에 각각 주입되는 것은 예컨대 반도체 에피텍셜 층 중 하나를 형성한 이후에, 에피텍셜 반도체 층 중 다음 층을 형성하기 전에, 수행될 수 있다. 제 1 도펀트 종의 주입 선량은 제 2 도펀트 종의 주입 선량과 동일할 수 있다. 이들 선량은 에피텍셜 반도체 층 중 적어도 하나에 대해서 20%, 혹은 10%, 혹은 5%, 혹은 3% 혹은 1% 이하만큼 서로 상이할 수 있다. 예컨대, 에피텍셜 층의 상반부의 n-선량보다 큰 p-선량 및 에피텍셜 층의 하반부의 p-선량보다 큰 n-선량과 같이, 이 선량을 변경함으로써, 예컨대, 에피텍셜 층의 상반부에서의 과잉 p-전하에 의해 유발된 불균형 및 에피텍셜 층의 하반부에서의 과잉 n-전하에 의해 유발된 전하 불균형과 같은 전하 불균형이 조정될 수 있다. 예컨대, 제 1 및 제 2 도펀트 종의 주입 선량을 다른 값으로 예컨대, 상술한 실시예의 값으로 조정함으로써, 그 장치의 항복 전압에 관한 제품 허용 오차가 개선될 수 있다. 예컨대, 제 1 및 제 2 도펀트 종의 주입을 위해 선택된 주입 에너지에 대해서, 제 1 및 제 2 도펀트 종의 농도(C1, C2)의 프로파일은 종방향 D-D'을 따라서 서로 편차가 있을 수 있다.
도 1의 반도체 본체 부분(100)의 종방향 E-E'에 따른 제 1 및 제 2 도펀트 종의 농도(C1, C2)의 프로파일은, 도 9a에 도시된 농도(C1, C2)의 프로파일의 예와 관련되어 있다. 이 프로파일은 종방향 E-E'에 따른 최대값 및 최소값을 포함할 수 있다. 도 9a에 도시된 종방향 D-D'에 따른 프로파일에 대해서 관계 C1>C2가 참을 유지하는 것에 반해서, 종방향 E-E'에 따른 프로파일에 대해서 C2>C1가 적용될 수 있다(도시 생략).
도 9b는 도 5에 도시된 반도체 본체 부분(100)의 제 1 반도체 구역(105a) 내의 종방향 D-D'에 따른 농도(C1, C2)의 프로파일의 다른 예를 나타내고 있다.
도 9a에 도시된 프로파일의 예와 반대로, 더 큰 확산 계층을 갖는 제 2 도펀트 종의 농도 프로파일(C2)은, 제 1 도펀트 종의 농도 프로파일(C1)보다 낮은 종방향 D-D'에 따른 최대값을 포함한다. 이는, 제 2 도펀트 종을 주입할 때 및/또는 제 2 도펀트 종을, 제 1 도펀트 종보다 적은 이들 에피텍셜 층에 주입함으로써, 제 1 반도체 구역(105a, 105b)을 구성하는 복수의 반도체 에피텍셜 층을 형성할 때, 복수의 주입 에너지를 이용해서 달성될 수 있다. 이들 프로파일 중 하나 혹은 2개는 종방향 D-D'에 따라서, 예컨대, 5%나 10%나 20%의 비율로 약간 다를 수 있다. 이러한 차이는 장치의 애벌런치 무결성을 개선하거나 혹은 장치의 항복 전압과 관련된 제품 허용 오차를 개선할 수 있다. 예컨대, 표류 구역을 구성하는 도펀트 중 하나의 농도는 예컨대, 종방향 D-D'에 따른 드리프트 구역의 중심의 다른 최대값보다 큰 피크 최대값을 가질 수 있다. 이 예는 장치의 애벌런치 무결성을 개선시킬 수 있다. 다른 예로서, 표류 구역을 구성하는 도펀트 중 하나의 농도는 표류 구역의 정상부 및/또는 바닥부나 그 부근에서 최대값을 가질 수 있고, 피크 최대값은 종방향에서 다른 최대값보다 큰 것이다. 이 다른 예는, 형성될 표류 구역으로부터의 도펀트의 종방향 확산의 균형을 맞출 수 있다.
도 5의 반도체 본체 부분(100)의 종방향 E-E'에 따른 제 1 및 제 2 도펀트 종의 농도(C1, C2)가 도 9b에 도시된 농도(C1, C2)의 프로파일의 예와 관련되어 있다. 종방향 D-D'에 따른 프로파일에 대해서 관계 C1>C2가 참을 유지하는 것에 반해서, 종방향 E-E'에 따른 프로파일에 대해서 C2>C1가 적용될 수 있다(도시 생략).
종방향 D-D'에 따른 도펀트 농도(C1, C2)의 프로파일의 다른 예는 일정한 도펀트 농도의 최대값, 최소값을 갖는 부분 및 다른 부분을 포함할 수 있다. 이러한 프로파일은 예컨대, 인시츄 도핑과 도펀트의 주입에 의한 도핑의 조합에 의해 제조될 수 있다.
도 10a는 n형 제 1 반도체 구역(205a, 205b) 및 p형 제 2 반도체 구역(210a)을 포함하는 종방향 FET(201)의 일부의 개략 단면도이다. 이들 반도체 구역은 제 1 반도체 구역(205a), 제 2 반도체 구역(210a) 및 제 1 반도체 구역(205b)의 순서로, 횡방향(215)을 따라서 차례로 배치된다. 반도체 구역 내에서의 제 1 및 제 2 도펀트 종의 농도의 프로파일은 상술한 예 각각에 대응할 수 있다. 제 1 반도체 구역(205a, 205b)은 FET(201)의 표류 구역을 구성한다. FET(201)의 역 동작 모드에서, 자유 전하는 이들 지역에서 제거될 수 있고, 제 1 및 제 2 반도체 구역 사이의 전하 보상이 달성될 수 있으며, 즉, 제 1 구역 중 하나의 공간 전하는 제 2 구역 중 하나의 공간 전하를 전기적으로 보상할 수 있다.
FET(201)는 반도체 본체 부분(200)의 전면(230)에 p형 본체 지역(226) 및 n+형 소스 지역(227)이 형성된 반도체 구조(225)를 포함한다.
n+형 드레인(235)은 전면(230)과 반대인 반도체 본체 부분(200)의 이면에 형성되어 있다. n형 반도체 구역(240)은 제 1 및 제 2 반도체 구역(205a, 205b, 210a)과 n+형 드레인(235) 사이에 배치될 수 있다. n형 반도체 구역(240)은 제 1 반도체 구역(205a)과 동일한 도펀트의 농도를 가질 수 있다. 다른 예에 따라서, n형 반도체 구역(240)의 도펀트의 농도는 제 1 반도체 구역(205a, 205b)의 농도보다 높거나 낮을 수 있다. n형 반도체 구역(240)은, 예컨대, 블로킹 상태에서 애벌런치 전류와 같은 자유 전자 흐름의 보상에 의해서, FET(201)의 애벌런치 무결성과 같은 무결성을 개선하도록 구성된 전계 차단(field stop) 구역이 될 수 있다.
전면(230)에서, 도전성 구조(245)는 반도체 구조(225)에 전기적으로 연결된다. 도전성 구조(245)는, 금속 및/또는 도핑된 반도체와 같은 도전성 재료의 접촉 플러그 및 도전성 층과 같은 도전성 요소를 포함할 수 있다. 도전성 구조(245)는 FET(201)과 예컨대, 회로 장치 또는 칩 패드와 같은 다른 요소 사이의 전기적인 상호 접속을 제공하도록 구성된다.
FET(201)는 게이트 유전체(252a, 252b), 게이트 전극(254a, 254b) 및 절연층(256a, 256b)을 포함한다.
도 10b는 n형 반도체 구역(305a...305c) 및 p형 반도체 구역(310a...310c)을 포함하는 횡방향 FET(301)의 일부의 정면도를 나타내고 있다. 이들 반도체 구역은, 제 1 반도체 구역(305a), 제 2 반도체 구역(310a), 제 1 반도체 구역(305b), 제 2 반도체 구역(310b), 제 1 반도체 구역(310c), 제 2 반도체 구역(310c)의 순서로, 횡방향(315)을 따라서 순차적으로 배치된다. 이들 반도체 구역 내에서의 제 1 및 제 2 도펀트 종의 농도 프로파일은 임의의 상기 각각의 예에 대응할 수 있다. 제 1 반도체 구역(305a...305c)은 FET(301)의 표류 구역을 구성한다. FET(301)의 역 동작 모드에서, 자유 전하는 이들 구역에서 제거될 수 있고, 제 1 및 제 2 반도체 구역 사이의 전하 보상이 달성될 수 있으며, 즉, 제 1 구역 중 하나의 공간 전하는 제 2 구역 중 하나의 공간 전하를 전기적으로 보상할 수 있다.
FET(301)는 또한 n+형 드레인(335) 및 p형 본체 지역(326)을 포함한다. 제 1 및 제 2 반도체 구역(305a...305c, 310a...310c)은 횡방향(316)을 따라서 n+형 드레인(335)과 p형 본체 지역(326) 사이에 배치된다. n+형 소스 지역(327)이 p형 본체 지역(326) 내에 매립되고, 게이트 구조(350)는 n+형 소스 지역(327)과 드리프트 구역 사이의 채널 지역의 도전성을 전계 효과에 의해 제어하도록 배치된다. FET(301)는 또한 명료하게 하기 위해서 도시 생략한 반도체 지역과 같은 추가 요소를 포함할 수 있다.
도 10c는, 선 A-A'에 따른 도 10b에 도시된 FET(301)의 단면도이다. 표류 구역의 일부를 이루는 제 1 반도체 구역(305c), n+형 드레인(335), p형 본체 영역(326) 및 n+형 소스 지역(327)과 같은 제 1 및 제 2 반도체 구역이 n형 반도체 본체 부분(300) 내에 형성된다. p형 본체 영역(326)에는 게이트 유전체(352) 및 게이트 전극(354)을 포함하는 게이트 구조(350)가 형성된다. 게이트 구조(350)는 n+형 소스 지역(327)과 제 1 반도체 구역(350c)과 같은 표류 구역 사이에서 횡방향 채널 지역(360)의 도전성을 전계 효과에 의해서 제어하기 위해서 배치된다. FET(301)는 명료하게 하기 위해서 도시 생략된 반도체 지역 혹은 접촉 플러그와 같은 추가 요소를 포함할 수 있다.
도 10d는, p형 반도체 구역(405a...405e) 및 n형 반도체 구역(410a...410d)을 포함하는, 태양광 전지(401) 혹은 방사선 검출기와 같은 전하-분리 pn 접합의 반도체 본체 부분(400)의 개략 단면도이다. 이들 반도체 구역은 횡방향(415)을 따라서 순차적으로 배치된다. 이들 반도체 구역 내에서의 제 1 및 제 2 도펀트 종의 농도의 프로파일은 임의의 상술한 각각의 예에 대응할 수 있다. 종방향 p형 지역 및 n형 지역의 전기적인 활성 선량은 보상 장치와는 다를 수 있고, 예컨대, 이 차이는 예컨대 10분의 5나 2, 즉 50% 나 20%까지의 범위가 될 수 있다. 제 1 반도체 구역(405a...405e)은 태양광(401)의 기초 구역(표류 구역)을 이룰 수 있고, 제 2 반도체 구역(410a...410d )은 태양광 전지(401)의 비교적 낮게 도핑된 이미터 구역을 이룰 수 있다. 고농도 도핑된 n+형 이미터(470)가 반도체 본체 부분(400)의 전면에 형성되고, p+형 기초 접촉 지역(471)이 반도체 본체 부분(400)의 이면에 형성된다. 제 1 반도체 구역(405a...405e) 중 이웃하는 것 사이의 횡방향 거리 d는 확산 길이의 10분의 몇부터 제 1 반도체 구역(405a...405e) 내의 전자의 수 확산 길이까지의 범위 내가 될 수 있다.
도 11a 내지 11g의 개략 단면도는 초접합 반도체 장치를 제조하는 방법의 예를 나타내고 있다.
도 11a의 개략 단면도를 참조하면, 반도체 기판(850)에는 에피텍셜 층(855)이 형성된다. 에피텍셜 층(855)의 두께는 예컨대, 3㎛ 내지 15㎛의 범위가 될 수 있다.
도 11b의 개략 단면도를 참조하면, 제 1 도전형의 제 1 도펀트 종 및 제 1 도전형과는 상이한 제 2 도펀트 종의 제 2 도펀트 종이 에피텍셜 층(855)에 주입된다. 제 1 및 제 2 도펀트 종의 예시적인 재료는 각각 As 및 B, As 및 Al, Sb 및 B, Sb 및 Al을 포함할 수 있다. 제 1 및 제 2 도펀트 종의 재료는, 예컨대, 실리콘과 같은 기초 재료에 대한 확산 계수가 적어도 2배 서로 다르도록, 그리고 제 1 및 제 2 도펀트 종의 하나의 도펀트 종의 확산 메커니즘이 명백한 공공 확산 및 제 1 및 제 2 도펀트 종의 다른 하나의 도펀트 종의 확산 메커니즘이 명백한 인터스티셜 확산이 되도록 선택될 수 있다.
따라서, 기초 재료로서의 실리콘과 관련해서, B 및 P는 예컨대 제 1 및 제 2 도펀트 종에 적합한 재료가 아닐 수 있다.
도펀트 종은, 하나 혹은 복수의 주입 선량 및 하나 혹은 복수의 주입 에너지를 이용해서 에피텍셜 층(855)에 주입될 수 있다. 에피텍셜 층(855)을 형성하고, 도펀트를 에피텍셜 층(855)로 주입하는 처리를 반복해서, 반도체 기판(850)에 복수의 도핑된 에피텍셜 반도체 층을 제공할 수 있다. 이로써, 표류 구역의 두께는 10㎛ 내지 수 100㎛의 범위로 증가될 수 있다. 에피텍셜 층(855)의 일부를 제 1 및 제 2 도펀트 종 중 하나 혹은 모두로 도핑하는 것은 인시츄, 즉 에피텍셜 층(855)의 형성 동안 수행될 수도 있다. 이 경우, 에피텍셜 반도체 층의 두께는 10㎛ 내지 수 100㎛의 범위 내에 있을 수 있다. 복수의 반도체 에피텍셜 층을 형성할 때, 도핑되지 않은, 즉 진성 에피텍셜 층, 인시츄 도핑된 에피텍셜 층 및 도펀트 종의 주입에 의해서 도핑된 에피텍셜 층의 임의의 조합이 적용될 수 있고, 이로써 표류 구역을 형성하는 최종 층 스택은 제 1 도펀트 종과 제 2 도펀트 종을 포함하며, 이들 층 중 적어도 일부는 도펀트 종의 주입에 의해 도핑된다. 제 1 도펀트 종의 전체 양은 제 2 도펀트 종의 전체 양에 대응할 수 있다. 따라서, 제 1 및 제 2 반도체 구역을 제 1 및 제 2 도펀트 종의 서로 다른 확산 프로파일에 기초해서 정의함으로써 제 1 및 제 2 반도체 구역 사이의 정밀한 전하 보상이 달성될 수 있다. 제 1 도펀트 종의 주입 선량은 제 2 도펀트 종의 주입 선량과 같을 수 있다. 이들 선량은 에피텍셜 반도체 층 중 적어도 하나에 대해서 20%, 혹은 10%, 혹은 5%, 혹은 3% 혹은 1% 이하만큼 서로 상이할 수 있다. 예컨대, 제 1 및 제 2 도펀트 종의 주입 선량을 다른 값으로 예컨대, 상술한 실시예의 값으로 조정함으로써, 그 장치의 항복 전압에 관한 제품 허용 오차가 개선될 수 있다.
또 다른 예에 따라서, 제 1 및 제 2 도펀트 종을 포함하는 반도체 기판이 제공될 수 있다. 따라서, 도 11b에 도시된 도펀트를 주입하는 처리는 필수적인 것은 아니다. 제 1 도펀트 종의 전체 양은 제 2 도펀트 종의 전체 양에 대응할 수 있다. 이 제조 방법은 도 11c 내지 11e에 도시된 처리로 이어질 수 있다. 도핑된 반도체 기판의 예는, 예컨대, 도핑된 FZ(플로팅-구역) 혹은 CZ나 자기 CZ(MCZ) 실리콘 결정 재료와 같은 제 1 및 제 2 도펀트 종으로 도핑된 반도체 웨이퍼이다. 이 제조 처리를 태양광 전지 혹은 검출기의 제품에 적용함으로써, 예컨대, 도핑된 반도체 웨이퍼가 사용될 수 있다. 태양광 전지 및 방사선 검출기의 경우에, 광 흡수에 의해 생성된 전하 캐리어는 pn 접합과 같은 전하 분리 접합까지의 거리를 확산시킬 수 있다. 이 거리가 소수 전하 캐리어의 확산 거리보다 작은 경우에, 이들 캐리어는 광전류에 기여할 것이고, 양자 효과는 증가될 수 있다. 제 1 및 제 2 반도체 구역을 포함하는 임의의 구조는 종방향 pn 접합을 포함하는 장치에 대해서 바람직할 수 있다. 예컨대, 제 1 및/또는 제 2 반도체 구역 중 2개의 이웃하는 구역 사이의 횡방향 거리는, 제 1 및 제 2 반도체 구역 각각 내에서, 확산 길이의 십분의 수개의 부분부터 소수 전하 캐리어의 수 확산 길이까지의 범위 내에 있을 수 있다.
열역학적 가열을 적용해서 주입된 도펀트 종을 확산시킬 수 있다. 이로써, 주입된 도펀트 종의 분포는 전면에 수직인 종방향에 따라서 매끄러울 수 있다. 열역학적 가열 이전에, SiO2와 같은 덮개 층을 형성해서 전면을 덮을 수 있다. 이 덮개 층은 열역학적 가열 동안 주입된 도펀트 종의 외부 확산을 방지할 수 있고, 이후 처리에서는 제거될 수 있다. 열적 어닐링 이전에, 제 1 및 제 2 도펀트 종 중 더 강한 확산을 가진 것의 종방향 주입 프로파일과 같은 종방향 농도 프로파일은, 뒷면 및/또는 전면에서의 절대 최대값, 및 전면과 후면 사이의 하나 혹은 수개의 로컬 최대값을 포함할 수 있다. 이로써, 실리콘 웨이퍼 밖으로의 혹은 제 1 및 제 2 도펀트 종 중 더 빠른 확산을 가진 하나의 기판으로의 개선된 종방향 확산은 더 균형이 맞춰질 수 있다.
도 11c에 도시된 개략 단면도를 참조하면, 에피텍셜 층(855)에 트렌치(860)가 형성된다. 트렌치(860)는 예컨대 에칭 처리에 의해서 형성될 수 있다. 도 11c에 도시된 예에서, 트렌치(860)의 바닥면은 반도체 기판(850)의 상면 위에 위치된다. 다른 예에 따라서, 트렌치(860)는 반도체 기판(850)으로 연장될 수 있고, 에피텍셜 층(855)과 반도체 기판(850) 사이의 계면에서 종료될 수 있다.
도 11d에 도시된 개략 단면도를 참조하면, 트렌치는 적어도 반도체 재료를 포함하는 충진 재료(865)로 충전된다. 예컨대, 트렌치(860)는 횡방향 에피택시에 의해, 즉 트렌치(860)의 측벽에 에피텍셜 층을 형성함으로써 충진될 수 있다. 에피텍셜 층은 진성 Si 층과 같은 진성 층으로서 형성될 수 있다. 다른 예에 따라서, 에피텍셜 층은 인시츄 도핑될 수도 있다. 후자의 경우에, 인시츄 도핑된 에피텍셜 층 내에 도펀트 농도는 제 1 및 제 2 도펀트 종의 농도 보다 작을 수 있다. 트렌치(860)를 충진한 이후에, 전면층 상에서의 SiO2와 같은 덮개 층의 평탄화 및/또는 형성이 수행될 수 있다.
도 11e의 개략 단면도를 참조하면, 도 1을 참조로 설명한 반도체 본체의 제 1 및/또는 제 2 표면(830, 831)에서 열 산화물(872)의 형성에 의해서, 에피텍셜 층(855) 및 반도체 기판(850)을 포함하는 반도체 본체 내에 인터스티셜(871)이 생성된다. 열 산화물(872)이 제 1 및/또는 제 2 표면(830, 831)의 전체 영역에 있는 것으로 도시되어 있지만, 열 산화물은 제 1 및 제 2 표면(830, 831) 중 하나에만 형성될 수 있고, 각 표면의 일부에만 형성될 수 있다. 열 산화물(872)을 형성하는 대신에 혹은 이에 더해서, 인터스티셜(871)은 또한 도 2를 참조로 설명한 이온 주입에 의해 반도체 본체에 비도펀트 성분을 도입함으로써 형성될 수도 있다. 이온 주입은 제 1 및/또는 제 2 표면(830, 831)을 통해서 수행될 수 있고, 이는 도 11e의 화살표 873로 개략적으로 도시되어 있다. 열 산화 및 비도펀트 주입에 대한 더 상세한 사항에 대해서는 도 1 및 2, 그리고 관련 상세한 설명을 참조한다. 열 산화물은 완전히 제거될 수도 있고, 혹은 부분적으로 제거될 수도 있다.
도 11f의 개략 단면도를 참조하면, 반도체 본체의 열 처리에 의해서, 제 1 및 제 2 도펀트 종은 도 1 및 2의 처리 단계 S140, S240을 참조로 각각 설명한 바와 같은 열 처리에 의해서 충진된 트렌치(860)의 볼륨으로 확산된다. 도전형이 서로 다른 제 1 및 제 2 도펀트 종의 서로 다른 확산 계수 및 명백한 인터스티셜 확산에 기초한 도펀트 종의 확산 개선으로 인해서, 확산 계수가 더 큰 종이 충진된 트렌치(860)의 볼륨 내의 도전형을 정의할 것이기 때문에, 서로 도전형이 상이한 제 1 구역(805a, 805b)과 제 2 구역(810)이 형성된다. 제 2 도펀트 종의 확산 계수가 제 1 도펀트 종의 확산 계수의 적어도 2배 정도 크다고 가정하면, 제 1 구역(805a, 805b)의 도전형은 제 1 도펀트 종의 도전형에 대응하고, 제 2 구역(810)의 도전형은 제 2 도펀트 종의 도전형에 대응한다. 제 1 및 제 2 반도체 구역 내의 횡방향과 종방향에 따른 제 1 및 제 2 도펀트 종의 프로파일의 예를 도 5 내지 9b를 참조로 상기 설명했다.
제 1 및 제 2 도펀트 종의 확산 계수에서의 차이로 인해서, 스트라이프 혹은 칼럼과 같은 p형 및 n형 반도체 지역의 시퀀스를 포함하는 반도체 구조가 형성될 수 있다. 열 예산이 적용되는 것에도 불구하고, 제 1 및 제 2 도펀트 종 중 확산 계수가 더 큰 것이 부분적으로, 이들 도펀트 종 중 다른 것, 즉 확산 계수가 더 작은 도펀트 종에 의해 정의되는 도전형을 가진 제 1 부분에서 이들 도펀트 종 중 다른 것의 도핑과 작용하는 반면에 이들 도펀트 종 중 하나가 제 1 부분과 인접하는 제 2 부분의 도전형 및 치수를 정의하기 때문에, 이들 n형 및 p형 지역의 바람직한 전하 보상이 달성될 수 있다. 이는, 에칭하기 전에, 충진된 트렌치로의 횡방향 외부 확산 이전에 구현된 전하 보상의 상태가 거의 변경없이 유지된다는 것을 의미하며, 이는 부분 1에서의 고속 확산 도펀트 종이 부분적으로 저속 확산 도펀트 종을 보상해서, 부분 1에서의 전기적으로 활성인 도핑 선량에 대응하는 이러한 차이가 고속 확산 도펀트 종과 저속 확산 도펀트 종의 차이의 양 및 그 결과로 부분 2에서의 전기적으로 활성인 도핑 선량과 동일하게 되기 때문이다.
표류 구역과 같은, 동작 동안 전류 경로를 구성하는 부분의 결과적인 도펀트 농도의 값은, 예컨대, 제 1 부분의 폭과 형태와 같은 치수, 및 제 2 부분의 폭과 형태와 같은 치수, 도펀트 종의 주입 선량 및 타입, 제 1 및 제 2 도펀트 종의 확산 처리의 온도 및 기간에 의해 조정될 수 있다. 제 1 및 제 2 도펀트 종의 확산 이전에, 이들 제 2 부분은 트렌치 내에 형성된 진성 지역이 될 수 있다. 따라서, 기존 장치의 보상 구역에 비해서, 1016 cm-3 이상, 1016 cm- 3 의 수배 이상 혹은 1017 cm-3 이상의 도핑 레벨과 같은 도핑 레벨이 더 높은 보상 구성이 달성될 수 있다.
나아가, 종방향의 도핑 레벨 편차는 기존의 유사한 장치보다 작게 유지될 수 있고, 종방향 pn 접합의 곡률을 무시할 수 있을 정도여서, 장치의 주어진 항복 전압의 RonxA 값을 낮게 할 수 있다. 도 9a에 도시된 최대값과 최소값 사이의 편차가 고온 처리를 적절하게 선택함으로써 최소화된다면, 종방향의 도핑 레벨 편차는 기존 유사한 장치보다 실질적으로 작게 유지될 수 있다. 전하 보상 구조 내에 표류 구역을 제조하는데 한번의 리소그래피 처리면 충분하기 때문에, 제안된 장치의 제조 비용은 저렴하게 유지될 수 있다. 따라서, 전하 보상의 정도는 리소그래피 부정합과는 무관하다.
본체, 소스 및 드레인의 형성, 및 웨이퍼와 같은 기판을 이면에서 제어해서 박형화하는 것과 같은 추가적인 처리가 소망의 반도체 장치를 완성한 이후에 이어질 수 있다. 상술한 방법에 의해 제조된 반도체 장치의 예로는 예컨대, MOSFETs, IGBT(Insulated Gate Bipolar Transistors), SCR, 다이오드, 태양광 전지 및 pn 접합 방사선 검출기를 들 수 있다.
보상 구조를 구성하는 제 1 및/또는 제 2 반도체 구역은 예컨대, 스트라이프, 칼럼, 링, 육각형, 팔각형 및 상보형(complementary) 구조의 형상이 될 수 있다. 보상 구조의 형상에 스트라이프를 사용하는 경우에, 트렌치의 폭 및 트렌치 사이의 거리는 100nm와 10㎛의 범위 혹은 200nm와 3㎛ 사이에 있을 수 있다.
장치의 에지 종단의 영역에서, 트렌치의 거리 및/또는 폭은 트렌치의 폭을 증가시키거나 트렌치의 일부를 생략함으로써, 이 영역의 유효 도펀트 농도를 낮추도록 변경될 수 있다. 나아가, 혹은 일 실시예에서, 전계 플레이트 및/또는 전계 링과 같은 종래의 에지 종단 구조가 사용될 수 있다.
도 11g의 개략 단면도에 도시된 바와 같이, 열 산화물(872)은 제 1 표면(830)에서 예컨대, 활성 셀이나 디바이스 영역에서 부분적으로만 제거될 수 있고, 에지 종단 영역에 유지되고 있다. 에지 종단 영역에서 열 산화물의 나머지 부분은 자계 유전체를 구성한다. 에지 종단 구조는 도 11g에 JTE(junction termination extension) 지역(876)으로서 도시되어 있지만, 예컨대, 다른 접합 종단 구조로 대체될 수도 있고, 이에 의해 보충될 수도 있다. 전계 플레이트(877)는 자계 유전체 상에 배치된다. 자계 유전체는, 활성 셀 혹은 장치 영역을 향하는 방향을 따라서 더 얇은 유전체와 병합될 수 있다.
도 11h의 개략 단면도를 참조하면, 도 11b에 도시된 처리는 트렌치(860)의 측벽(890)을 통한 반도체 층(855)으로의 하나 이상의 경사형 이온 주입 처리로 대체 혹은 보충될 수 있다. 이 이온 주입 처리는 1개, 2개 혹은 그 이상의 경사 각도에 기초해서, 즉, 180°만큼 상이한 비틀림 각도(twist angle)로, 혹은 3개 이상의 비틀림 각도에 기초해서 트렌치의 하나의 측벽이나 대향하는 측벽을 통해 수행될 수 있다. 마스크(891)는 제 1 표면(830) 상에 배치될 수 있다. 도 11h에 도시된 처리는 예컨대, 도 11c에 도시된 처리와 도 11d에 도시된 처리 사이에 행해질 수 있다.
도 12의 개략 단면도를 도 11a~11g와 함께 참조하면, 반도체 장치를 제조하는 다른 예가 도시되어 있다. 이 방법은, 충진재(965)로 트렌치(960)를 충진하기 전에 트렌치의 측벽을 따라서 트렌치(960) 내에 확산 장벽(970)을 추가로 형성한다는 점에서 도 11a~11f에 도시된 방법과는 상이하다. 확산 장벽(970)의 재료는, 제 1 구역(905a, 905b)으로부터 제 2 구역(910)으로의 제 1 및 제 2 도펀트 종 중 하나의 확산을 방지하도록 선택될 수 있다. 일례로, SiO2 및 Si3N4의 층을 포함하는 확산 장벽은 제 1 도펀트 종으로서의 P의 확산을 방지할 수 있다.
본 명세서에 개시된 실시예는 반도체 본체 내에 인터스티셜을 생성하는 것에 기초하며, 이로써 명백한 인터스티셜 확산에 기초한 하나의 도펀트 종의 확산 속도를 증가시킴으로써 그리고 명백한 공공 확산에 기초한 다른 도펀트 종의 확산 속도를 감소시킴으로써 유발되는 제 1 및 제 2 도펀트 종의 확산 속도의 차이를 증가시킨다. 따라서, 제 1 및 제 2 도펀트 종의 로컬 분리에 기초한 초접합 구조가 개선될 수 있다. 인터스티셜 생성은 열 산화물의 형성에 의해서 혹은 과잉 인터스티셜을 생성하기에 적합한 대미지 주입에 의해서 유발될 수 있다. 다른 실시예에 따라서, 예컨대 바닥면을 통해서 그리고, 경사형 이온 주입의 경우에 트렌치를 충진재로 충진하기 전에 트렌치의 측벽을 통해서 이온 주입함으로써, 반도체 층에 산소를 도입해서 인터스티셜이 생성된다. 이에 더해서 혹은 다른 방안으로, PLAD(plasma doping) 혹은 PIII(plasma immersion ion implantation)으로 알려진 플라즈마 도핑에 의해서 산소가 도입될 수도 있다. 이에 더해서 혹은 다른 방안으로, 인시츄 도핑 및/또는 이온 주입에 의해서 충진재에 산소가 도입될 수도 있다. 반도체 층 및/또는 충진재에 도입된 산소는 이후에, 충진재와 반도체 층 사이의 계면이나 혹은 그 주위에 위치된 공극(void)에서, 예컨대, 실리콘과 같은 반도체 층의 재료 및/또는 충진재와 반응할 수 있고, 이로써 과잉 인터스티셜의 생성과 관련된 산화물을 형성한다.
이상 특정한 실시예를 개시하고 이에 대해서 설명했지만, 당업자라면 다양한 대안의 및/또는 등가의 구현예가 본 발명의 범주를 벗어남없이 도시되고 설명된 이러한 특정한 실시예를 대체할 수 있다는 것을 이해할 것이다. 본 출원은 본 명세서에 설명된 특정 실시예의 수정 및 변형을 커버하고 있다. 따라서, 본 발명은 청구항 및 그 등가물에 의해서만 한정되는 것이다.

Claims (25)

  1. 반도체 장치 제조 방법으로서,
    제 1 도전형의 제 1 도펀트 종(dopant species), 및 상기 제 1 도전형과는 다른 제 2 도전형의 제 2 도펀트 종을 포함하는 반도체 층을 형성하는 단계(S100) - 상기 반도체 층은 대향하는 제 1 표면 및 제 2 표면을 포함하는 반도체 본체의 일부임 - 와,
    상기 제 1 표면에서 상기 반도체 층에 트렌치를 형성하는 단계(S110)와,
    상기 트렌치를 적어도 반도체 재료를 포함하는 충진재로 충진하는 단계(S120)와,
    상기 제 1 표면 및 상기 제 2 표면 중 적어도 하나에 열 산화물을 형성 - 상기 열 산화물의 두께는 적어도 200nm임 - 하여, 상기 반도체 층에 인터스티셜(interstitials)이 생성되도록 하는 단계(S130)와,
    상기 열 산화물의 형성에 의하여 생성된 상기 반도체 층 내의 상기 인터스티셜의 적어도 일부에 걸쳐, 또한, 상기 충진재 내에, 상기 제 1 도펀트 종 및 상기 제 2 도펀트 종을 확산시키도록 구성된, 상기 반도체 본체를 열 처리하는 단계(S140)
    를 포함하는
    반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 열 산화물은 상기 제 1 표면에 형성되고,
    상기 방법은,
    상기 반도체 장치의 활성 영역에서는 상기 열 산화물을 제거하고, 에지 종단 영역(edge termination area)에서는 상기 열 산화물을 유지하는 단계 - 상기 열 산화물은 자계 유전체(field dielectric)를 구성함 - 와,
    상기 에지 종단 영역에 접합 종단 구조를 형성하는 단계와,
    상기 활성 영역에 게이트 유전체를 형성하는 단계
    를 더 포함하는
    반도체 장치 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 표면 및 상기 제 2 표면 중 적어도 하나에서 상기 열 산화물을 완전히 제거하는 단계
    를 더 포함하는
    반도체 장치 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 열 산화물의 형성은, 상기 제 1 도펀트 종 및 상기 제 2 도펀트 종의 상기 충진재로의 확산을 유발하도록 구성된 상기 반도체 본체의 열 처리와 적어도 부분적으로 동시에 행해지는
    반도체 장치 제조 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 열 산화물의 형성은, 열 습식 산화 처리(thermal wet oxidation process)를 포함하는
    반도체 장치 제조 방법.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 표면 및 상기 제 2 표면 중 적어도 하나에 상기 열 산화물을 형성하는 것은, 상기 열 산화물을 형성하는 것, 상기 열 산화물을 완전히 혹은 부분적으로 제거하는 것, 상기 열 산화물을 다시 형성하거나 혹은 두께를 증가시키는 것을 포함하는
    반도체 장치 제조 방법.
  7. 제 6 항에 있어서,
    상기 열 산화물을 완전히 혹은 부분적으로 제거하는 처리 및 상기 열 산화물을 다시 형성하거나 혹은 두께를 증가시키는 처리는, 상기 제 1 표면 및 상기 제 2 표면 중 적어도 하나의 서브 영역(subarea)에 영향을 미치는
    반도체 장치 제조 방법.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 열 산화물은 상기 제 1 표면 및 상기 제 2 표면 중 하나에 형성되고,
    상기 제 1 표면 및 상기 제 2 표면 중 다른 하나에는, 표면 산화를 방지하도록 구성된 보호층이 형성되는
    반도체 장치 제조 방법.
  9. 반도체 장치 제조 방법으로서,
    제 1 도전형의 제 1 도펀트 종, 및 상기 제 1 도전형과는 다른 제 2 도전형의 제 2 도펀트 종을 포함하는 반도체 층을 형성하는 단계(S200) - 상기 반도체 층은 대향하는 제 1 표면 및 제 2 표면을 포함하는 반도체 본체의 일부임 - 와,
    상기 제 1 표면에서 상기 반도체 층에 트렌치를 형성하는 단계(S210)와,
    상기 트렌치를 적어도 반도체 재료를 포함하는 충진재로 충진하는 단계(S220)와,
    상기 반도체 층에 비 도펀트(non-dopant) 성분을 이온 주입에 의해 도입하여, 상기 반도체 층에 인터스티셜(interstitials)이 생성되도록 하는 단계(S230)와,
    상기 비 도펀트 성분에 의하여 생성된 상기 반도체 층 내의 상기 인터스티셜에 걸쳐, 또한, 상기 충진재 내에, 상기 제 1 도펀트 종 및 상기 제 2 도펀트 종의 확산을 유발하도록 구성된, 상기 반도체 본체를 열 처리하는 단계(S240)
    를 포함하는
    반도체 장치 제조 방법.
  10. 제 9 항에 있어서,
    상기 비 도펀트 성분은 아르곤, 게르마늄, 실리콘 중 하나 이상을 포함하는
    반도체 장치 제조 방법.
  11. 제 9 항에 있어서,
    상기 이온 주입의 선량은 1×1013cm-2과 1×1018cm-2 사이의 범위인
    반도체 장치 제조 방법.
  12. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 도펀트 종 및 상기 제 2 도펀트 종 중 하나의 도펀트 종의 확산 메커니즘은 명백한 공공 확산(predominantly vacancy diffusion)이고, 상기 제 1 도펀트 종 및 상기 제 2 도펀트 종 중 다른 하나의 도펀트 종의 확산 메커니즘은 명백한 인터스티셜 확산(predominantly interstitial diffusion)이 되도록 선택되는
    반도체 장치 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 1 도펀트 종 및 상기 제 2 도펀트 종 중 명백한 공공 확산에 기초하는 도펀트 종은 비소 혹은 안티몬이고,
    상기 제 1 도펀트 종 및 상기 제 2 도펀트 종 중 명백한 인터스티셜 확산에 기초하는 다른 도펀트 종은 붕소 혹은 알루미늄인
    반도체 장치 제조 방법.
  14. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체 층의 상기 제 1 도펀트 종 및 상기 제 2 도펀트 종의 전체 도핑 선량은 20% 미만만큼 상이한
    반도체 장치 제조 방법.
  15. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체 층은 서로 연속해서 배치된 복수의 하위층에 의해 형성되고,
    상기 복수의 하위층 각각의 두께는 2㎛와 15㎛ 사이로 설정되는
    반도체 장치 제조 방법.
  16. 제 15 항에 있어서,
    상기 하위층 중 하나 이상은 이온 주입 처리에 의해서 상기 제 1 도펀트 종 및 상기 제 2 도펀트 종을 도입함으로써 도핑되는
    반도체 장치 제조 방법.
  17. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 트렌치를 충진재로 충진하는 것은, 상기 트렌치를 에피텍셜 층 형성 처리에 의해서 진성 반도체 혹은 저농도 도핑된(lightly doped) 반도체 층으로 충진하는 것을 포함하는
    반도체 장치 제조 방법.
  18. 반도체 장치 제조 방법으로서,
    제 1 도전형의 제 1 도펀트 종, 및 상기 제 1 도전형과는 다른 제 2 도전형의 제 2 도펀트 종을 포함하는 반도체 층을 형성하는 단계 - 상기 반도체 층은 대향하는 제 1 표면 및 제 2 표면을 포함하는 반도체 본체의 일부임 - 와,
    상기 제 1 표면에서 상기 반도체 층에 트렌치를 형성하는 단계와,
    상기 트렌치를 적어도 반도체 재료를 포함하는 충진재로 충진하는 단계와,
    상기 반도체 층에 과잉 인터스티셜 결함(excess interstitial defect)을 생성하는 단계와,
    상기 반도체 층 내의 상기 과잉 인터스티셜 결함에 걸쳐, 또한, 상기 충진재 내에, 상기 제 1 도펀트 종 및 상기 제 2 도펀트 종을 확산시키도록 구성된 상기 반도체 본체를 열 처리하는 단계
    를 포함하는
    반도체 장치 제조 방법.
  19. 제 18 항에 있어서,
    상기 충진재 내의 공공(vacancies)에 대한 상기 인터스티셜 결함의 농도의 비율은 10배 이상인
    반도체 장치 제조 방법.
  20. 제 18 항 또는 제 19 항에 있어서,
    상기 반도체 층 내에 과잉 인터스티셜 결함을 생성하는 처리는, 상기 반도체 층 및 충진재 중 적어도 하나에 산소를 도입하는 것 및 상기 충진재와 상기 반도체 층 사이의 계면 혹은 이 계면 주위에 위치된 공극(void)에 산하물을 형성하는 것을 포함하는
    반도체 장치 제조 방법.
  21. 제 18 항 또는 제 19 항에 있어서,
    상기 제 1 도펀트 종 및 상기 제 2 도펀트 종은 상기 트렌치의 측벽을 통해서 상기 반도체 층에 주입되는
    반도체 장치 제조 방법.
  22. 초접합 반도체 장치(201, 301, 401)로서,
    청구항 18 또는 청구항 19에 개시된 방법에 의해 형성되는 초접합 구조를 포함하는 초접합 반도체 장치(201, 301, 401).
  23. 제 1 항에 있어서,
    상기 제 1 도펀트 종의 확산 메커니즘은 명백한 공공 확산(predominantly vacancy diffusion)이고, 상기 제 2 도펀트 종의 확산 메커니즘은 명백한 인터스티셜 확산(predominantly interstitial diffusion)이고, 상기 제 2 도펀트 종의 확산 속도는, 상기 반도체 층 내의 상기 인터스티셜의 존재로 인하여, 상기 반도체 본체의 상기 열 처리 동안 상기 제 1 도펀트 종의 확산 속도에 대하여 상대적으로 증가되는
    반도체 장치 제조 방법.
  24. 제 9 항에 있어서,
    상기 제 1 도펀트 종의 확산 메커니즘은 명백한 공공 확산(predominantly vacancy diffusion)이고, 상기 제 2 도펀트 종의 확산 메커니즘은 명백한 인터스티셜 확산(predominantly interstitial diffusion)이고, 상기 제 2 도펀트 종의 확산 속도는, 상기 반도체 층 내의 상기 인터스티셜의 존재로 인하여, 상기 반도체 본체의 상기 열 처리 동안 상기 제 1 도펀트 종의 확산 속도에 대하여 상대적으로 증가되는
    반도체 장치 제조 방법.
  25. 제 18 항에 있어서,
    상기 제 1 도펀트 종의 확산 메커니즘은 명백한 공공 확산(predominantly vacancy diffusion)이고, 상기 제 2 도펀트 종의 확산 메커니즘은 명백한 인터스티셜 확산(predominantly interstitial diffusion)이고, 상기 제 2 도펀트 종의 확산 속도는, 상기 반도체 층 내의 상기 과잉 인터스티셜 결함의 존재로 인하여, 상기 반도체 본체의 상기 열 처리 동안 상기 제 1 도펀트 종의 확산 속도에 대하여 상대적으로 증가되는
    반도체 장치 제조 방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10304721B1 (en) * 2017-12-30 2019-05-28 Texas Instruments Incorporated Formation of isolation layers using a dry-wet-dry oxidation technique
US10573742B1 (en) 2018-08-08 2020-02-25 Infineon Technologies Austria Ag Oxygen inserted Si-layers in vertical trench power devices
US10510836B1 (en) * 2018-08-08 2019-12-17 Infineon Technologies Austria Ag Gate trench device with oxygen inserted si-layers
US10741638B2 (en) 2018-08-08 2020-08-11 Infineon Technologies Austria Ag Oxygen inserted Si-layers for reduced substrate dopant outdiffusion in power devices
US10580888B1 (en) 2018-08-08 2020-03-03 Infineon Technologies Austria Ag Oxygen inserted Si-layers for reduced contact implant outdiffusion in vertical power devices
US10790353B2 (en) 2018-11-09 2020-09-29 Infineon Technologies Austria Ag Semiconductor device with superjunction and oxygen inserted Si-layers
EP3748689A1 (en) * 2019-06-06 2020-12-09 Infineon Technologies Dresden GmbH & Co . KG Semiconductor device and method of producing the same
US11908904B2 (en) 2021-08-12 2024-02-20 Infineon Technologies Austria Ag Planar gate semiconductor device with oxygen-doped Si-layers
US20240047516A1 (en) * 2022-08-03 2024-02-08 Lawrence Livermore National Security, Llc Superjunction devices formed by field assisted diffusion of dopants
DE102022119520A1 (de) 2022-08-03 2024-02-08 Infineon Technologies Austria Ag Verfahren zum herstellen eines superjunction-bauelements und superjunction-transistor-bauelement

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060226498A1 (en) * 2005-01-06 2006-10-12 Hvvi Semiconductors,Inc. Power semiconductor device and method therefor
US20090085095A1 (en) * 2007-10-01 2009-04-02 Arvind Kamath Profile Engineered Thin Film Devices and Structures
US20110101501A1 (en) * 2009-10-29 2011-05-05 Infineon Technologies Ag Semiconductor device including semiconductor zones and manufacturing method
US20120184095A1 (en) * 2011-01-13 2012-07-19 Infineon Technologies Austria Ag Method for Manufacturing a Semiconductor Device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09106958A (ja) * 1995-06-23 1997-04-22 De Beers Ind Diamond Div Ltd 結晶基体のドーピング
JP3827839B2 (ja) * 1997-11-27 2006-09-27 富士通株式会社 半導体装置の製造方法
DE10260613B8 (de) * 2002-12-23 2010-03-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen eines Feldeffekttransistors
US7163867B2 (en) * 2003-07-28 2007-01-16 International Business Machines Corporation Method for slowing down dopant-enhanced diffusion in substrates and devices fabricated therefrom
US7276768B2 (en) * 2006-01-26 2007-10-02 International Business Machines Corporation Semiconductor structures for latch-up suppression and methods of forming such semiconductor structures
US8871670B2 (en) * 2011-01-05 2014-10-28 The Board Of Trustees Of The University Of Illinois Defect engineering in metal oxides via surfaces
US8759935B2 (en) * 2011-06-03 2014-06-24 Infineon Technologies Austria Ag Power semiconductor device with high blocking voltage capacity
US20140001514A1 (en) 2012-07-02 2014-01-02 Infineon Technologies Ag Semiconductor Device and Method for Producing a Doped Semiconductor Layer
US20140374882A1 (en) * 2013-06-21 2014-12-25 Infineon Technologies Austria Ag Semiconductor Device with Recombination Centers and Method of Manufacturing
US9679774B2 (en) * 2014-03-18 2017-06-13 Infineon Technologies Ag Method for removing crystal originated particles from a crystalline silicon body

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060226498A1 (en) * 2005-01-06 2006-10-12 Hvvi Semiconductors,Inc. Power semiconductor device and method therefor
US20090085095A1 (en) * 2007-10-01 2009-04-02 Arvind Kamath Profile Engineered Thin Film Devices and Structures
US20110101501A1 (en) * 2009-10-29 2011-05-05 Infineon Technologies Ag Semiconductor device including semiconductor zones and manufacturing method
US20120184095A1 (en) * 2011-01-13 2012-07-19 Infineon Technologies Austria Ag Method for Manufacturing a Semiconductor Device

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