CN104051268A - 制备半导体结构以及相关器件的方法 - Google Patents

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理查德·斯托克斯
苏亨杜·德布·罗伊
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Abstract

本发明描述了制备半导体结构、功率半导体器件及屏蔽栅极MOSFET器件的方法。制备半导体结构的方法包括：提供半导体衬底；在所述衬底上提供外延层，所述外延层包括底部和上部，所述底部包含在整个所述底部上基本上恒定的第一浓度的第一导电型掺杂物，所述上部包含具有比所述第一浓度低的第二浓度的第一导电型掺杂物；在所述外延层中提供沟槽；在所述沟槽中形成晶体管结构；以及在与所述沟槽相邻的所述外延层的所述上部形成阱区，所述阱区包含与所述第一导电型相反的第二导电型掺杂物。还描述了其他实施例。

Description

制备半导体结构以及相关器件的方法
技术领域
本申请总体上涉及功率半导体器件以及制备这种器件的方法。更具体地讲，本申请描述了功率半导体器件中的垂直掺杂和电容平衡以及形成这种掺杂物分布的方法。
背景技术
包含集成电路（IC）或分立器件的半导体器件被用在各种各样的电子设备中。IC器件（或芯片，或分立器件）包括已在半导体材料衬底表面中制备的微型电子电路。所述电路由多个重叠的层构成，所述层包括包含可被扩散进衬底中的掺杂物的层（称为扩散层）或包含被注入衬底的离子的层（注入层）。其他层是导体（多晶硅或金属层）或导电层之间的连接部（通孔或接触层）。IC器件或分立器件可用逐层工艺来制造，所述工艺使用多个步骤的组合，这些步骤包括层生长、成像、沉积、蚀刻、掺杂和清洁。通常使用硅片作为衬底，使用光刻法标示出要被掺杂或沉积并限定多晶硅、绝缘体或金属层的不同衬底区域。
功率半导体器件常常在电子电路中用作开关或整流器。当连接到电路板时，它们可用在包括车用电子设备、磁盘驱动器和电源等各种装置中。一些功率半导体器件可形成已在衬底中形成的沟槽中。沟槽构造的一个引人注意的特征在于，电流垂直地通过相邻地设置在两个沟槽之间的器件的沟道。与电流水平地通过沟道然后垂直地通过漏极的其他半导体器件相比，这允许更高的单元和/或电流通道密度。单元和/或电流通道密度越大通常意味着，衬底的每单位面积可制造越多的器件和/或电流通道，从而增大功率半导体器件的电流密度。
发明内容
本申请描述了功率半导体器件中的垂直掺杂和电容平衡以及形成这种掺杂物分布的方法。所述方法包括：提供半导体衬底；在所述衬底上提供外延层，所述外延层包括底部和上部，所述底部包含在整个所述底部上基本上恒定的第一浓度的第一导电型掺杂物，所述上部包含具有比所述第一浓度低的第二浓度的第一导电型掺杂物；在所述外延层中提供沟槽；利用所述沟槽形成晶体管结构，所述结构延伸穿过所述外延层的所述上部并进入或穿过底部外延层；以及形成阱区，所述阱区具有小于上部外延层的结深度（junction depth）或在小于底部外延层的掺杂浓度水平终止的结深度。与沟槽相邻，阱区可包含与所述第一导电型相反的第二导电型掺杂物。这种方法降低了表面电场，以使得一个或多个下部外延层中较高的台面（mesa）掺杂可用于减小比电阻并改善功率半导体器件中的体二极管恢复特性，同时能够维持额定的源漏极击穿电压（BVdss）并维持低于p阱结的雪崩碰撞电离。
附图说明
按照附图可更好地理解下面的描述，附图中：
图1示出制备半导体结构的方法的一些实施例，所述半导体结构包含衬底和外延（“epi”）层，其中在外延层的上表面上具有掩模；
图2示出制备半导体结构的方法的一些实施例，所述半导体结构包含两个沟槽结构，其中沟槽之间具有台面结构；
图3示出制备半导体结构的方法的一些实施例，所述半导体结构具有形成在沟槽中的氧化物层和导电层；
图4示出制备半导体结构的方法的一些实施例，其中导电层已被蚀刻从而在沟槽中形成屏蔽电极；
图5示出制备半导体结构的方法的一些实施例，其中在屏蔽电极上面用绝缘层填充沟槽；
图6示出制备半导体结构的方法的一些实施例，其中在沟槽中的屏蔽电极上面，绝缘层凹入沟槽中，以形成IPD（inter poly dielectric，多晶硅层间介电）层；
图7示出制备半导体结构的方法的一些实施例，其中在上部沟槽侧壁上生长绝缘层以形成栅极氧化物，并且然后被用导电层填充并蚀刻至台面表面之下以形成栅电极；
图8示出制备半导体结构的方法的一些实施例，其中在沟槽中形成屏蔽栅极MOSFET结构，并在外延层中形成p区（p阱）；
图9示出制备半导体结构的方法的一些实施例，其中在栅电极上形成层间介电（ILD，inter level dielectric）层；
图10示出制备半导体结构的方法的一些实施例，其中在沟槽中形成屏蔽栅极MOSFET结构，并在p区（p阱）中形成源极区；
图11示出制备半导体结构的方法的一些实施例，其中在沟槽中形成屏蔽栅极MOSFET结构，并在台面中蚀刻凹部以形成源极接触和本体接触；
图12示出制备半导体结构的方法的一些实施例，其中在沟槽中形成屏蔽栅极MOSFET结构，并沉积导电层以形成欧姆接触；
图13示出半导体器件中的外延层的掺杂物分布的一些实施例；
图14示出半导体器件在击穿时的电场分布和后处理掺杂物分布的一些实施例；
图15示出一些常规半导体器件和本文所述的半导体器件的一些实施例的输出电容（Coss）比较曲线的比较；
图16示出与本文所述的半导体器件的一些实施例（右侧）相比，一些常规半导体器件（在左侧）的二极管恢复波形；以及
图17示出与本文所述的半导体器件的一些实施例（右侧）相比，一些常规半导体器件（在左侧）在体二极管恢复期间穿过台面中心的常规少数载流子浓度分布。
附图示出功率半导体器件和制备这种器件的方法的特定方面。连同下面的描述，这些附图显示并说明所述方法的原理以及通过这些方法制备的结构。附图中，为了清晰起见，夸大了层和区域的厚度。不同图中的相同附图标记表示相同的元件，因此将不再重复对其的描述。当本文中使用术语“在......上”、“附接到......”、或“耦接到......”时，一个物件（如，材料、层、衬底等）可在另一物件上、附接到另一物件、或耦接到另一物件，而不管这个物件是直接在另一物件上、直接附接到另一物件、或直接耦接到另一物件还是在这个物件与另一物件之间存在一个或多个居间物件。另外，方向（如，上面、下面、顶部、底部、侧面、向上、向下、下方、上方、上部、下部、水平、垂直、“x”、“y”、“z”等）（如果提供的话）是相对的，只是通过举例方式方便说明和讨论来提供的，而非进行限制。另外，在引用一组要素（例如要素a、b、c）的情况下，这样的引用意在包括所列要素中的任一个本身、少于所有所列要素的任何组合、和/或全部所列要素的组合。
具体实施方式
下面的说明给出具体细节，以便提供全面的理解。然而，技术人员应当理解，半导体器件以及所述器件相关的制备和使用方法可在不采用这些具体细节的情况下实现并使用。实际上，所述半导体器件及相关方法可通过修改图示器件和方法来付诸实践，并且可与行业中常规上使用的任何其他设备和技术结合使用。例如，尽管以下的说明参照沟槽MOSFET器件，然而可针对形成有沟槽的其他功率半导体器件进行修改，所述其他功率半导体器件例如为静电感应晶体管（SIT）器件、静电感应晶闸管（SITh）器件、IGBT器件、BJT器件、JFET器件、MOS控制晶闸管（MCT）器件和沟槽势垒肖特基（TMBS）。
图1-图14中示出功率半导体器件和制备这种器件的方法的一些实施例。在一些实施例中，如图1所示，所述方法开始于首先提供半导体衬底105。本发明中可使用本领域中已知的任何衬底。合适的衬底包括硅片、外延硅层、键合晶片（例如，绝缘体上硅（SOI，silicon-on-insulator）技术中所使用的）、和/或非晶硅层，所有这些均可被掺杂或不被掺杂。另外，可使用用于电子器件的任何其他半导体材料，包括Ge、SiGe、SiC、GaN、GaAs、InxGayAsz、AlxGayAsz、和/或任何纯半导体或化合物半导体，例如III-V或II-VI及其变体。在一些实施例中，可用任何n型掺杂物对衬底105进行重掺杂。
在一些实施例中，衬底105包含位于其上表面上的一个或多个外延(“epi”)硅层（单独或共同地示出为外延层110）。可利用包括任何外延沉积工艺在内的任何工艺来提供外延层110。在一些实施例中，外延层110可被配置为使得在外延层的上部中掺杂物浓度较低，并且在外延层的底部中掺杂物浓度较高。
一些常规的功率沟槽MOSFET器件包含在整个外延层上一致的掺杂物分布，使得外延层的底部中的掺杂物浓度与外延层的上部的浓度相同。这种常规掺杂物分布在图13中用红线X和蓝线Y表示，图13示出沿着外延层110的长度的掺杂物浓度，其中外延层110的上表面示出于左侧并且衬底示出于右侧。可从图13看出，这些常规半导体器件中的掺杂物浓度通常在衬底区域（区段C）中较高，并且然后减小至外延层110（区段A和B）中的相对恒定水平。
图13还示出外延层110包括轻掺杂的上部（外延层110的上表面附近）的实施例。这些实施例在图13中用黑线C表示。如同常规器件，它们含有的掺杂物浓度通常在衬底105中较高，然后减小至外延层110的底部（B）中的恒定水平。但是与这些常规器件不同，在外延层110的上表面附近的上部（A）中掺杂物浓度减小。
在其他实施例中，半导体器件可包括用于底部（B）或上外延部（A）的缓变外延层，所述缓变外延层在衬底附近具有较高掺杂，并且朝着表面具有较轻掺杂。为了实现较高击穿电压器件或所需的电效应，在底部（B）与顶部（A）之间可插入多个中间外延层，所述中间外延层的掺杂低于底部（B）并且重于顶部（A）。插入的各外延层可随其朝着上表面生长而掺杂逐渐变轻，并且可包含朝着上表面变低的梯度掺杂分布。
在本文所述的半导体器件的一些构造中，衬底105中的掺杂物浓度可在约1e18原子/cm3至约1e21原子/cm3的范围内，外延层的底部中的掺杂物浓度可在约5e15原子/cm3至约3e17原子/cm3的范围内。在其他构造中，衬底105中的掺杂物浓度可为约5e19原子/cm3，外延层的底部中的掺杂物浓度可为约8e16原子/cm3。
在图13所示的实施例中，上部（A）中的掺杂物浓度可保持基本上恒定。在这些实施例中，上表面附近的掺杂物浓度可在约1e13原子/cm3至约1e16原子/cm3的范围内。然而，在其他实施例中，此较低掺杂物浓度可在约1e14原子/cm3至约1e15a/cm3的范围内。然而，在其他实施例中，在外延层110的上部中，此较低掺杂物浓度可为约1×1015原子/cm3。然而，在其他构造中，上部（A）中的掺杂物浓度无需保持基本上恒定。
此较低掺杂物浓度的区域（即，上部）的厚度取决于阱结深度、处理期间的热暴露（会重新分配掺杂）、由于消耗或去除表面的硅的氧化和蚀刻导致的层厚度的减小、以及将形成于外延层中的器件（即，屏蔽栅极沟槽MOSFET）的特性。在一些实施例中，此较低掺杂物区的厚度可在约1微米至约10微米的范围内。在其他实施例中，此较低掺杂物区的厚度可在约3微米至约6微米的范围内。在其他实施例中，此较低掺杂物区的厚度可为约3微米。此厚度与外延层110的底部（B）（其中掺杂物浓度相对恒定）的厚度相当，底部（B）的厚度可在约5微米至约50微米的范围内，在一些实施例中可为约9微米。
图13所示的掺杂物浓度（黑线Z）可利用将提供本文所示和所述的掺杂分布的任何工艺获得。在一些实施例中，此掺杂分布可通过在大气环境下利用使用较高掺杂物浓度的第一外延工艺使外延层110的底部在衬底105上生长来获得。然后，利用具有较低掺杂物浓度的第二外延工艺使外延层110的上部在层的底部上生长。可替换地，所有外延层可利用原位工艺来生长。
接下来，如图2所示，可在外延层110中形成第一沟槽结构120（或沟槽）。第一沟槽120的底部可达到外延层110或衬底105中的任何地方。可通过产生所需结构的任何工艺来形成第一沟槽结构120。在一些实施例中，可在外延层110的上表面上形成掩模115。掩模115可通过以下步骤形成：首先沉积所需掩模材料层，然后利用光刻法和蚀刻工艺将其图案化，从而形成掩模115的所需图案。在用于形成沟槽120的蚀刻工艺完成之后，如图2所示，在相邻的沟槽120之间形成台面结构（或台面）112。
然后，可通过任何工艺蚀刻外延层110，直至第一沟槽120在外延层110（或衬底105）中达到所需深度和宽度。可控制沟槽120的深度和宽度以及宽深比，以使得稍后沉积的氧化物层正确地内衬于沟槽侧壁和底部或填充在沟槽中，并避免形成空隙。在一些实施例中，第一沟槽结构120的深度可在约0.1μm至约100μm的范围内，宽度可在约0.1μm至约50μm的范围内。对于这种深度和宽度，沟槽的宽深比可在约1:1至约1:50的范围内。
在一些实施例中，沟槽120的侧壁不与外延层110的上表面垂直。替代地，沟槽侧壁相对于外延层110的上表面的角度可在约90度（垂直侧壁）至约60度的范围内。可控制沟槽角度，以使得稍后沉积的氧化物层或任何其他材料正确地内衬于沟槽侧壁和/或填充在沟槽中，并避免形成空隙。接下来，可利用任何工艺去除掩模115。
在一些实施例中，如图3所示，随后可在沟槽侧壁120上形成氧化物层130（或其他绝缘或半绝缘材料）。氧化物层130可通过任何工艺（包括沉积氧化物材料、生长氧化物层或它们的组合）形成于沟槽120侧壁上。氧化物层130的厚度可被调整为支持所需器件击穿电压或获得所需电场分布所要求的沟槽120侧壁上需要的任何厚度。氧化物材料的沉积可利用任何已知的沉积工艺来进行，所述沉积工艺包括能够在沟槽内产生高度适形的阶梯覆盖的任何化学气相沉积（CVD）工艺（例如，SACVD）。如果需要的话，可使用回流工艺使氧化物材料回流，这将有助于减少氧化物层130内的空隙或缺陷并使氧化物材料致密。
然后，如图3所示，可在沟槽120中的氧化物层130上沉积导电层140。导电层140可包含本领域中已知的任何导电材料和/或半导电的材料，包括任何金属、硅化物、半导体材料、掺杂的多晶硅或它们的组合。在一些实施例中，导电层包括掺杂或未掺杂的多晶硅。可通过任何已知的沉积工艺来沉积此导电层140，所述沉积工艺包括化学气相沉积工艺（CVD，PECVD、LPCVD等）或者使用所需金属作为溅射靶的溅射工艺。
如图3所示，导电层140可被沉积为使得其填充并溢出到沟槽120和绝缘层130上。然后，如图4所示，可利用任何工艺用导电层140形成屏蔽电极150（或屏蔽件150）。在一些实施例中，可通过利用任何工艺（包括任何回蚀工艺）去除导电层140的上部来形成屏蔽件150。如图4所示，去除工序的结果是留下覆盖在沟槽120的底部上的氧化物层130上面以及侧壁氧化物层130之间的导电层（屏蔽件150）。
然后，可在沟槽120中形成绝缘层145。如图5所示，绝缘层145可被沉积为使得其填充并溢出沟槽120上。可通过任何工艺来形成绝缘层145。在一些实施例中，可通过沉积绝缘材料（例如氧化物）直至其溢出沟槽120来形成绝缘层。氧化物材料的沉积可利用任何已知的沉积工艺来进行，所述沉积工艺包括能够在沟槽内产生高度适形的阶梯覆盖的任何化学气相沉积（CVD）工艺（例如SACVD）。然后，对绝缘层145进行回蚀，以去除沟槽120中屏蔽电极150上面的过量材料，从而形成多晶硅层间介电（IPD）层155，如图6所示。
在回蚀工序之后，如图7所示，可在屏蔽电极150上面，在沟槽120的侧壁上形成绝缘层（或栅极氧化物层165）。在这些实施例中，用于栅极氧化物层的高质量材料可通过在含氧化物气氛中将外延层110氧化，直至生长出所需厚度的高质量氧化物层来形成。栅极氧化物层165中的高质量材料可用于提高氧化物完整性，从而使绝缘层成为更好的绝缘体。
接下来，如图7所示，可在沟槽120中形成MOSFET器件的栅电极（或栅极）160。栅极160可包含任何导电材料和/或半导电的材料，包括任何金属、硅化物、半导体材料、掺杂的多晶硅或它们的组合。栅极160的导电材料可利用任何已知的沉积工艺来沉积，所述沉积工艺包括化学气相沉积工艺（CVD，PECVD、LPCVD等）或者使用所需金属作为溅射靶的溅射工艺。导电材料可被沉积为使得其填充并溢出沟槽120上，之后可通过利用任何工艺（包括任何回蚀工艺）去除导电层的上部来形成栅电极160。如图7所示，去除工序的结果是留下覆盖IPD层155的导电层（栅极160，通常由多晶硅制成）。
在一些实施例中，如图8所示，可用p型掺杂物掺杂台面区112，以使得在两个沟槽之间的外延层110中沿着沟槽侧壁120形成阱区。台面掺杂工艺可利用将p型掺杂物注入所需深度的任何掺杂工艺来执行。在掺杂工序之后，可通过任何已知的扩散或推进工艺使p型掺杂物进一步扩散到与外延层110的结（称作p阱结（Pwell Xj）172）的所需深度。
然后，可在沟槽120的顶部，栅电极160上面形成绝缘层（例如BPSG）。绝缘层可通过任何工艺来形成，包括沉积氧化物材料直至其溢出沟槽120。绝缘层的厚度可被调整为填充沟槽120的顶部所需的任何厚度。绝缘材料的沉积可利用任何已知的沉积工艺来进行，所述沉积工艺包括能够在沟槽内产生高度适形的阶梯覆盖的任何化学气相沉积（CVD）工艺（例如SACVD）。在沉积绝缘层之后，可使用回蚀工艺去除沟槽120上面的过量材料，从而在沟槽120的上部形成层间介电（ILD）层177。
然后，如图10所示，可在p阱区的上部形成n型源极区，直至其达到结（Xj）深度175。可利用从外延区110的表面注入并扩散的n型掺杂物来形成源极区175。然后，如图11所示，可在外延区110的表面中蚀刻凹部180，以形成源极接触和本体接触。然后，如图12所示，沉积导电材料185并将其退火，以与源极区和本体区形成欧姆接触。
图14示出本文所述的屏蔽栅极半导体器件的一些实施例。本文中形成的这些半导体结构示出于图14的顶部，其中外延层110（包含p阱区）的上表面在图14的上部的左侧，外延层110的下部在图14的右侧。屏蔽栅极沟槽MOSFET结构的其他部分也示出于图14的顶部。
这些屏蔽栅极沟槽MOSFET器件可一直工作到击穿条件实现。沿着用虚线（在图14的顶部延伸通过半导体器件的台面112的中心）表示的器件的横截面测量处理之后的器件的最终掺杂物分布，并将其显示在图14的底部曲线图中。在该击穿点，还沿着相同的横截面测量器件的电分布，然后将其显示在图14的中部。
在图14的中部，曲线图示出与常规器件的击穿时的电场分布（用线A和B表示）相比的本文所述的器件的击穿点处的电场分布（用线C和D表示）。如图14所示，对于所需的击穿电压，要求有最小屏蔽氧化物厚度130。屏蔽氧化物厚度、台面掺杂分布和台面电荷可决定台面12中的电分布。图14中的线A表示在掺杂浓度与本文所述的器件在图13中的底部外延层掺杂分布Z相同的情况下，具有图13中的用初始掺杂分布X表示的单个外延层的一些常规器件的掺杂分布和电场分布。
从下表1看出，对于包含单个外延层的一些常规半导体器件，台面电荷太高，导致击穿电压仅为38伏，因为在接近p阱结附近的沟槽的顶部的硅中达到临界电场。图14中的线B表示具有图13中的用掺杂分布Y表示的单个外延层的一些常规器件的掺杂分布和电场分布。对于包含单个外延层的这些常规器件，使用与本文所述的半导体器件相同的屏蔽氧化物厚度对台面电荷进行优化以实现最高击穿。比导通电阻（RSP）较高并且电场分布无效率导致击穿电压仅为101V。
表1
BVdss(V)   Rsp(mΩ*cm2)
PTNG，有覆盖 129 0.31
PTNG，有覆盖和缓变漂移掺杂 125 0.32
单层高掺杂，无覆盖 38 0.24
单层低掺杂，无覆盖 101 0.34
与这些缺点相比，外延层110的表面附近的轻掺杂区（如本文所述）提供两个益处。首先，如线C所示，轻掺杂区有助于减小并抑制p阱结附近的用于实现击穿电压的电场的增大，从而允许底部外延层中的外延掺杂增大，以减小导通电阻（Rdson）。其次，如线D所示，外延表面附近的轻掺杂区有助于减小并抑制p阱结附近沿着沟槽之间的整个台面深度的用于实现击穿电压的电场的增大，从而允许底部外延层中的外延掺杂增大，以减小导通电阻（Rdson）。
如图14的下部所示，曲线图示出与常规器件的处理之后的掺杂物分布（用线A和B表示）相比的本文所述器件的处理之后的最终掺杂物分布（用线C和D表示）。此最终掺杂物分布增大了底部外延层中的掺杂以减小导通电阻，同时防止硅到达p阱结172附近的临界场而导致击穿电压减小。
这些制造方法和所形成的功率半导体器件具有多个有用的特征。首先，它们允许沟槽120之间更高的台面漂移掺杂，以实现较低导通电阻性能，同时维持高击穿电压。其次，具有漂移掺杂分布的屏蔽氧化物厚度130的优化以及沟槽120之间的台面宽度的优化可实现平衡条件，使得当施加等于或低于额定器件电压的漏源极电压（Vds）时，不会导致相邻沟槽120之间的台面区完全耗尽（deplete）。
对于峰值反向恢复电流（Irrm）、使漏极电流从Irrm达到Irrm的25%所花费的时间（tb）期间的恢复电流的di/dt、漏极电压过冲和恢复损失，漂移掺杂分布和平衡条件的优化均导致体二极管恢复期间的性能提高。如图16所示，有助于性能改善并使从电流过零点到减小至Irrm的时间（ta）成为最小的一个因素是实现台面区中低于（或尽可能接近）背景浓度的空穴载流子注入水平和短的少数载流子寿命。因此，当电流过零时，半导体器件为ta阶段的时间较短，Irrm和Qrr可减小。电荷平衡的半导体器件的第二贡献因素是当台面变得完全耗尽时，耗尽边缘无法再扩展，因为它到达沟槽的底部或沟槽下面的漂移区。此时，dv/dt会发生急剧变化，这可引起器件雪崩。但是如果施加的电压低于台面完全耗尽时的电压，则可避免此情形，如图15中的常规器件的电容曲线所示。然而，在本文所述的半导体器件中，直到器件的100伏额定值，台面也没有完全耗尽。
图16示出与本文所述的半导体器件（右侧）相比的一些常规半导体器件（在左侧）的体二极管恢复。在图16中，曲线162示出由于漂移外延层中的较低掺杂水平，较高浓度依赖性的少数载流子寿命导致载流子复合较慢，因此少数载流子空穴电流从来没有达到低水平。因此，如图16左侧的IsMOSD所示，tb期间的恢复电流没有转变为主要为电容性的屏蔽充电电流。较低的屏蔽电容以及在低于所施加的Vdd下耗尽的台面区造成快速的漏极dv/dt，从而引起半导体器件进入图16的曲线161所示的雪崩状态。图16中的曲线164示出ta期间由于较快的载流子复合引起的低少数载流子空穴电流是由下部漂移外延层的较高掺杂所引起的较低浓度依赖性的少数载流子寿命导致的。如图16的右侧中的IsMOSD所示，tb期间的恢复电流变成全部为电容性的屏蔽充电电流。较高的屏蔽电容以及在所施加的Vdd下没有耗尽的台面区导致为图16中的曲线163所示的电容屏蔽充电和低峰值漏极电压所控制的较低的漏极dv/dt。
图16的左侧中的这些常规器件具有1.26e16原子/cm3的单外延掺杂分布，其劣于本文所述半导体器件的体二极管恢复。常规的体二极管恢复（在图16的左侧）具有较高的峰值反向电流（Irrm）（在图16中标记为IdsMOSD）、反向恢复电荷（Qrr）、迅速恢复（低tb/ta比），器件如图16中的VsdMOSD所示被引入雪崩，造成器件故障的风险。这些常规器件的不良的体二极管恢复是由正向体二极管导通期间高于漂移掺杂水平的少数载流子空穴浓度水平（标记为Vsd）以及图17的左侧中的反向阻断开始时的少数载流子空穴浓度水平（如分别标记为Vsd和“开始反向阻断”的分布所示）导致的。
图17中的曲线171示出Vsd期间的少数载流子空穴电流高于漂移掺杂水平并导致当少数载流子水平降至台面掺杂浓度以下时较慢始动反向阻断之发生。曲线172示出在反向阻断开始时，由于少数载流子的较慢复合，导致少数载流子浓度仍在高于漂移掺杂水平的程度。曲线173示出台面在达到施加的Vdd之前变得耗尽，低屏蔽电容引起快速的漏极dv/dt和雪崩，如图16中的曲线161所示。曲线174示出Vsd期间的少数载流子空穴电流低于较低的漂移掺杂水平并导致当少数载流子水平降至p阱结附近的背景掺杂以下时较快始动反向阻断之发生。曲线175示出少数载流子的较快复合几乎完全耗尽台面中的少数载流子，恢复电流变为电容屏蔽充电电流，如图16的右侧图中的IsMOSD所示。曲线176示出在反向阻断开始时，少数载流子浓度也低于漂移掺杂水平，恢复电流已转变为主要为电容性的屏蔽充电电流，如图16的右侧中的IsMOSD所示。
同时，低于背景掺杂的少数载流子的较慢复合是由较低漂移掺杂的较高的少数载流子浓度依赖性寿命导致的，其增加反向阻断始动的时间。当少数载流子浓度水平降至p阱结附近的台面漂移掺杂以下时发生这种情形，如图17的左侧和右侧中的标记为“开始反向阻断”的少数载流子分布所示。因此，在这些常规器件中ta和Irrm变得太大，恢复电流tb没有转变成主要为电容性的屏蔽充电电流（在图16的左侧中标记为IsMOSD）。如图15所示，50V的Vdd处的较低的输出电容（Coss）以及在低于施加的Vdd的电压处发生的台面区的耗尽引起二次快速的漏极dv/dt，从而在tb期间引起这些常规器件雪崩，如图16左侧的曲线161所示。
在图15中，用垂直虚线152示出0.5*Bvdss的典型总线电压。本文所述器件的较高的Coss和较慢的下降导致较慢的dv/dt，并且在施加的Vdd或者甚至额定电压下，台面没有完全耗尽，如线151所示。在一些常规器件中，在施加的低VDD下，台面没有完全耗尽，如虚线154所示。本文所述的台面没有完全耗尽的器件示出于交点153处，台面几乎耗尽的常规器件示出于交点155处。
本文所述器件的改善的体二极管恢复性能部分地是由于下列原因：注入的空穴载流子浓度低于背景（在图17的右侧标记为Vsd），电压上升速率（dv/dt）较慢，屏蔽电容和平衡条件被优化以防止在低于施加电压的电压下台面完全耗尽，以及由于能够在下部漂移区中使用较高浓度掺杂而导致少数载流子寿命较短。图16的右侧所示的具有图13中的起始外延掺杂分布Z和图14中的完成的经处理掺杂分布D的体二极管恢复优于图16的右侧的常规器件的体二极管恢复。图16的右侧中所示的体二极管恢复具有较低的Irrm（在图16的右侧中标记为IdsMOSD）、较低的Qrr、较缓和的恢复（高tb/ta比）、以及较低的漏极过冲电压（在图16的右侧中标记为VsdMOSD）。这一改善的体二极管恢复是由正向体二极管导通期间的低于漂移掺杂水平的少数载流子空穴浓度水平导致的，如在图17的右侧中标记为Vsd的分布所示。由较低漂移掺杂的较短少数载流子浓度依赖性寿命导致的低于背景掺杂的少数载流子的较快复合减少了反向阻断始动的时间，如图17中标记为“开始反向阻断”的载流子分布所示。因此，对于本文所述的器件，ta和Irrm变低。tb期间的恢复电流可转变成主要为电容性的屏蔽充电电流（在图16的右侧图中标记为IsMOSD），以及50V的Vdd下的较高Coss，如图15中的曲线151所示。台面区在低于施加的Vdd的电压下没有完全耗尽，从而导致较慢的dv/dt，这可通过Coss的充电和tb期间的低Vds过冲来控制，如图16的右侧中所示。
应当理解，本文提供的所有材料类型只是出于示例性目的。因此，尽管针对n型和p型掺杂物列举了特定掺杂物，但半导体器件中可使用任何其他已知的n型和p型掺杂物（或此类掺杂物的组合）。同样，尽管参照特定导电型（P或N）描述了本发明的器件，但器件可用相同类型的掺杂物的组合来构造或者可通过适当修改而用相反导电型（分别是N或P）来构造。
在一些实施例中，本申请涉及一种屏蔽栅极MOSFET器件，所述器件包括：半导体衬底；在所述衬底上的外延层，所述外延层包含底部和上部，所述底部包含在整个所述底部上基本上恒定的第一浓度的第一导电型掺杂物，所述上部包含具有比所述第一浓度低的第二浓度的第一导电型掺杂物；在所述外延层中的沟槽；在所述沟槽的底部和侧壁上的绝缘层；在所述绝缘层上的导电屏蔽件；在所述导电屏蔽件上的层间介电层；在所述层间介电层上的栅；在所述栅上的绝缘覆盖；以及在所述外延层的所述上部与所述沟槽相邻的阱区，所述阱区包含与所述第一导电型相反的第二导电型掺杂物。
除了任何此前指示的修改之外，在不脱离本说明书的精神和范围的情况下，本领域技术人员可以想到多种其他变型和替代布置方式，并且后附的权利要求书旨在涵盖此类修改和布置方式。例如，外延层的上部可延伸到阱区下面约0.5微米，外延层的上部可延伸到阱区下面超过约0.5微米，上部掺杂物浓度可朝着表面减小，底部掺杂物浓度可朝着表面减小，底部掺杂物浓度可高于上部掺杂物浓度并且二者可具有朝着表面减小的浓度，中间部分可插入所述下部和上部之间并且一些（或全部）可具有朝着衬底逐渐增加的掺杂物水平，外延层的上部中的第二浓度使具有阱区的结附近的电场降低并变平，沟槽之间可形成较高的台面漂移掺杂并且在维持高击穿电压的同时实现较低导通电阻性能，在约50%额定漏极电压下台面区没有完全耗尽，在约80%额定漏极电压下台面区没有完全耗尽，在额定漏极电压下台面区没有完全耗尽，和/或体二极管导通期间的少数载流子浓度水平低于底部掺杂物浓度。
因此，尽管上面结合目前被认为是最实际和优选的方面具体且详细地描述了信息，但对于本领域的普通技术人员显而易见的是，在不脱离本文所阐述的原理和构思的情况下，可进行包括（但不限于）形式、功能、操作方式和用途的多种修改。另外，如本文所用，实例意指仅为示例性的，而不应被解释为以任何方式进行限制。

Claims (27)

1.一种制备半导体结构的方法，包括：
提供半导体衬底；
在所述衬底上提供外延层，所述外延层包括：
底部，所述底部包含在整个所述底部上的具有基本上恒定的第一浓度的第一导电型掺杂物；
上部，所述上部包含具有比所述第一浓度低的第二浓度的第一导电型掺杂物；
在所述外延层中提供沟槽；
在所述沟槽中形成晶体管结构；以及
在所述外延层的所述上部中与所述沟槽相邻地形成阱区，所述阱区包含与所述第一导电型相反的第二导电型掺杂物。
2.根据权利要求1所述的方法，其中所述晶体管结构构成屏蔽栅极MOSFET器件。
3.根据权利要求1所述的方法，其中所述外延层的所述上部延伸至恰好在所述阱区下面。
4.根据权利要求1所述的方法，其中所述第一掺杂物浓度在约5×1015原子/cm3至约3×1017原子/cm3的范围内。
5.根据权利要求1所述的方法，其中所述第二掺杂物浓度在约1×1013原子/cm3至约1×1016原子/cm3的范围内。
6.根据权利要求1所述的方法，其中所述第二掺杂物浓度为约1×1015原子/cm3。
7.根据权利要求2所述的方法，其中所述外延层的所述上部中的所述第二浓度使具有阱区的结附近的电场降低并变平。
8.根据权利要求1所述的方法，其中，所述方法在维持高击穿电压的同时实现较低导通电阻性能并且在所述沟槽之间形成较高的台面漂移掺杂。
9.一种制备功率半导体器件的方法，包括：
提供半导体衬底；
在所述衬底上提供外延层，所述外延层包括：
底部，所述底部包含在整个所述底部上基本上恒定的第一浓度的第一导电型掺杂物；
上部，所述上部包含具有比所述第一浓度低的第二浓度的第一导电型掺杂物；
在所述外延层中提供沟槽；
在所述沟槽中形成晶体管结构；以及
在所述外延层的所述上部中与所述沟槽相邻地形成阱区，所述阱区包含与所述第一导电型相反的第二导电型掺杂物。
10.根据权利要求9所述的方法，其中所述晶体管结构构成屏蔽栅极MOSFET器件。
11.根据权利要求9所述的方法，其中所述外延层的所述上部延伸至恰好在所述阱区下面。
12.根据权利要求9所述的方法，其中所述第一掺杂物浓度在约5×1015原子/cm3至约3×1017原子/cm3的范围内。
13.根据权利要求9所述的方法，其中所述第二掺杂物浓度在约1×1013原子/cm3至约1×1016原子/cm3的范围内。
14.根据权利要求9所述的方法，其中所述第二掺杂物浓度为约1×1015原子/cm3。
15.根据权利要求10所述的方法，其中所述外延层的所述上部中的所述第二浓度使具有阱区的结附近的电场降低并变平。
16.根据权利要求9所述的方法，其中所述方法在维持高击穿电压的同时实现较低导通电阻性能并且在所述沟槽之间形成较高的台面漂移掺杂。
17.一种制备屏蔽栅极MOSFET器件的方法，包括：
提供半导体衬底；
在所述衬底上提供外延层，所述外延层包括：
底部，所述底部包含在整个所述底部上基本上恒定的第一浓度的第一导电型掺杂物；以及
上部，所述上部包含具有比所述第一浓度低的第二浓度的第一导电型掺杂物；
在所述外延层中提供沟槽；
在所述沟槽的底部和侧壁上形成绝缘层；
在所述绝缘层上形成导电屏蔽件；
在所述导电屏蔽件上形成层间介电层；
在所述层间介电层上形成栅极；
在所述栅极上形成绝缘覆盖；以及
在所述外延层的所述上部中与所述沟槽相邻地形成阱区，所述阱区包含与所述第一导电型相反的第二导电型掺杂物。
18.根据权利要求17所述的方法，其中所述第一掺杂物浓度在约5×1014原子/cm3至约3×1017原子/cm3的范围内。
19.根据权利要求17所述的方法，其中所述第二掺杂物浓度在约1×1013原子/cm3至约1×1016原子/cm3的范围内。
20.根据权利要求17所述的方法，其中所述第二掺杂物浓度为约1×1015原子/cm3。
21.根据权利要求1所述的方法，其中所述沟槽在所述外延层的所述上部下面延伸。
22.根据权利要求21所述的方法，其中所述沟槽延伸到所述衬底中。
23.根据权利要求1所述的方法，其中所述上部的掺杂浓度朝着所述衬底的表面减小。
24.根据权利要求1所述的方法，其中所述底部的掺杂浓度朝着所述衬底的表面减小。
25.根据权利要求1所述的方法，其中所述底部的掺杂物浓度高于所述上部的掺杂物浓度，并且所述上部和所述底部均具有朝着所述衬底的表面减小的掺杂物浓度。
26.根据权利要求1所述的方法，还包括位于所述底部和所述上部之间的中间部分，所述中间部分具有朝着所述衬底的表面增大的掺杂物浓度。
27.根据权利要求1所述的方法，其中通过在所述沟槽之间的台面漂移区中引入陷阱，使少数载流子寿命缩短。
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