KR20140113248A - 전력 반도체 소자들을 위한 수직 도핑 및 정전용량 밸런싱 - Google Patents

전력 반도체 소자들을 위한 수직 도핑 및 정전용량 밸런싱 Download PDF

Info

Publication number
KR20140113248A
KR20140113248A KR1020130057686A KR20130057686A KR20140113248A KR 20140113248 A KR20140113248 A KR 20140113248A KR 1020130057686 A KR1020130057686 A KR 1020130057686A KR 20130057686 A KR20130057686 A KR 20130057686A KR 20140113248 A KR20140113248 A KR 20140113248A
Authority
KR
South Korea
Prior art keywords
concentration
epitaxial layer
dopant
trench
atoms
Prior art date
Application number
KR1020130057686A
Other languages
English (en)
Inventor
예디낙 요셉
스톡스 리차드
뎁 로이 수크헨두
샙 스티븐
Original Assignee
훼어촤일드 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 훼어촤일드 세미컨덕터 코포레이션 filed Critical 훼어촤일드 세미컨덕터 코포레이션
Publication of KR20140113248A publication Critical patent/KR20140113248A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

전력 반도체 소자들에서의 수직 도핑 및 그러한 도펀트 프로파일들을 만드는 방법들이 기술된다. 본 방법들은 반도체 기판을 제공하는 단계; 전역에 실질적으로 일정한 제1 농도로서 제1 도전형 도펀트를 포함하는 하부 및 상기 제1 농도보다 낮은 제2 농도를 갖는 제1 도전형 도펀트를 포함하는 상부를 포함하는 에피텍셜 층을 상기 기판 상에 제공하는 단계; 상기 에피텍셜 층에서 트랜치를 제공하는 단계; 상기 트랜치에서 트랜지스터 구조를 형성하는 단계; 및 상기 제1 도전형과 반대되는 제2 도전형 도펀트를 포함하는 웰 영역을 트랜치에 인접한 상기 에피텍셜 층의 상단에서 형성하는 단계;를 포함한다. 기타 실시예들이 기술된다.

Description

전력 반도체 소자들을 위한 수직 도핑 및 정전용량 밸런싱{Vertical doping and capacitive balancing for power semiconductor devices}
본 출원은 일반적으로 전력 반도체 소자들 및 그것들을 만드는 방법에 관한 것이다. 더 구체적으로, 본 출원은 전력 반도체 소자들에서 수직 도핑 및 정전용량 밸런싱을 기술하고, 그러한 도펀트 프로파일들을 만드는 방법들을 기술한다.
집적 회로(IC)들 또는 개별 소자들을 포함하는 반도체 소자들은 폭넓게 다양한 전자 장치들에 사용된다. IC 소자들(또는 칩들, 또는 개별 소자들)은 반도체 물질의 기판 표면에서 제조된 소형 전자 회로를 포함한다. 상기 회로들은 상기 기판으로 확산될 수 있는 도펀트들을 포함하는 층(디퓨전 층이라고 불린다)들 또는 상기 기판으로 주입된 이온들을 포함하는 층(주입 층)들을 포함하는 많은 중첩 층들로 구성된다. 다른 층들은 전도체들(폴리실리콘 또는 금속 층들) 또는 전도층들 사이 연결부들(비아 또는 컨택층들)이다. IC 소자들 또는 개별 소자들은 층들의 성장, 이미징, 퇴적, 에칭, 도핑 및 세척을 포함하는 많은 단계들의 조합을 사용하는 층 단위 공정에서 제조될 수 있다. 실리콘 웨이퍼들은 통상적으로 기판으로 사용되고, 사진식각법(photolithography)은 폴리실리콘, 절연체나 금속 층들을 퇴적하거나 형성시키거나 도핑될 기판의 다른 구역들을 표시하는데 사용된다.
전력 반도체 소자들은 종종 전자 회로에서 스위치들 또는 정류기들로 사용된다. 회로 보드에 연결될 때, 전력 반도체 소자들은 자동차용 전자장치, 디스크 드라이브들 및 전원 장치들을 포함하는 폭넓게 다양한 장치들에 사용될 수 있다. 일부 전력 반도체 소자들은 기판에서 생성된 트랜치에 형성될 수 있다. 상기 트랜치 형상이 선호되는 한가지 요인은, 인접한 2개의 트랜치들 사이에 위치한 소자들의 채널을 통과해서 전류가 수직으로 흐른다는 점이다. 이는, 전류가 채널을 통과하면서 수평으로 흘러서 드레인을 통과하면서 수직으로 흐르는 경우, 다른 반도체 소자들보다 높은 셀 밀도 및/또는 전류 채널 밀도들을 가능하게 한다. 더 큰 셀 밀도 및/또는 전류 채널 밀도는 일반적으로 기판의 단위 면적당 제조될 수 있는 더 많은 소자들 및/또는 전류 채널들을 의미하고, 이에 따라 전력 반도체 소자의 전류 밀도를 증가시킨다..
본 출원은 전력 반도체 소자들에서 수직 도핑 및 정전용량 밸런싱을 기술하고, 그러한 도펀트 프로파일들을 만드는 방법들을 기술한다.
본 방법들은 반도체 기판을 제공하는 단계; 전역에 실질적으로 일정한 제1 농도로서 제1 도전형 도펀트를 포함하는 하부 및 상기 제1 농도보다 낮은 제2 농도를 갖는 제1 도전형 도펀트를 포함하는 상부를 포함하는 에피텍셜(epitaxial) 층을 상기 기판 상에 제공하는 단계; 상기 에피텍셜 층에 트랜치를 제공하는 단계; 상기 에피텍셜 층의 상단을 통과하고, 상기 에피텍셜 층 하부 속으로 또는 이를 통과하여 연장되는 트랜치들을 사용하여 트랜지스터 구조를 형성하는 단계; 및 상기 에피텍셜 층 상부보다 작은 접합 깊이 또는 상기 에피텍셜 층 하부보다 낮은 도핑 농도 수준에서 종결되는 접합 깊이를 갖는 웰 영역을 형성하는 단계;를 포함한다. 트랜치에 인접한, 웰 영역은 상기 제1 도전형과 반대되는 제2 도전형 도펀트를 포함할 수 있다.
규정된 소스-드레인 항복 전압(Breakdown Voltage; BVdss)을 유지할 수 있고 p-웰 접합 아래에서 사태(avalanche) 충격 이온화를 유지할 수 있으면서, 더 낮은 도핑의 에피텍셜 층 또는 층들에 있어서 더 높은 메사(mesa) 도핑이 전력 반도체 소자들에서 특정 저항치를 감소시키고 바디 다이오드 회복 특성들을 개선시킬 수 있도록, 본 방법들은 표면 전계를 감소시킨다.
이하 설명은 아래 도면들을 참조하여 더 잘 이해될 수 있다.
도 1은 기판 및 에피텍셜 층의 상위 표면 상에 마스크를 갖는 에피텍셜(또는 에피) 층을 포함하는 반도체 구조를 만드는 방법들의 일부 실시예를 도시한다.
도 2는 트랜치들 사이에 메사 구조를 갖는 2개의 트랜치 구조들을 포함하는 반도체 구조를 만드는 방법들의 일부 실시예들을 나타낸다.
도 3은 트랜치들에 형성된 산화물 층 및 도전층을 갖는 반도체 구조를 만드는 방법들의 일부 실시예들을 도시한다.
도 4는 트랜치들에 차폐 전극을 형성하기 위해 도전층이 에칭된 상태의 반도체 구조를 만드는 방법들의 일부 실시예들을 도시한다.
도 5는 트랜치가 차폐 전극 위에서 절연 층으로 채워진 상태의 반도체 구조를 만드는 방법들의 일부 실시예들을 나타낸다.
도 6은 IPD(Inter Poly Dielectric) 층을 형성하기 위하여 트랜치들에 차폐 전극 위에서 리세스된 절연층을 갖는 반도체 구조를 만드는 방법들의 일부 실시예들을 나타낸다.
도 7은 절연층이 게이트 산화물을 형성하기 위해 상위 트랜치 측벽 상에 성장되고, 그 다음에 게이트 전극을 형성하기 위해 도전층으로 채워지고 메사 표면 아래로 에칭된 상태의 반도체 구조를 만드는 방법들의 일부 실시예들을 나타낸다.
도 8은 트랜치에 형성된 차폐 게이트 MOSFET 구조 및 에피텍셜 층에 형성된 p-영역들(p-웰)을 갖는 반도체 구조를 만드는 방법들의 일부 실시예들을 도시한다.
도 9는 게이트 전극 위로 형성된 ILD(Inter Level Dielectric) 층을 갖는 반도체 구조를 만드는 방법들의 일부 실시예들을 도시한다.
도 10은 트랜치에 형성된 차폐 게이트 MOSFET 구조 및 p-영역들(p-well)에 형성된 소스 영역들을 갖는 반도체 구조를 만드는 방법들의 일부 실시예들을 도시한다.
도 11은 트랜치에 형성된 차폐 게이트 MOSFET 구조, 및 소스와 바디 컨택들을 형성하기 위해 메사에서 에칭된 딤플(dimple)을 갖는 반도체 구조를 만드는 방법들의 일부 실시예들을 도시한다.
도 12는 트랜치에 형성된 차폐 게이트 MOSFET 구조 및 저항 컨택을 만들기 위해 퇴적된 도전층을 갖는 반도체 구조를 만드는 방법들의 일부 실시예들을 도시한다.
도 13은 반도체 소자들에서 에피택셜 층의 도펀트 프로파일에 대한 일부 실시예들을 도해한다.
도 14는 항복에서 반도체 소자들의 전계 프로파일 및 공정 이후 도펀트 프로파일에 대한 일부 실시예들을 도해한다.
도 15는 일부 종래의 반도체 소자들 및 여기서 기술된 반도체 소자들의 일부 실시예들에 대한 출력 정전용량(Coss) 비교 곡선들의 비교를 도해한다.
도 16은 여기서 기술된 반도체 소자들의 일부 실시예들(우측)과 비교하여 일부 종래의 반도체 소자들(좌측)의 다이오드 회복 파형을 도해한다.
도 17은 여기서 기술된 반도체 소자들의 일부 실시예들(우측)과 비교하여 일부 종래의 반도체 소자들(좌측)의 바디 다이오드 회복 동안 메사 중심을 관통하여 통상적인 소수 캐리어 농도 프로파일들을 나타낸다.
도면들은 전력 반도체 소자들 및 이를 만드는 방법들의 특정 측면들을 도해한다. 이하의 설명과 함께, 상기 도면들은 본 방법들의 원리 및 이러한 방법들을 통해 생산된 구조들을 증명하고 설명한다. 도면들에서, 층들 및 영역들의 두께는 명료함을 위해서 과장된다. 다른 도면들에서 동일한 참조 번호들은 동일한 구성요소를 나타내고, 따라서 그들에 대한 설명들은 반복되지 않을 것이다. 여기서 사용된 것으로서 ‘상에’, ‘부착되어’ 또는 ‘결합되어’의 용어들이 사용될 때, 하나의 물체(예를 들면, 물질, 층, 기판 등)가 직접적으로 다른 물체 상에 있거나, 부착되거나, 결합된 것인지 아니면 그 물체와 다른 물체 사이에 하나 이상의 중간 물체들이 존재하는지 여부와 무관하게, 그 물체가 다른 물체 상에 있거나, 부착되거나, 결합될 수 있다. 또한, 방향들(예를 들면, 위에, 아래에, 최상, 바닥, 옆, 위, 아래, 밑에, 위로, 더위, 더아래, 수평의, 수직의, “x”, “y”, “z” 등)이 주어진 경우, 이는 상대적이며, 단지 예시로서 주어지고, 제한이 아닌 도해 및 설명의 편의를 위해서 주어진다. 게다가, 참조부호가 구성요소들의 리스트(예를 들면, 구성요소들 a, b, c)로 구성된 경우, 그러한 참조부호는, 그것 자체로서 나열된 구성요소들 중 임의의 하나, 나열된 구성요소들 전체의 미만인 것들 중 임의의 조합, 및/또는 나열된 구성요소들 전부의 조합을 포함하고자 하는 것이다.
이하 설명은 완전한 이해를 제공하기 위하여 특정한 상세한 내용들을 제공한다. 그럼에도 불구하고, 작업자는 반도체 소자들 및 상기 소자들을 만들고 사용하는 관련 방법들이 이러한 특정한 상세한 내용들을 채용하지 않고서도 구현되고 사용될 수 있음을 이해할 것이다. 실제로, 반도체 소자들 및 관련 방법들은 도해된 소자들 및 방법들을 변경함으로써 실행하여 실시될 수 있고, 그 분야에서 통상적으로 사용되는 임의의 다른 장치 및 기술들과 결합되어 사용될 수 있다. 예를 들면, 본 설명은 트랜치 MOSFET 소자들을 나타내지만, 이는 SIT(Static Induction Transistor) 소자들, SITh(Static Induction Thyristor) 소자들, IGBT 소자들, BJT 소자들, JFET 소자들, MCT(Mos Controlled Thyristor) 소자들 및 TMBS(Trench Mos Barrier Schottky)와 같이 트랜치들과 함께 형성된 다른 전력 반도체 소자들을 위해서 변형될 수 있다.
전력 반도체 소자들 및 그러한 소자들을 만드는 방법들의 일부 실시예들이 도 1 내지 14에 도시된다. 일부 실시예들에서 본 방법들은, 도 1에 나타난 바와 같이 반도체 기판(105)이 우선 제공된 때 시작한다. 당분야에 공지된 임의의 기판이 본 발명에 사용될 수 있다. 적합한 기판들로서 실리콘 웨이퍼들, 에피텍셜 실리콘(Si) 층들, SOI(Silicon-on-Insulator) 기술들에 사용된 것과 같은 본딩된 웨이퍼들 및/또는 비정질 실리콘 층들이 포함되며, 이들 모두는 도핑되거나 도핑되지 않을 수 있다. 또한, 전자 소자들에 임의의 다른 반도체 물질이 사용될 수 있으며, Ge, SiGe, SiC, GaN, GaAs, InxGayAsz, AlxGayAsz 및/또는, III족-V족이나 II족-VI족 또는 이들의 변형들과 같은 임의의 순수 또는 화합물 반도체들을 포함한다. 일부 실시예들에서, 기판(105)은 n-형 도펀트로서 고농도로 도핑될 수 있다.
일부 실시예들에서, 기판(105)은 그 상위 표면 상에 위치하는 하나 이상의 (개별적으로 또는 총괄하여 에피텍셜 층(110)으로 나타낸) 에피텍셜(에피) 실리콘 층들을 포함한다. 에피텍설 층(들)(110)은 임의의 에피텍셜 퇴적 공정을 포함하는 임의의 공정을 사용하여 제공될 수 있다. 일부 실시예들에서, 에피텍셜 층(110)은 에피텍셜 층의 상부에 더 낮은 도펀트 농도를, 그리고 에피텍셜 층의 하부에 더 높은 도펀트 농도를 포함하도록 구성될 수 있다.
에피텍셜 층의 하부에서 도펀트 농도가 에피텍셜 층의 상부의 농도와 같도록, 일부 종래의 전력 트랜치 MOSFET 소자들은 에피텍셜 층 전역에 일관된 도펀트 프로파일을 포함한다. 이러한 종래의 도펀트 프로파일은 도 13에서 빨간 선(X) 및 파란 선(Y)으로 나타나고, 이는 좌측이 에피텍셜 층(110)의 상위 표면, 그리고 우측이 기판일 때 에피텍셜 층(110)의 길이를 따라 도펀트 농도를 도시한다. 도 13에 도시된 바와 같이, 이러한 종래의 반도체 소자들에서의 도펀트 농도는 일반적으로 기판 영역(C 구획)에서 더 높고, 그 다음에 에피텍셜 층(110)에서(A 및 B 구획) 상대적으로 일정한 레벨까지 하강한다.
도 13은 또한 에피텍셜 층(110)이 저농도로 도핑된 상부(에피텍셜 층(110)의 상위 표면 부근)를 포함하는 경우의 실시예들을 도해한다. 이러한 실시예들은 도 13에서 검은 선 Z으로 나타난다. 종래의 소자들과 같이, 본 실시예들은 기판(105)에서 일반적으로 더 높은 도펀트 농도를 포함하고, 그 다음에 에피텍셜 층(110)의 하부(B)에서 일정한 레벨로 하강한다. 그러나 종래의 소자들과 달리, 도펀트 농도는 에피텍셜 층(110)의 상위 표면 부근 상부(A)에서 감소된다.
다른 실시예들에서, 반도체 소자들은, 하부(B) 또는 에피텍셜 상부(A)에 있어서 기판 부근에서 높은 도핑을 가지고 표면쪽으로 갈수록 낮은 도핑을 가지는 차등된 에피텍셜 층들을 포함할 수 있다. 더 높은 항복 전압 소자들 또는 양호한 전기적 효과를 얻기 위해서, 하부(B) 및 최상부(A) 사이에, 하부(B)보다 낮고 최상부(A)보다 고농도인 도핑을 갖는 다수의 중간 에피텍셜 층들이 삽입될 수 있다. 각각의 삽입된 에피텍셜 층은 상위 표면을 향하여 성장될 수록 점진적으로 더 저농도로 도핑될 수 있고, 상위 표면 쪽으로 더 낮아지는 차등된 도핑 프로파일을 포함할 수 있다.
여기서 기술된 반도체 소자들의 일부 구성들에서, 기판(105)에서의 도펀트 농도는 약 1e18 atoms/cm3부터 약 1e21 atoms/cm3까지의 범위에 있을 수 있고, 에피텍셜 층의 하부에서의 도펀트 농도는 5e15 atoms/cm3부터 약 3e17 atoms/cm3까지의 범위에 있을 수 있다. 다른 구성들에서, 기판(105)에서의 도펀트 농도는 약 5e19 atoms/cm3일 수 있고, 에피텍셜 층의 하부에서의 도펀트 농도는 약 8e16 atoms/cm3일 수 있다.
도 13에 도해된 실시예들에서, 상부(A)에서의 도펀트 농도는 실질적으로 일정하게 유지될 수 있다. 본 실시예들에서, 상위 표면 부근에서의 도펀트 농도는 약 1e13 atoms/cm3부터 약 1e16 atoms/cm3 까지의 범위에 있을 수 있다. 한편, 다른 실시예들에서 이러한 낮은 도펀트 농도는 약 1e14 atoms/cm3부터 약 1e15 atoms/cm3 까지의 범위에 있을 수 있다. 한편, 또 다른 실시예들에서, 이러한 낮은 도펀트 농도는 에피텍셜 층(110)의 상부에서 1 x 1015 atoms/cm3일 수 있다. 한편, 다른 구성들에서, 상부(A)에서의 도펀트 농도는 실질적으로 일정하게 유지되지 않아도 된다.
웰 접합 깊이, 도핑을 재분배할 수 있는 공정 동안의 열 노출, 산화에 기인하는 층 두께의 감소 및 표면으로부터 실리콘을 소모시키거나 제거하는 에칭들 뿐만 아니라 에피텍셜 층에 형성될 소자의 특성들(즉, 차폐 게이트 트랜치 MOSFET)에 의해서, 더 낮은 도펀트 농도의 이러한 영역(즉, 상부)의 두께가 좌우된다. 일부 실시예들에서, 이러한 낮은 도펀트 영역의 두께는 약 1 마이크론부터 10 마이크론까지의 범위에 있을 수 있다. 다른 실시예들에서, 이러한 낮은 도펀트 영역의 두께는 약 3 마이크론부터 약 6 마이크론까지의 범위에 있을 수 있다. 또 다른 실시예들에서, 이러한 낮은 도펀트 영역의 두께는 약 3 마이크론일 수 있다. 이러한 두께는, (도펀트 농도가 상대적으로 일정한 경우) 약 5 마이크론부터 50 마이크론까지의 범위에 있을 수 있고 일부 실시예들에서 약 9마이크론일 수 있는 에피텍셜 층(110)의 하부(B)의 두께와 비교된다.
도 13에 도해된 도펀트 농도(검은 선 Z)는 여기서 도해되고 기술된 도핑 프로파일을 제공할 임의의 공정을 사용하여 얻을 수 있다. 일부 실시예들에서, 이러한 도핑 프로파일은 공기 중에서 더 높은 도펀트 농도를 사용하는 제1 에피텍셜 공정을 사용하여 기판(105)상에 에피텍셜 층(110)의 하부를 성장시킴으로써 얻을 수 있다. 그 다음에, 에피텍셜 층(110)의 상부는 더 낮은 도펀트 농도로서 제2 에피텍셜 공정을 사용하여 층의 하부 위로 성장될 수 있다. 이와 달리, 에피 층들 전체가 동일한 공정을 사용하여 성장될 수 있다.
다음으로, 도 2에 도시된 바와 같이, 제1 트랜치 구조(120)(또는 트랜치)는 에피텍셜 층(110)에 형성될 수 있다. 제1 트랜치(120)의 바닥은 에피텍셜 층(110) 또는 기판(10) 내 어디든지 도달할 수 있다. 제1 트랜치 구조(120)는 양호한 구조를 가능하게 하는 임의의 공정에 의해 형성될 수 있다. 일부 실시예들에서, 마스크(115)가 에피텍셜 층(110)의 상위 표면 상에 형성될 수 있다. 마스크(115)는 양호한 마스크 물질의 층을 먼저 퇴적시키고, 이후 사진식각법(photolithography) 및 에칭 공정을 사용하여 마스크 물질의 층을 패터닝(patterning)함으로써 형성될 수 있고, 이로써 마스크(115)에 대한 양호한 패턴이 형성된다. 트랜치(120)를 생성하는데 사용된 에칭 공정이 완료된 이후, 도 2에 도시된 바와 같이, 메사(mesa) 구조(112)(또는 메사)는 인접한 트랜치들(120) 사이에 형성될 수 있다.
제1 트랜치(120)가 에피텍셜 층(110)(또는 기판(105))에서 양호한 깊이 및 폭에 도달할 때까지, 에피텍셜 층(110)은 임의의 공정에 의해 에칭될 수 있다. 추후 퇴적되는 산화물 층이 적절하게 트랜치의 측벽들 및 바닥에 라이닝(lining)되거나 트랜치 내부를 채우고 보이드(void)들의 형성을 방지하도록, 트랜치(120)의 깊이 및 폭 뿐만 아니라 깊이에 대한 폭의 종횡비(aspect ratio)는 제어될 수 있다. 일부 실시예들에서, 제1 트랜치 구조(120)의 길이는 약 0.1부터 약 100 μm까지의 범위에 있을 수 있고, 폭은 약 0.1부터 약 50 μm까지의 범위에 있을 수 있다. 그러한 깊이들 및 폭들로서, 트랜치의 종횡비는 약 1:1부터 약 1:50까지의 범위에 있을 수 있다.
일부 실시예들에서, 트랜치들(120)의 측벽들은 에피텍셜 층(110)의 상위 표면에 수직이 아니다. 대신, 트랜치 측벽의 각도들은 에피텍셜 층(110)의 상위 표면에 대하여, 약 90도(수직 측벽)부터 약 60도까지의 범위에 있을 수 있다. 트랜치 각도는 제어될 수 있고, 따라서 이후 퇴적되는 산화물 층 또는 임의의 다른 물질은 적절하게 트랜치 측벽을 라이닝하고, 또는 트랜치 내부를 채우고 보이드들의 형성을 방지한다. 다음으로, 마스크(115)는 임의의 공정을 사용하여 제거될 수 있다.
일부 실시예들에서, 도 3에 도시된 바와 같이, 산화물 층(130)(또는 다른 절연 또는 반절연 물질)은 트랜치(120) 측벽들 상에 형성될 수 있다. 트랜치(120) 측벽들 상에 산화물 물질의 퇴적, 산화물 층의 성장 또는 이들의 조합을 포함하는 임의의 공정에 의해서 산화물 층(130)은 형성될 수 있다. 양호한 소자 항복 전압을 지지하거나 양호한 전계 프로파일을 얻는데 요구되는 트랜치(120) 측벽들 상에 임의의 필요한 두께들로 조정될 수 있다. 산화물 물질의 퇴적은 트랜치 내부에서 높은 콘포멀 단차 피복(conformal step coverage)을 생산할 수 있는 SACVD와 같은 임의의 CVD(Chemical Vapor Deposition) 공정들을 포함하는 공지된 퇴적 공정을 사용하여 수행될 수 있다. 필요한 경우, 리플로우(reflow) 공정이 산화물 물질을 리플로우하는데 사용될 수 있고, 이는 산화물 층(130) 내부에 보이드들 또는 결함들을 감소시키고 산화물 물질의 밀도를 높이는데 도움이 될 것이다.
그 다음에, 도 3에 도시된 바와 같이, 도전층(140)이 트랜치(120)에서 산화물 층(130) 위로 퇴적될 수 있다. 도전층(140)은 임의의 금속, 규화물, 반도체 물질, 도핑된 폴리실리콘 또는 이들의 조합들을 포함하는 당분야에서 공지된 임의의 도전성 및/또는 반도전성 물질을 포함할 수 있다. 일부 실시예들에서, 도전층은 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 포함한다. 이러한 도전층(140)은 화학 기상 증착 공정들(CVD, PECVD, LPCVD 등) 또는 스퍼터링(sputtering) 대상으로서 양호한 금속을 사용하는 스퍼터링 공정들을 포함하는 임의의 공지된 퇴적 공정에 의해 퇴적될 수 있다.
도전층(140)은, 도 3에 도시된 바와 같이 트랜치들(120) 및 절연층(130)을 채우고 넘치도록, 퇴적될 수 있다. 그 다음에, 도 4에 도시된 바와 같이, 차폐 전극(150)(또는 차폐물(150))은 임의의 공정을 사용하여 도전층(140)으로부터 형성될 수 있다. 일부 실시예들에서, 차폐 전극(150)은 임의의 에치백(etchback) 공정을 포함하는 임의의 공정을 사용하여 도전층(140)의 상부를 제거함으로써 형성될 수 있다. 상기 제거 공정의 결과로, 도 4에 도시된 바와 같이 트랜치(120)의 바닥 상에 그리고 산화물 층들(130) 측벽 사이에 산화물 층(130)을 덮는 도전층(차폐 전극(150))을 남긴다.
그 다음, 절연층(145)이 트랜치들(120)에 형성될 수 있다. 절연층(145)은, 도 5에 도시된 바와 같이 트랜치들(120)을 채우고 넘치도록 퇴적될 수 있다. 절연층(145)은 임의의 공정에 의해 형성될 수 있다. 일부 실시예들에서, 절연층은 트랜치들(120)을 넘칠 때까지 (산화물과 같은) 절연 물질을 퇴적함으로써 형성될 수 있다. 산화물 물질의 퇴적은 트랜치 내부에서 높은 콘포멀 단차 피복을 생산할 수 있는 SACVD와 같은 임의의 CVD 공정들을 포함하는 공지된 퇴적 공정을 사용하여 수행될 수 있다. 그 다음에, 절연층(145)은, 도 6에 도시된 바와 같이, IPD(Interpoly Dielectric) 층(155)을 형성하기 위해 트랜치들(120)에서 차폐 전극(150) 위로 잉여 물질이 제거하도록 에치백된다.
에치백 공정 이후, 절연층(또는 게이트 산화물 층(165))이 도 7에 도시된 바와 같이 차폐 전극(150) 위로 트랜치(120)의 측벽들 상에 형성될 수 있다. 본 실시예들에서, 게이트 산화물 층을 위한 높은 품질의 물질이 양호한 두께로 성장될 때까지 산화물-함유 공기에서 에피텍셜 층(110)을 산화시킴으로써 형성될 수 있다. 게이트 산화물 층(165)에서의 높은 품질의 물질은 산화물 집결성(integrity)을 개선하여 절연층을 더 좋은 절연체로 만드는데 사용될 수 있다.
다음으로, MOSFET 소자의 게이트 전극(160)(또는 게이트)이 도 7에 도시된 바와 같이 트랜치에 형성될 수 있다. 게이트(160)는 임의의 금속, 규화물, 반도체 물질, 도핑된 폴리실리콘 또는 이들의 조합들을 포함하는 임의의 도전성 및/또는 반도전성 물질을 포함할 수 있다. 게이트(160)를 위한 도전성 물질은 화학 기상 증착 공정들(CVD, PECVD, LPCVD 등) 또는 스퍼터링 대상으로서 양호한 금속을 사용하는 스퍼터링 공정들을 포함하는 공지된 퇴적 공정에 의해 퇴적될 수 있다. 도전성 물질이 트랜치들(120)을 채우고 넘치도록 퇴적된 이후에, 게이트 전극(160)이 임의의 에치백 공정을 포함하는 임의의 공정을 사용하여 도전층의 상부가 제거됨으로써 형성될 수 있다. 상기 제거 공정의 결과로, 도 7에 도시된 바와 같이 IPD 층(155)을 덮는 도전층(통상적으로 폴리실리콘으로 구성된 게이트(160))을 남긴다.
일부 실시예들에서, 도 8에 도시된 바와 같이, 웰 영역이 트랜치들 사이에서 트랜치 측벽들(120)을 따라 형성되도록, 메사 영역(112)은 p-형 도펀트로 도핑될 수 있다. 메사 도핑 공정은 양호한 깊이로 p-형 도펀트들을 주입시키는 임의의 도핑 공정을 사용하여 수행될 수 있다. 상기 도핑 공정 이후, p-형 도펀트들은 임의의 공지된 확산 또는 드라이브-인(drive-in) 공정에 의해서 p-웰 접합(P웰 Xj)(172)로 표기된 에피텍셜 층(110)과의 접합의 양호한 깊이까지 더 확산될 수 있다.
(BPSG와 같은) 절연층이 게이트 전극(160) 위로 트랜치들(120)의 최상단에 형성될 수 있다. 절연층은 트랜치들(120)을 넘칠 때까지 산화물 물질의 퇴적을 포함하는 임의의 공정에 의해 형성될 수 있다. 절연층의 두께는 트랜치들(120)의 최상단을 채우는데 필요한 임의의 두께로 조정될 수 있다. 절연 물질의 퇴적은 트랜치 내부에서 높은 콘포멀 단차 피복을 생산할 수 있는 SACVD와 같은 임의의 CVD 공정들을 포함하는 임의의 공지된 퇴적 공정을 사용하여 수행될 수 있다. 절연층이 퇴적된 이후, 에치백 공정은 트랜치들(120) 위로 잉여 물질이 제거되는데 사용될 수 있고, 이에 따라 트랜치(120)의 상단에 ILD(interlevel dielectric) 층(177)이 형성될 수 있다.
그 다음에, 도 10에 도시된 바와 같이 n-형 소스 영역(175)이 접합(Xj) 깊이에 도달할 때까지 p-웰 영역의 상부에 형성될 수 있다. 소스 영역(175)은 주입된 에피텍셜 층(110)의 표면으로부터 주입되고 확산된 n-형 도펀트들을 사용하여 형성될 수 있다. 그 다음에, 도 11에 도시된 바와 같이 딤플(180)이 소스 및 바디 컨텍들을 형성하기 위해 에피텍셜 영역(110)의 표면에서 에칭될 수 있다. 도 12에 도시된 바와 같이 소스 및 바디 영역들에 대한 저항 컨택들을 만들기 위해 도전성 물질(185)이 퇴적되고 어닐링(annealing)될 수 있다.
도 13은 여기서 기술된 차폐 게이트 반도체 소자들의 일부 실시예들을 도해한다. 여기서 형성된 이러한 반도체 구조들은 도 13의 좌측이 (p-웰 영역을 포함하는) 에피텍셜 층(110)의 상위 표면이고, 우측이 에피텍셜 층(110)의 하부로서 도 13의 상단에 도해되어 있다. 차폐된 게이트 트랜치 MOSFET 구조의 다른 부분들도 도 13의 상단에 도해되어 있다.
이러한 차폐 게이트 트랜치 MOSFET 소자들은 항복 조건에 도달할 때까지 동작할 수 있다. 공정을 거친 이후 상기 소자의 최종 도펀트 프로파일은 (도 14의 상단에서 반도체 소자의 메사(112)의 중심을 따라 흐르는) 점선으로 표시된 소자의 단면을 따라 측정되고, 도 14의 하단 그래프에 표현되어 있다. 항복 지점에서, 상기 소자의 전기적 프로파일도 동일한 단면을 따라 측정되고, 도 14의 중단에 표현되어 있다.
도 14의 중단에서, 그래프는 종래 소자들의 항복시 전계 프로파일(선 A 및 B)과 비교하여, 여기서 기술된 소자의 항복 지점에서의 전계 프로파일(선 C 및 D)을 도시한다. 도 14에 도시된 바와 같이, 최소 차폐 산화물(130) 두께가 양호한 항복 전압 전압을 위해 요구된다. 차폐 산화물 두께, 메사 도핑 프로파일 및 메사 전하는 메사(112)에서 전기적 프로파일을 결정할 수 있다. 도 14의 A 선들은, 여기서 기술된 소자들의 도핑 프로파일인 도 13의 Z에서 에피텍셜 층 하부와 같은 도핑 농도로서, 초기 도핑 프로파일이 도 13의 X와 같이 나타나는 단일 에피텍셜 층을 갖는 일부 종래의 소자들의 도핑 프로파일 및 전계 프로파일을 나타낸다.
도 14의 최상단 테이블에서 볼 수 있듯이, 단일 에피텍셜 층을 포함하는 일부 종래의 반도체 소자에 있어서, 임계 전계는 p-웰 접합 부근 트랜치의 상단에 근접한 실리콘까지 도달하기 때문에, 메사 전하는 매우 높고 단 38 볼트의 항복 전압을 초래한다. 도 14의 B 선들은 도 13의 도핑 프로파일 Y에 의해 나타난 단일 에피텍셜 층을 갖는 일부 종래의 소자들의 도핑 프로파일 및 전계 프로파일을 나타낸다. 단일 에피텍셜 층을 포함하는 이러한 종래의 소자들에 있어서, 메사 전하는 여기서 기술된 반도체 소자들과 같은 차폐 산화물 두께로서 최고 항복 전압을 달성하도록 최적화된다. RSP(Specific on-Resistance)는 더 높으며, 전계 프로파일은 단 101V의 항복 전압을 초래하여 효과적이지 않다.
이러한 결점들과 비교하여, (여기서 기술된 것과 같이) 에피텍셜 층(110)의 표면 부근 저농도로 도핑된 영역은 2가지 장점을 제공한다. 첫째, 선 C로 나타나듯이, 저농도로 도핑된 영역은 항복 전압을 달성하기 위해 p-월 접합 부근 전계의 증가를 감소시키고 억제하는데 기여하고, 이에 따라 온-저항(Rdson)을 감소시키기 위해 에피텍셜 층 하부에서의 에피텍셜 도핑의 증가를 가능하게 한다. 둘째, 선 D로 나타나듯이, 에피텍셜 표면 부근 저농도로 도핑된 영역은 항복 전압을 달성하기 위해 p-웰 접합 부근 그리고 트랜치들 사이 전체 메사 깊이를 따라서 전계의 증가를 감소시키고 억제하는데 기여하고, 이에 따라 온-저항들(Rdson)을 감소시키기 위해 에피텍셜 층 하부에서 에피텍셜 도핑의 증가를 가능하게 한다.
도 14의 하단에 도시된 바와 같이, 그래프는 종래 소자들의 공정 이후 도펀트 프로파일(선 A 및 B)과 비교하여, 여기서 기술된 소자들의 공정 이후 최종 도펀트 프로파일(선 C 및 D)을 도시한다. 본 최종 도펀트 프로파일은, 실리콘이 P-웰 접합(172) 부근 임계 지역에 도달하는 것을 방지하고 감소된 항복 전압을 초래하는 것을 방지하면서, 온-저항을 감소시키기 위해 에피텍셜 층 하부에서 도핑을 증가시킨다.
이러한 제조 방법들 및 형성된 전력 반도체 소자들은 몇몇 유용한 특성들을 가진다. 첫째, 이들은 높은 항복 전압을 유지하면서 더 낮은 온-저항 성능을 달성하기 위하여 트랜치들(120) 사이에 더 높은 메사 드리프트(drift) 도핑을 가능하게 한다. 둘째, 상기 드리프트 도핑 프로파일을 갖는 차폐 산화물(130) 두께 및 트랜치들(120) 사이 메사 폭의 최적화는, 드레인-소스 전압(Vds)이 규정된 소자 전압과 일치하거나 더 낮을 경우, 인접한 트랜치들(120) 사이 메사 영역들이 완전히 공핍되는 것을 초래하지 않는 균형 잡힌 조건을 달성할 수 있다.
드리프트 도핑 프로파일 및 균형 잡힌 조건의 최적화 모두가, 바디 다이오드 회복 구간에서, 최고 역 회복 전류(Irrm), 드레인 전류가 Irrm에서 Irrm의 25%로 가는데 걸리는 시간(tb) 동안 회복 전류의 di/dt, 드레인 전압 오버슈트 및 회복 손실들에 대한 성능 개선을 야기한다. 성능 개선에 기여하고, 도 16에 도시된 바와 같이 전류가 영을 교차하는 지점으로부터 Irrm까지 감소하는 시간(ta)을 최소화하는 한가지 요인은 배경(background) 농도보다 낮은(또는 가능한 근접한) 홀 캐리어 주입의 수준 및 메사 영역에서의 짧은 소수 캐리어 수명을 달성한 점이다. 따라서, 전류가 영을 교차할 때, 반도체 소자는 더 짧은 시간 동안 ta 시기에 있고, Irrm 및 Qrr은 감소될 수 있다. 균형 잡힌 전하의 반도체 소자들에 있어서 두 번째 기여 요인은 메사가 완전히 공핍된 때, 공핍 가장자리가 트랜치 바닥 또는 트랜치 아래 드리프트 영역에 도달하기 때문에 더 이상 확장될 수 없다는 점이다. 상기 지점에서, dv/dt의 급변은 소자를 사태로 돌입하게 할 수 있는 것을 초래할 수 있다. 그러나 이러한 상황은, 인가된 전압이 도 15에서 종래의 소자들에 대한 정전용량 곡선에서 나타난 바와 같이, 완전히 공핍된 전압보다 낮으면 피할 수 있다. 한편, 여기서 기술된 반도체 소자들에서, 메사는 상기 소자의 100 볼트 등급까지 완전히 공핍되지 않는다.
여기서 기술된 반도체 소자들(우측)과 비교한 일부 종래의 반도체 소자들의 바디 다이오드 회복(좌측)이 도 16에 도시된다. 이러한 종래의 소자들은 여기서 기술된 반도체 소자들의 바디 다이오드 회복보다 못한 1.26e16 atoms/cm3의 단일 에피 도핑 프로파일을 갖는다. 종래의 바디 다이오드 회복(도 16의 좌측)은 도 16에서 IdsMOSD로 표기된 더 높은 최고 역 전류(Irrm), 역 회복 전하(Qrr), 스내피(snappy) 회복(낮은 비율의 tb/ta)을 가지며, 그 소자는 도 16에 VsdMOSD로 도시된 사태로 돌입하여 소자 파손에 대한 위험을 제기한다. 이러한 종래 소자들의 열악한 바디 다이오드 회복은, 순 바디 다이오드 전도 동안 도 17에서 Vsd로 표기된 프로파일에 의해 도시된 바와 같이, 드리프트 도핑 수준보다 높은 소수 캐리어 홀 농도 수준에 기인한다.
동시에, 배경 도핑보다 낮은 소수 캐리어들의 더 느린 재조합은, 역 차단의 시작에 이르는 시간을 증가시키는 더 낮은 드리프트 도핑에 대한 더 높은 소수 캐리어 농도에 의존적인 수명에 기인한다. 이러한 상황은, 도 17에서 “역 차단 시작”으로 표기된 캐리어 프로파일과 같이, 소수 캐리어 농도 수준이 p-웰 접합 부근 메사 드리프트 도핑 아래로 떨어지는 때 일어난다. 따라서, ta 및 Irrm은 이러한 종래 소자들에서 매우 크며, 회복 전류는 도 16에서 IsMOSD로 표기된 용량성 차폐 충전 전류로 주로 전이되지 않는다. 도 15에 도시된 바와 같이, Vdd가 50V에서의 더 낮은 출력 정전용량(Coss) 및 인가된 Vdd보다 낮은 전압을 유발하는 메사 영역의 공핍은 이차적인 빠른 드레인 dv/dt를 유발하고, 이로 인해 도 16에 도시된 바와 같이 이러한 종래 소자들을 tb 동안 사태로 돌입하게 한다.
여기서 기술된 소자들의 개선된 바디 다이오드 회복 성능은, 부분적으로, 도 17에 Vsd로 표기된 배경보다 낮은 주입된 홀 캐리어 농도, 더 느린 전압 상승율(dv/dt), 차폐 정전용량 및 인가된 전압보다 낮은 전압에서 완전한 메사 공핍을 방지하는 균형 잡힌 조건의 최적화 및 더 낮은 드리프트 영역이나 영역들에서 더 높은 농도 도핑의 사용을 가능하게 하는데 기인한 더 낮은 소수 캐리어 수명에 기인한다. 도 13에서 Z인 시작 에피텍셜 도핑 프로파일 및 도 14에서 D인 공정을 마친 도핑 프로파일로서, 도 16의 우측에 도시된 바디 다이오드 회복은 도 16에서의 종래 소자의 바디 다이오드 회복보다 우수하다. 도 16의 우측에 도시된 바디 다이오드 회복은 도 16에서 IdsMOSD로 표기된 더 낮은 Irrm, 더 낮은 Qrr, 더 유연한 회복(높은 비율의 tb/ta) 및 도 16에서 VsdMOSD로 표기된 더 낮은 드레인 오버슈트 전압을 가진다. 이러한 개선된 바디 다이오드 회복은 순 바디 다이오드 도전 동안, 도 17에서 Vsd로 표기된 프로파일과 같이, 드리프트 도핑 수준보다 낮은 소수 캐리어 홀 농도에 기인한다. 더 낮은 드리프트 도핑에 대한 더 낮은 소수 캐리어 농도에 의존적인 수명에 기인하는 배경 도핑보다 낮은 소수 캐리어들의 더 빠른 재조합은 도 17에서 “역 차단 시작”으로 표기된 캐리어 프로파일과 같이, 역 차단의 시작에 이르는 시간을 감소시킨다. 따라서, ta 및 Irrm은 여기서 기술된 소자들에서 더 낮게 된다. tb 동안의 회복 전류는 도 16에서 IsMOSD로 표기된 용량성 차폐 충전 전류로 주로 전이될 수 있고, 도 15에 도시된 바와 같이 50V인 Vdd에서 더 높은 Coss 및 인가된 Vdd보다 낮은 전압들에서 완전히 공핍되지 않은 메사 영역은 도 16에 도시된 바와 같이, tb동안 Coss의 충전 및 낮은 Vds 오버슈트에 의해 제어될 수 있는 더 느린 dv/dt를 유발한다.
여기서 제공된 모든 물질 형태들은 단지 예시적인 목적들을 위한 것으로 이해된다. 따라서, 특정 도펀트들이 n-형 및 p-형 도펀트로 명명되지만, 임의의 다른 공지된 n-형 및 p-형 도펀트들(또는 그러한 도펀트들의 조합)이 반도체 소자들에 사용될 수 있다. 뿐만 아니라, 비록 본 발명의 소자들은 특정 도전형(P 또는 N)을 참조로 기술되었지만, 소자들은 동일한 형의 도펀트의 조합으로 구성될 수 있고, 또는 적절한 변형에 의해 반대되는 도전형(각각 N 또는 P)으로 구성될 수 있다.
일부 실시예들에서, 본 출원은 반도체 기판; 전역에 실질적으로 일정한 제1 농도로서 제1 도전형 도펀트를 포함하는 하부 및 상기 제1 농도보다 낮은 제2 농도를 갖는 제1 도전형 도펀트를 포함하는 상부를 포함하는 에피텍셜 층; 상기 에피텍셜 층에 있는 트랜치; 상기 트랜치의 바닥 및 측벽들 상에 있는 절연층; 상기 절연층 상에 있는 도전성 차폐물; 상기 도전성 차폐물 상에 있는 ILD 층; ILD 층 상에 있는 게이트; 상기 게이트 상에 있는 절연 캡; 및 상기 트랜치에 인접한 상기 에피텍셜 층의 상단에 있고, 상기 제1 도전형과 반대되는 제2 도전형을 포함하는 웰 영역;을 포함하는 차폐된 게이트 MOSFET 소자에 관한 것이다.
임의의 앞서 언급된 변형 외에, 무수한 다른 변경들 및 대안적인 배치들이 본 설명의 취지 및 범위로부터 벗어나지 않고 당업자에 의해 고안될 수 있고, 첨부된 청구항들은 그러한 변형들 및 장착들을 커버하고자 한다. 예를 들면, 에피텍셜 층의 상부는 약 0.5 마이크론까지 웰 영역 아래로 연장될 수 있고, 에피텍셜 층의 상부는 약 0.5 마이크론보다 더 웰 영역 아래로 연장될 수 있다. 상부 도펀트 농도는 표면을 향하여 감소할 수 있고, 하부 도펀트 농도는 표면을 향하여 감소할 수 있고, 하부 도펀트 농도는 상부 도펀트 농도보다 높을 수 있고, 둘 모두 표면을 향하여 감소하는 감소할 수 있다. 중간 부분들은 하부 및 상부 사이에 삽입되고, 일부(또는 전부)는 기판을 향하여 연속적으로 증가하는 도펀트 수준을 가질 수 있다. 에피텍셜 층의 상부에서 제2 농도는 웰 영역과의 접합 부근에서 전계를 감소시키며 평평하게 한다. 더 높은 메사 드리프트 도핑은 트랜치들 사이에 생성될 수 있고 높은 항복 전압을 유지하면서 더 낮은 온-저항 성능을 달성할 수 있다. 메사 영역은 규정된 드레인 전압의 약 50%에서 완전히 공핍되지 않고, 메사 영역은 규정된 드레인 전압의 약 80%에서 완전히 공핍되지 않고, 메사 영역은 규정된 드레인 전압에서 완전히 공핍되지 않는다. 그리고/또는 바디 다이오드 전도 동안 소수 캐리어 농도는 하부 도펀트 농도보다 낮다.
따라서, 정보가 가장 실질적이고 선호되는 측면들이라고 현재 간주되는 것들과 관련된 자세한 사항 및 세부 사항으로서 전술되었지만, 여기서 기술된 원리들 및 개념들로부터 벗어나지 않고 만들 수 있는 형태, 기능, 동작 방법 및 용도를 포함하지만 이에 제한되지 않는 무수한 변형들이 당업자에 명백할 것이다. 또한, 여기서 사용된 바와 같이, 예시들은 예시적인 것을 의미할 뿐이고 임의의 방식으로 제한되는 것으로 해석되어서는 안된다.
105: 기판 110: 에피텍셜 층 112: 메사
115: 마스크 120: 트랜치 130: 산화물 층
140: 도전층 145: 절연층 150: 차폐 전극
155: IPD 층 160: 게이트 165: 게이트 산화물 층
172: P-웰 접합 175: 소스 영역 177: ILD 층
180: 딤플 185: 도전성 물질

Claims (20)

  1. 반도체 기판을 제공하는 단계;
    전역에 실질적으로 일정한 제1 농도로서 제1 도전형 도펀트를 포함하는 하부 및 상기 제1 농도보다 낮은 제2 농도를 갖는 상기 제1 도전형 도펀트를 포함하는 상부를 포함하는 에피텍셜 층을 상기 기판 상에 제공하는 단계;
    상기 에피텍셜 층에 트랜치를 제공하는 단계;
    상기 트랜치에서 트랜지스터 구조를 형성하는 단계; 및
    상기 제1 도전형과 반대되는 제2 도전형 도펀트를 포함하는 웰 영역을 상기 트랜치에 인접한 상기 에피텍셜 층의 상단에 형성하는 단계;를 포함하는 반도체 구조를 만드는 방법.
  2. 제1항에 있어서,
    상기 트랜지스터 구조는 차폐된 게이트 MOSFET 소자를 포함하는 것을 특징으로 하는 반도체 구조를 만드는 방법.
  3. 제1항에 있어서,
    상기 에피텍셜 층의 상기 상부는 상기 웰 영역 바로 아래까지 연장되는 것을 특징으로 하는 반도체 구조를 만드는 방법.
  4. 제1항에 있어서,
    상기 제1 도펀트 농도는 약 5 x 1015 atoms/cm3부터 약 3 x 1017 atoms/cm3까지의 범위에 있는 것을 특징으로 하는 반도체 구조를 만드는 방법.
  5. 제1항에 있어서,
    상기 제2 도펀트 농도는 약 1 x 1013 atoms/cm3부터 약 1 x 1016 atoms/cm3까지의 범위에 있는 것을 특징으로 하는 반도체 구조를 만드는 방법.
  6. 제1항에 있어서,
    상기 제2 도펀트 농도는 약 1 x 1015 atoms/cm3인 것을 특징으로 하는 반도체 구조를 만드는 방법.
  7. 제2항에 있어서,
    상기 에피텍셜 층의 상기 상부에서의 상기 제2 농도는 상기 웰 영역과의 접합 부근에서 전계를 감소시키고 평평하게 하는 것을 특징으로 하는 반도체 구조를 만드는 방법.
  8. 제1항에 있어서, 상기 반도체 구조를 만드는 방법은,
    높은 항복 전압을 유지하면서, 상기 트랜치들 사이에서 더 높은 메사 드리프트 도핑을 생성하고 더 낮은 온-저항 성능을 달성하는 것을 특징으로 하는 반도체 구조를 만드는 방법.
  9. 반도체 기판을 제공하는 단계;
    전역에 실질적으로 일정한 제1 농도로서 제1 도전형 도펀트를 포함하는 하부 및 상기 제1 농도보다 낮은 제2 농도를 갖는 상기 제1 도전형 도펀트를 포함하는 상부를 포함하는 에피텍셜 층을 상기 기판 상에 제공하는 단계;
    상기 에피텍셜 층에 트랜치를 제공하는 단계;
    상기 트랜치에서 트랜지스터 구조를 형성하는 단계; 및
    상기 제1 도전형과 반대되는 제2 도전형 도펀트를 포함하는 웰 영역을 상기 트랜치에 인접한 상기 에피텍셜 층의 상단에 형성하는 단계;를 포함하는 전력 반도체 소자를 만드는 방법.
  10. 제9항에 있어서,
    상기 트랜지스터 구조는 차폐된 게이트 MOSFET 소자를 포함하는 것을 특징으로 하는 전력 반도체 소자를 만드는 방법.
  11. 제9항에 있어서,
    상기 에피텍셜 층의 상기 상부는 상기 웰 영역 바로 아래까지 연장되는 것을 특징으로 하는 전력 반도체 소자를 만드는 방법.
  12. 제9항에 있어서,
    상기 제1 도펀트 농도는 약 5 x 1015 atoms/cm3부터 약 3 x 1017 atoms/cm3까지의 범위에 있는 것을 특징으로 하는 전력 반도체 소자를 만드는 방법.
  13. 제9항에 있어서,
    상기 제2 도펀트 농도는 약 1 x 1013 atoms/cm3부터 약 1 x 1016 atoms/cm3까지의 범위에 있는 것을 특징으로 하는 전력 반도체 소자를 만드는 방법.
  14. 제9항에 있어서,
    상기 제2 도펀트 농도는 약 1 x 1015 atoms/cm3인 것을 특징으로 하는 전력 반도체 소자를 만드는 방법.
  15. 제10항에 있어서,
    상기 에피텍셜 층의 상기 상부에서 상기 제2 농도는 상기 웰 영역과의 접합 부근에서 전계를 감소시키고 평평하게 하는 것을 특징으로 하는 전력 반도체 소자를 만드는 방법.
  16. 제9항에 있어서, 상기 전력 반도체 소자를 만드는 방법은,
    높은 항복 전압을 유지하면서, 상기 트랜치들 사이에서 더 높은 메사 드리프트 도핑을 생성하고 더 낮은 온-저항 성능을 달성하는 것을 특징으로 하는 전력 반도체 소자를 만드는 방법.
  17. 반도체 기판을 제공하는 단계;
    전역에 실질적으로 일정한 제1 농도로서 제1 도전형 도펀트를 포함하는 하부 및 상기 제1 농도보다 낮은 제2 농도를 갖는 상기 제1 도전형 도펀트를 포함하는 상부를 포함하는 에피텍셜 층을 상기 기판 상에 제공하는 단계;
    상기 에피텍셜 층에 트랜치를 제공하는 단계;
    상기 트랜치의 바닥 및 측벽들 상에 절연층을 형성하는 단계;
    상기 절연층 상에 도전성 차폐물을 형성하는 단계;
    상기 도전성 차폐물 상에 ILD(interlevel dielectric) 층을 형성하는 단계;
    상기 ILD 층 상에 게이트를 형성하는 단계;
    상기 게이트 상에 게이트 상에 절연 캡을 형성하는 단계; 및
    상기 제1 도전형과 반대되는 제2 도전형 도펀트를 포함하는 웰 영역을 상기 트랜치에 인접한 상기 에피텍셜 층의 상단에 형성하는 단계를 포함하는 차폐된 게이트 MOSFET 소자를 만드는 방법.
  18. 제17항에 있어서, 상기 제1 도펀트 농도는 약 5 x 1015 atoms/cm3부터 약 3 x 1017 atoms/cm3까지의 범위에 있는 것을 특징으로 하는 차폐된 게이트 MOSFET 소자를 만드는 방법.
  19. 제17항에 있어서,
    상기 제2 도펀트 농도는 약 1 x 1013 atoms/cm3부터 약 1 x 1016 atoms/cm3까지의 범위에 있는 것을 특징으로 하는 차폐된 게이트 MOSFET 소자를 만드는 방법.
  20. 제17항에 있어서,
    상기 제2 도펀트 농도는 약 1 x 1015 atoms/cm3인 것을 특징으로 하는 차폐된 게이트 MOSFET 소자를 만드는 방법.
KR1020130057686A 2013-03-15 2013-05-22 전력 반도체 소자들을 위한 수직 도핑 및 정전용량 밸런싱 KR20140113248A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/842,694 2013-03-15
US13/842,694 US20140273374A1 (en) 2013-03-15 2013-03-15 Vertical Doping and Capacitive Balancing for Power Semiconductor Devices

Publications (1)

Publication Number Publication Date
KR20140113248A true KR20140113248A (ko) 2014-09-24

Family

ID=51503953

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130057686A KR20140113248A (ko) 2013-03-15 2013-05-22 전력 반도체 소자들을 위한 수직 도핑 및 정전용량 밸런싱

Country Status (3)

Country Link
US (1) US20140273374A1 (ko)
KR (1) KR20140113248A (ko)
CN (1) CN104051268A (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014114230B4 (de) * 2014-09-30 2021-10-07 Infineon Technologies Ag Halbleitervorrichtung und Herstellungsverfahren hierfür
CN108428698B (zh) * 2017-06-07 2024-06-21 上海维安半导体有限公司 一种梯形沟槽隔离的低容tvs器件结构
US10374076B2 (en) * 2017-06-30 2019-08-06 Semiconductor Components Industries, Llc Shield indent trench termination for shielded gate MOSFETs
TWI695418B (zh) * 2017-09-22 2020-06-01 新唐科技股份有限公司 半導體元件及其製造方法
US10103257B1 (en) * 2017-11-10 2018-10-16 Nxp Usa, Inc. Termination design for trench superjunction power MOSFET
US10304933B1 (en) * 2018-04-24 2019-05-28 Semiconductor Components Industries, Llc Trench power MOSFET having a trench cavity
TWI684276B (zh) * 2019-01-11 2020-02-01 力源半導體股份有限公司 溝渠式功率電晶體及其製作方法
CN110993690A (zh) * 2019-11-15 2020-04-10 杰华特微电子（杭州）有限公司 沟槽型mosfet器件及其制造方法
CN112864018B (zh) * 2019-11-28 2022-07-19 华润微电子（重庆）有限公司 沟槽型场效应晶体管结构及其制备方法
US11158735B2 (en) 2020-02-05 2021-10-26 Infineon Technologies Austria Ag Charge compensation MOSFET with graded epi profile and methods of manufacturing thereof
US20210376061A1 (en) * 2020-05-27 2021-12-02 Stmicroelectronics Pte Ltd Power mosfet with reduced current leakage and method of fabricating the power mosfet
WO2022198017A1 (en) * 2021-03-18 2022-09-22 Cactus Materials, Inc. Method for manufacturing deep-junction low-gain avalanche detectors and associated semiconductor substrates
US20230010328A1 (en) * 2021-07-06 2023-01-12 Nami MOS CO., LTD. Shielded gate trench mosfet with multiple stepped epitaxial structures
US20230135000A1 (en) * 2021-10-31 2023-05-04 Stmicroelectronics Pte Ltd Oxide field trench power mosfet with a multi epitaxial layer substrate configuration

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100873419B1 (ko) * 2002-06-18 2008-12-11 페어차일드코리아반도체 주식회사 높은 항복 전압, 낮은 온 저항 및 작은 스위칭 손실을갖는 전력용 반도체 소자
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7187021B2 (en) * 2003-12-10 2007-03-06 General Electric Company Static induction transistor
JP2005354031A (ja) * 2004-05-13 2005-12-22 Mitsubishi Electric Corp 半導体装置
US7393749B2 (en) * 2005-06-10 2008-07-01 Fairchild Semiconductor Corporation Charge balance field effect transistor
US7645659B2 (en) * 2005-11-30 2010-01-12 Fairchild Korea Semiconductor, Ltd. Power semiconductor device using silicon substrate as field stop layer and method of manufacturing the same
US8704292B2 (en) * 2010-02-23 2014-04-22 Donald R. Disney Vertical capacitive depletion field effect transistor
JP2012204636A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 半導体装置およびその製造方法
WO2012136848A1 (en) * 2011-04-06 2012-10-11 Abb Technology Ag Bipolar punch-through semiconductor device and method for manufacturing such a semiconductor device
TW201310641A (zh) * 2011-08-19 2013-03-01 Anpec Electronics Corp 功率電晶體元件及其製作方法

Also Published As

Publication number Publication date
US20140273374A1 (en) 2014-09-18
CN104051268A (zh) 2014-09-17

Similar Documents

Publication Publication Date Title
US11177354B2 (en) Method of manufacturing silicon carbide semiconductor devices
KR20140113248A (ko) 전력 반도체 소자들을 위한 수직 도핑 및 정전용량 밸런싱
CN105280714B (zh) 具有屏蔽电极结构的绝缘栅半导体装置和方法
US8466025B2 (en) Semiconductor device structures and related processes
US8362550B2 (en) Trench power MOSFET with reduced on-resistance
US20180130880A1 (en) Nanotube termination structure for power semiconductor devices
KR101346259B1 (ko) 모스펫 활성영역 및 에지 터미네이션 영역 전하 균형
KR101735230B1 (ko) 게이트 산화물 층에 감소된 전기장을 갖는 반도체 디바이스들
US8860098B2 (en) Vjfet devices
JP5586887B2 (ja) 半導体装置及びその製造方法
CN110718546B (zh) 绝缘栅极半导体器件及其制造方法
US9620583B2 (en) Power semiconductor device with source trench and termination trench implants
US20120018800A1 (en) Trench Superjunction MOSFET with Thin EPI Process
KR20190072631A (ko) 게이트 트렌치들 및 매립된 종단 구조체들을 갖는 전력 반도체 디바이스들 및 관련 방법들
US20110198689A1 (en) Semiconductor devices containing trench mosfets with superjunctions
KR20120106578A (ko) 두꺼운 트렌치 바텀 산화물을 구비하는 모스펫 장치
JP2018011079A (ja) トレンチ金属酸化物半導体電界効果トランジスタ
US7632760B2 (en) Semiconductor device having field stabilization film and method
US8421149B2 (en) Trench power MOSFET structure with high switching speed and fabrication method thereof
US20230163167A1 (en) Semiconductor device including a trench gate structure
KR20170137002A (ko) 결합된 게이트 트렌치 및 컨택 에칭 프로세스 및 그와 관련된 구조체
US9960269B2 (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid