KR101735230B1 - 게이트 산화물 층에 감소된 전기장을 갖는 반도체 디바이스들 - Google Patents

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Abstract

게이트 산화물 층 계면에서 감소된 전기장을 갖는 예를 들어 SiC로 만들어진, MOS-사이리스터, IGBT 또는 전력 MOSFET과 같은 반도체 디바이스가 개시된다. 일 실시예에서, 디바이스는 게이트(36), 소스(34), 및 드레인을 포함하고, 게이트는 적어도 부분적으로 게이트 산화물 층(40)과 접촉한다. 게이트 산화물 층 상에 전기장을 감소시키기 위하여, 디바이스는 제1 전도도 타입의 높게 도핑된 웰들(50), 예를들어 P+-타입 웰들 사이에 위치된, 상기 제1 전도도 타입의 높게 도핑된 영역(46'), 예를 들어 P+-타입 영역을, 반대의 제2 전도도 타입의 드리프트 영역(42), 예를 들어 N-타입 드리프트 영역의 일부로서, 상기 제2 전도도 타입의 JFET 영역(52), 예를 들어 N-타입 JFET 영역 내에 갖는다.

Description

게이트 산화물 층에 감소된 전기장을 갖는 반도체 디바이스들{SEMICONDUCTOR DEVICES HAVING REDUCED ELECTRIC FIELD AT A GATE OXIDE LAYER}
본 발명은 트랜지스터 구조체들에 관한 것이며, 보다 구체적으로는, 게이트 산화물에 감소된 전기장을 갖는 MOSFET들(metal-oxide-semiconductor field-effect transistors; 금속-산화물-반도체 전계-효과-트랜지스터)과 같은 트랜지스터 구조체들, 및 그러한 트랜지스터 구조체들을 만들기 위한 방법들에 관한 것이다.
MOSFET들(metal-oxide-semiconductor field-effect transistors)은 잘 알려져 있다. 특히 전력 MOSFET들(power MOSFETs)은 상업화되었고 전력 시스템들에 폭넓게 사용될 것이 기대된다. 탄화규소(Silicon Carbide)(SiC) 상의 전력 MOSFET들과 같은 전통적인 MOSFET 구조체들에 대하여, 한 잠재적인 문제는 디바이스의 JFET(junction field effect; 접합 전계 효과) 영역의 중앙의 게이트 산화물(gate oxide)에서의 높은 전기장의 존재이다. JFET 영역은 일반적으로 N-타입 도펀트를 포함할 수 있는 N-타입 드리프트(drift) 층의 활성 부분이고, 두 개의 P-타입 웰(wells) 사이에 위치한다. JFET 영역은 게이트 전압을 인가함으로써 P-타입 웰들의 표면들에 올라오는 채널 영역들과 접촉하는 영역을 말할 수 있다. JFET 영역은 N+ 소스 영역, 채널 영역, N-타입 드리프트 영역, 기판, 및 드레인 전극과 함께 전자들을 위한 전도 경로(conduction path)를 만든다. (동작가능한 최대치에 가까운) 높은 바이어스가 드레인에 인가되고 게이트가 접지 전위(ground potential)에 가깝게 유지되는 동작 조건하에서, 높은 전기장이 JFET 영역 바로 위에 있는 게이트 산화물 내에 생성된다. 계면 물질(interface material) 및 게이트 산화물의 결함들은, 드레인이 높은 양의(positive) 바이어스하에 놓이는 장기 블로킹 동작(long-term blocking operation) 동안 게이트 산화물 실패(failure)를 야기할 수 있다. 둘째로, 전통적인 MOSFET들은 드레인이 높은 양의 바이어스하에 놓이는 장기 블로킹 동작 동안 있을 수 있는 핫 캐리어 주입(hot carrier injection)에 시달릴 수 있다.
본 발명은 게이트 산화물 계면(gate oxide interface)에 감소된 전기장을 갖는 트랜지스터 디바이스에 관한 것이고, 따라서 낮은 게이트 산화물 장(field) 덕분에, 드레인이 높은 양의 바이어스하에 놓이는 장기 블로킹 동작 동안 개선된 디바이스 신뢰도를 야기하며, 드레인이 높은 양의 바이어스 하에 놓이는 장기 블로킹 동작 동안 핫 캐리어들이 게이트 산화물에 주입될 가능성의 감소를 야기한다. 일 바람직한 실시예에서, 트랜지스터 디바이스는 MOSFET 디바이스이고, 더 바람직하게는 탄화규소(SiC) MOSFET 디바이스이다. 그러나, 트랜지스터 디바이스는 더 일반적으로 트랜지스터{예를 들어, 전력 MOSFET; DIMOSFET(double implanted field effect transistor); IGBT(insulated gate bipolar transistor); 및 그 비슷한 것}를 갖는 디바이스의 임의의 타입일 수 있다.
일 실시예에서, 게이트 산화물에서 감소된 전기장을 갖는 트랜지스터 디바이스가 개시된다. 트랜지스터 디바이스는 게이트, 소스, 드레인을 포함하고, 게이트는 적어도 부분적으로는 게이트 산화물 층의 맨 위에 있다. 트랜지스터 디바이스는 게이트 산화물 상의 전기장을 감소시키도록 트랜지스터 디바이스의 JFET 영역 내에 P+ 영역을 갖는다. 트랜지스터 디바이스는 게이트 산화물 계면에서 전기장을 감소시킬 수 있고 드레인이 높은 양의 바이어스하에 놓이는 장기 블로킹 동작 동안 발생할 수 있는 신뢰도 문제들 또는 실패들을 상당히 감소시키거나 제거한다.
다른 실시예에서, 트랜지스터 디바이스는 게이트, 소스, 및 드레인을 갖고, 제1 전도도(conductivity) 타입의 제1 에피택셜 층(epitaxial layer), 제1 에피택셜 층 상의 제2 전도도 타입의 제2 에피택셜 층, 및 트랜지스터 디바이스의 제1 표면에 인접한 매몰 채널 층(buried channel layer)을 포함한다. 매몰 채널 층은 제2 에피택셜 층의 일부분을 가로질러 확장하고 적어도 부분적으로는 게이트 산화물로 덮인다. 트랜지스터 디바이스는 제1 에피택셜 층으로부터 트랜지스터 디바이스의 몸체 내로 정해진 깊이까지 하향 확장하는 제1 전도도 타입의 웰 영역, 웰 영역에 인접한 JFET 영역, 및 웰 영역 아래의 드리프트 층을 또한 포함한다.
일 실시예에서 P+ 영역일 수 있는 제1 전도도 타입의 분리 영역은 트랜지스터 디바이스의 JFET 영역 내로 도입된다. 일 실시예에서, P+ 영역은 실질적으로 JFET 영역의 중앙에 도입되고 소스에 연결되는데, 그것은 트랜지스터 디바이스의 드레인 측으로부터의 전기장을 효과적으로 막는다(shields). JFET 영역 내에 도입된 P+ 영역은 P+ 웰 영역들보다 더 얕을(shallower) 수도 있고, 그것은 전류 확산 저항(current spreading resistance)을 또한 완화시킨다.
다른 실시예에서, 게이트 산화물에서 감소된 전기장을 가진 MOSFET이 개시된다. MOSFET는 게이트, 소스, 드레인을 가지고, 게이트는 적어도 부분적으로는 게이트 산화물 층에 접촉한다. MOSFET는 P+-타입 에피택셜 층, 및 P+-에피택셜 층 상의 N+-타입 영역을 포함한다. MOSFET는 MOSFET의 제1 표면에 인접한 매몰 채널 층을 또한 포함하고, 매몰 채널 층은 N+-타입 영역의 일부분을 가로질러 확장한다. MOSFET는 P+-타입 에피택셜 층으로부터 MOSFET의 몸체 내로 정해진 깊이까지 하향 확장하는 P+-타입 웰, 및 P+ 웰에 인접한 JFET 영역을 또한 포함한다. MOSFET는 게이트 산화물 상의 전기장을 감소시키기 위하여 JFET 영역 내에 P+ 영역을 또한 포함한다.
게이트 산화물에서 감소된 전기장을 갖는 디바이스들을 형성하기 위한 방법이 또한 개시된다. 일 실시예에서, 트랜지스터 디바이스를 형성하기 위한 방법이 개시된다. 방법은 소스 및 게이트를 제공하는 단계를 포함하고, 게이트는 적어도 부분적으로는 게이트 산화물 층에 접촉한다. 방법은 게이트 산화물 상의 전기장을 감소시키기 위하여 P+-타입 웰에 인접한 JFET 영역 내에 P+ 영역을 제공하는 단계를 또한 제공한다.
다른 실시예에서, 트랜지스터를 형성하는 방법이 개시되는데 그것은 기판 상에 드리프츠 층을 제공하는 단계 및 드리프트 층 상에 웰 영역을 임플란팅(implanting)하는 단계를 포함한다. 방법은 제1 에피택셜 층을 제공하여 제1 에피택셜 층이 웰 영역의 적어도 일부를 덮도록 하는 단계, 제2 에피택셜 층을 제1 에피택셜 층 상에 제공하는 단계, 및 매몰 채널 층을 제2 에피택셜 층의 일부 상에 제공하는 단계를 또한 포함한다. 소스 및 게이트가 제공되고, 게이트는 적어도 부분적으로는 게이트 산화물 층과 접촉한다. 방법은 P+ 영역을 웰 영역에 인접한 JFET 영역 내에 도입하는 단계를 또한 포함한다.
또 다른 실시예에서, MOSFET를 형성하는 방법이 개시된다. 방법은 P+-타입 에피택셜 층을 드리프트 층 상에 제공하는 단계 및 N+-타입 영역을 P+-타입 에피택셜 층 상에 제공하는 단계를 포함한다. 매몰 채널 층은 MOSFET의 제1 표면에 인접하여 제공되고, 매몰 채널 층은 N+-타입 영역의 일부를 가로질러 확장한다. P+-타입 웰은 P+-타입 에피택셜 층으로부터 MOSFET의 몸체 내로 정해진 깊이까지 하향 확장하여 형성된다. 소스 및 게이트가 제공되고, 게이트는 적어도 부분적으로는 게이트 산화물 층과 접촉한다. 방법은 게이트 산화물 상의 전기장을 감소시키기 위하여 P+-타입 웰 영역에 인접한 JFET 영역 내에 P+ 영역을 제공하는 단계를 또한 포함한다.
본 기술분야에 숙련된 자들은 본 발명의 범위를 이해할 것이고 첨부 그림 도면들과 관련하여 바람직한 실시예들의 이하의 상세한 설명을 읽은 후 그것들의 추가적인 태양들을 이해할 것이다.
이 명세서의 부분을 형성하고 이에 포함된 첨부 그림 도면들은 발명의 몇몇 태양들을 설명하고, 설명과 함께 발명의 원리들을 설명하는 역할을 한다.
도 1은 매몰 채널을 갖는 DIMOSFET(double implanted field effect transistor)이다.
도 2는 게이트 산화물 계면에 감소된 전기장을 갖지 않는 표준 MOSFET 셀의 다른 실시예이다.
도 3a는 일 실시예에 따른 트랜지스터 디바이스의 JFET 영역 내에 도입된 P+ 영역을 포함하는 새로운 구조체를 갖는 트랜지스터 디바이스를 도시한다.
도 3b는 일 실시예에 따른 트랜지스터 디바이스의 JFET 영역 내에 도입된 복수의 P+ 영역을 포함하는 새로운 구조체를 갖는 대안의 트랜지스터 디바이스를 도시한다.
도 4a는 2.6미크론의 표준 JFET 갭(gap)을 갖는 관습적인 MOSFET에 대한 순방향 전류 전도 분포(forward current conduction distribution)를 도시한다.
도 4b는 0.8미크론의 좁은(narrowed) JFET 갭을 갖는 관습적인 MOSFET에 대한 순방향 전류 전도 분포를 도시한다.
도 4c는 일 실시예에 따른 트랜지스터 디바이스의 JFET 영역 내에 도입된 P+영역을 갖고 2.6미크론의 표준 JFET 갭을 갖는 MOSFET에 대한 순방향 전류 전도 분포를 도시한다.
도 5는 도 4a 내지 4c에 도시된 다양한 MOSFET들에 대한 순방향 IV 곡선들의 그래픽 표현인데, 그것은 트랜지스터 디바이스의 JFET 영역 내에 도입된 P+ 영역을 갖는 제안된 트랜지스터 구조체가 표준 JFET 갭을 갖는 관습적인 MOSFET와 동일한 온-저항(on-resistance)을 보임을 도시한다.
도 6a는 960볼트의 블로킹 전압(blocking voltage)에서 2.6미크론의 표준 JFET 갭을 갖는 관습적인 MOSFET에 대한 전기장 분포의 그래픽 도시이다.
도 6b는 960볼트의 블로킹 전압에서 0.8미크론의 좁은 JFET 갭을 갖는 관습적인 MOSFET에 대한 전기장 분포의 그래픽 도시이다.
도 6c는 일 실시예에 따른 트랜지스터 디바이스의 JFET 영역 내에 도입된 P+영역을 갖고 960볼트의 블로킹 전압에서 2.6미크론의 표준 JFET 갭을 갖는 MOSFET에 대한 전기장 분포의 그래픽 도시이다
도 7은 도 4a 내지 4c에 도시된 다양한 MOSFET들에 대한 게이트 산화물의 중심에서 게이트 산화물의 상부의 전기장 분포의 그래픽인데, 그것은 온-상태 저항(on-state resistance)을 희생하지 않고 트랜지스터 디바이스의 JFET 영역 내에 도입된 P+ 영역을 갖는 트랜지스터 구조체에 의해 달성된 상당한 전기장 감소를 도시한다.
이하에서 개시된 실시예들은 본 기술분야에 숙련된 자들이 실시예들을 실현하는 데 필요한 정보를 나타내며, 실시예들을 실현하는 최상의 모드를 나타낸다. 첨부 도면들에 비추어 이하의 설명을 읽으면, 본 기술분야에 숙련된 자들은 본 발명의 개념을 이해할 것이고 본원에 특정하여 다루지 않은 개념들의 응용들을 인식할 것이다. 이러한 개념들과 응용들은 첨부 청구항들과 본 발명의 범위 내에 속한다는 것이 이해되어야 한다.
본원에서 다양한 요소들을 설명하기 위해 용어들 "제1", "제2" 등이 사용되지만, 이러한 요소들은 이러한 용어들에 의해 한정되면 안 된다는 것이 이해될 것이다. 이러한 용어들은 하나의 요소로부터 다른 요소를 구분하기 위해서만 사용된다. 예를 들어, 본 발명의 범위에서 벗어나지 않으면서, 제1 요소는 제2 요소로 지칭될 수 있고, 유사하게, 제2 요소는 제1 요소로 지칭될 수 있다. 본원에 사용되듯이, 용어 "및/또는"은 연관되고 나열된 항목들 중 하나 이상의 임의의 및 모든 조합을 포함한다.
층, 영역, 또는 기판과 같은 요소가 다른 요소 "상(on)"에 있거나 다른 요소 "상으로(onto)" 확장된다고 언급될 때, 이 요소는 그 다른 요소 상에 직접 있거나 그 다른 요소 상으로 직접 확장되거나, 또는 중간 요소가 존재할 수도 있다는 것이 이해될 것이다. 반면, 요소가 다른 요소 "상에 직접(directly on)" 있거나 다른 요소 "상으로 직접(directly onto)" 확장된다고 언급될 때, 중간 요소가 존재하지 않는다. 마찬가지로, 층, 영역 또는 기판과 같은 요소가 다른 요소 "위에(over)" 있거나, 그 "위로(over)" 확장된다고 언급될 때, 이 요소는 직접적으로 그 다른 요소 위에 있거나, 직접적으로 그 위로 확장될 수 있거나, 또는 중간 요소가 존재할 수도 있다는 것이 이해될 것이다. 반면, 요소가 다른 요소의 "직접적으로 위에(directly over)" 있거나 "직접적으로 위로(directly over)" 확장된다고 언급될 때, 어떠한 중간 요소도 존재하지 않는다. 또한 한 요소가 또 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 언급될 때, 이 요소는 그 다른 요소에 직접 연결되거나 결합될 수 있고, 또는 중간 요소가 존재할 수도 있다는 것을 이해할 것이다. 반면, 요소가 또 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 언급될 때, 중간 요소는 존재하지 않는다.
"아래(below)" 또는 "위(above)" 또는 "상위(upper)" 또는 "하위(lower)" 또는 "수평(horizontal)" 또는 "수직(vertical)"과 같은 상대적 용어들은 본원에서, 도면에서 도시된 대로 하나의 요소, 층, 또는 영역과 또 다른 요소, 층, 또는 영역의 관계를 설명하기 위해 이용될 수 있다. 이들 용어들 및 전술된 용어들은 도면들에 도시된 배향에 더하여 장치의 상이한 배향들을 포괄하도록 의도된 것임을 이해할 것이다.
본원에 사용된 용어들은 오직 특정 실시예들을 설명하기 위한 목적을 위한 것이고, 발명의 한정이 되는 것을 의도하지 않는다. 본원에 사용된 바와 같이, 단수 형식들 "한(a)", "하나(an)", 및 "그(the)"는 명백히 다르게 명시되지 않는 한, 복수 형식들 또한 포함하는 것이 의도된다. 용어들 "포함하다(comprises)", "포함하는(comprising)", "포함하다(includes)", 및/또는 "포함하는(including)"은 본원에 사용될 때 명시된 특징들, 정수들, 단계들, 동작들, 요소들 및/또는 구성요소들의 존재를 특정하지만, 하나 이상의 기타 특성들, 정수들, 단계들, 동작들, 요소들, 구성요소들 및/또는 이들의 그룹들의 존재 또는 부가를 제외하지 않는다는 것이 더 이해될 것이다.
다르게 정의되지 않는 한, (기술적 및 과학적 용어들을 포함하여) 본원에 사용된 모든 용어들은 본 발명이 속하는 기술분야의 숙련자들에 의해 흔히 이해되는 것과 동일한 의미를 가진다. 본원에 사용된 용어들은 이 명세서과 관련 기술의 맥락에서 그들의 뜻과 일치하는 뜻을 가지는 것으로 해석되어야 하고, 여기서 명시적으로 그렇게 정의하지 않는 이상 이상적이거나 너무 형식적인 의미로 해석되지 않는다는 것이 더 이해될 것이다.
게이트 산화물 계면에서 감소된 전기장을 갖고, 따라서 개선된 디바이스 신뢰도를 야기하는 MOSFET 구조체에 대한 필요가 있다. 이 문제를 해결하는 한 접근은 JFET 갭을 좁게 하는 것이다. 그러나 관습적인 MOSFET 디바이스 상에서 {순방향 전압 강하(forward voltage drop)를 희생하지 않고} JFET 갭을 좁히는 것은 높은 전기장 압력(stressing)하에서 디바이스 신뢰도를 개선시킬 수 있지만, 실패를 제거하지 못할 수 있음이 본 발명의 발명자들에 의해 인식되었다.
본 발명은 게이트 산화물 계면에서 전기장을 감소시키기 위하여 새로운 구조체를 갖고, 드레인이 높은 양의 바이어스하에 놓이는 장기 블로킹 동작하의 실패 또는 신뢰도 문제들을 상당히 감소시키거나 제거하는 트랜지스터 디바이스에 관련된다. 일 바람직한 실시예에서, 트랜지스터 디바이스는 MOSFET 디바이스이고 매우 더 바람직하게는 탄화규소(SiC) MOSFET 디바이스이다. 그러나, 트랜지스터 디바이스는 일반적으로 트랜지스터{예를 들어, 전력 MOSFET; DMOSFET(double differentiated field effect transistor); UMOSFET(trench gated metal oxide semiconductor field effect transistor); IGBT(insulated gate bipolar transistor); 및 그 비슷한 것}를 갖는 디바이스의 임의의 타입일 수 있다.
일 실시예에서, 게이트 산화물에서 감소된 전기장을 갖는 트랜지스터 디바이스가 개시된다. 트랜지스터 디바이스는 게이트, 소스, 드레인을 포함하고, 게이트는 적어도 부분적으로는 게이트 산화물 층의 맨 위에 있다. 트랜지스터 디바이스는 게이트 산화물 상의 전기장을 감소시키도록 트랜지스터 디바이스의 JFET 영역 내에 적어도 하나의 P+ 영역을 갖는다. 트랜지스터 디바이스 내에서 발생할 수 있는 재료 결함들(material defects)의 존재로 인해, 트랜지스터 디바이스에 발생할 수 있기 때문에, 게이트 산화물 내의 높은 전기장은 결함이 있는 점들(points)에서 또는 그 주변에서 강화될 수 있다. 전기장을 감소시키는 것은, 특히 드레인이 높은 양의 바이어스하에 놓이는 장기 블로킹 동작에서, 트랜지스터 디바이스의 신뢰도에 대해 결함들이 하는 역할을 상당히 감소시킬 수 있다. 탄화규소 MOSFET들에서, 신뢰도를 보장하기 위해서, 게이트 장(gate field)을 정격 전압에서 일(1) MV/cm 미만으로 감소시키는 것이 바람직할 수 있다.
다른 실시예에서, 트랜지스터 디바이스는 게이트, 소스, 및 드레인을 갖고, 제1 전도도 타입의 제1 에피택셜 층, 제1 에피택셜 층 상의 제2 전도도 타입의 제2 에피택셜 층, 및 트랜지스터 디바이스의 제1 표면에 인접한 매몰 채널 층을 포함한다. 매몰 채널 층은 제2 에피택셜 층의 일부분을 가로질러 확장하고 적어도 부분적으로는 게이트 산화물 층으로 덮인다. 트랜지스터 디바이스는 제1 에피택셜 층으로부터 트랜지스터 디바이스의 몸체 내로 정해진 깊이까지 하향 확장하는 제1 전도도 타입의 웰 영역, 웰 영역에 인접한 JFET 영역, 및 웰 영역 아래의 드리프트 층을 또한 포함한다.
일 실시예에서 P+ 영역일 수 있는 제1 전도도 타입의 분리 영역은 디바이스의 JFET 영역 내로 도입된다. 일 실시예에서, P+ 영역은 실질적으로 JFET 영역의 중앙에 도입되고 소스에 연결되는데, 그것은 디바이스의 드레인 측으로부터의 전기장을 효과적으로 막는다. JFET 영역 내에 도입된 P+ 영역은 P+ 웰 영역들보다 더 얕을 수도 있고, 그것은 전류 확산 저항을 또한 완화시킨다.
본 발명의 다양한 실시예들을 구체적으로 설명하기 전에, 본원에 개시된 트랜지스터 디바이스들의 더 나은 이해를 가능하게 할 발명자들에 의해 행해진 연구의 논의가 제공된다.
도 1은 게이트 산화물 계면에 감소된 전기장을 갖지 않는 MOSFET 디바이스(10)를 도시한다. 도 1에서, MOSFET 디바이스(10)는 전통적인 DMOSFET이다. 전통적인 DMOSFET(10)는 소스(12), 게이트(14), 및 반도체 몸체(20) 상에 위치하는 드레인(16)을 포함하며, 게이트(14)는 게이트 영역을 절연하는(insulating) 산화물 층(18) 맨 위에 있다. DMOSFET(10)는 P+-타입 웰(22)을 포함하고, 그 P+-타입 웰은 약 0.5미크론의 깊이로 반도체 몸체(20)에 임플란팅되고, 다른 도펀트 레벨이 사용될 수 있긴 하지만, 일 실시예에서 약 5×1018cm- 3와 5×1020cm-3 사이와 같은 적절한 레벨로 도핑된다. N+ 소스 영역(24)은 다른 도펀트 레벨이 사용될 수 있긴 하지만, 일 실시예에서 대략 5×1019cm- 3와 같은 적절한 레벨로 도핑된다. N+ 소스 영역(24)은 P+-타입 웰(22)에 인접하고 P+-타입 웰(22)과 매몰 채널(26) 사이에 위치한다. 매몰 채널(26)은 활성 영역들 사이의 반도체 몸체(20), 즉, JFET 영역(28), P+-타입 웰(22) 및 소스 영역(24)의 일부를 가로질러 확장한다.
JFET 영역(28)은 일반적으로 N-타입 도펀트를 포함할 수 있는 N-타입 드리프트 층의 활성 부분이고 P+-타입 웰(22)과 같은 두 개의 P-타입 웰 사이에 위치한다. JFET 영역은 일반적으로 게이트 전압을 인가함으로써 P-타입 웰들의 표면들로 올라오는 채널 영역들과 접촉하는 영역을 말한다. JFET 영역(28)은 N+ 소스 영역(24), 채널 영역(26), N-타입 드리프트 영역(30), 기판, 및 드레인 전극(16)과 함께 전자들을 위한 전도 경로를 만든다. JFET 영역(28)은 에피택셜 성장 또는 임플란테이션(implantation)에 의해 제공될 수 있다. 소정의 실시예들에서, JFET 영역(28)은 약 0.5미크론에서 1.5미크론의 범위의 두께를 가질 수 있다. 매몰 채널(26), JFET 영역(28), 및 DMOSFET(10)의 서포팅 드리프트 영역(30)은 적절한 레벨들로 도핑될 수 있다. 다른 도펀트 레벨들이 사용될 수 있긴 하지만, 일 실시예에서, 매몰 채널(26)은 약 1×1016cm-3과 1×1017cm-3 사이로 도핑될 수 있고, JFET 영역(28)은 약 2×1016cm-3과 5×1016cm-3 사이로 도핑될 수 있으며, 서포팅 드리프트 영역(30)은 약 2×1014cm-3과 5×1016cm-3 사이로 도핑될 수 있다.
전형적인 DMOSFET에서, 제조 프로세스는 층 성장(layer growth) 동안 도핑 대신에 이온 임플란테이션(ion implantation)을 사용함으로써 채널 표면을 제어한다. 이온 임플란테이션은 DMOSFET들에서 정확하게 달성하기 어렵고, 그 결과로 초래된 디바이스들은 채널 이동성(channel mobility)에 있어서 한계가 있다. 게다가, 도 1에 도시된 전통적인 DMOSFET(10)는 디바이스의 JFET 영역(28)의 중앙의 게이트 산화물에 높은 전기장을 가질 수 있다.
게이트 산화물 및 계면 물질 내의 임의의 결함들에 결합된 높은 전기장은 드레인이 높은 양의 바이어스하에 놓이는 장기 블로킹 동작 하의 게이트 산화물 실패를 야기할 수 있다. 또한, 도 1에 도시된 전통적인 DMOSFET(10)는 드레인이 높은 양의 바이어스하에 놓이는 장기 블로킹 동작 동안 있을 수 있는 핫 캐리어 주입에 시달릴 수 있다.
도 2는 게이트 산화물 계면에 감소된 전기장을 갖지 않는 표준 DMOSFET 셀의 다른 실시예를 도시한다. 도 2에서, DMOSFET(32)는 DMOSFET의 몸체 상에 위치한 드레인(38), 게이트 콘택트(36) 및 소스(34)를 포함하고, 게이트 콘택트(36)는 게이트 영역을 절연하는(insulating) 산화물 층(40) 맨 위에 있다. DMOSFET(32)는 서포팅 N-드리프트 층(42) 및 N+-기판(44)을 가질 수 있고, 그것은 일 실시예에서 탄화규소 기판일 수 있다. DMOSFET(32)는 적어도 하나의 P+ 영역(46) 및 적어도 하나의 N+ 영역(48)을 또한 포함할 수 있다. DMOSFET는 적어도 하나의 P+ 영역(46)을 갖는 DMOSFET(32)의 몸체 내로 임플란팅된 적어도 하나의 P+-타입 웰 영역(50)을 또한 포함한다. 적어도 하나의 N+ 소스 영역(48)은 (일 실시예에서 대략 5×1019cm-3와 같은) 적절한 레벨로 도핑될 수 있고, 적어도 하나의 P+ 영역(46)에 인접한다. JFET 영역(52)은 산화물 층(40)의 밑에 위치하고 일 실시예에서 약 2×1016cm-3과 5×1016cm-3 사이와 같은 적절한 레벨들로 도핑된다. DMOSFET(32)의 서포팅 드리프트 영역(52)은 (일 실시예에서 약 2×1014cm-3과 5×1016cm-3 사이와 같은) 적절한 레벨들로 또한 도핑될 수 있고 (임의의 물질로 임의로 만들어질 수 있으나, 일 실시예에서 N+ 탄화규소 기판일 수 있는) 기판(44)에 의해 아래 드레인(38)에까지 지지된다.
전형적인 관련 기술 DMOSFET에서, 제조 프로세스는 층 성장 동안 도핑 대신 이온 임플란테이션을 사용함으로써 채널 표면을 제어한다. 이온 임플란테이션은 DMOSFET들에서 정확하게 달성하기 어렵고, 그 결과로 초래된 디바이스들은 채널 이동성에 있어서 한계가 있다. 게다가, 도 2에 도시된 DMOSFET(32)는 디바이스의 JFET 영역(52)의 중앙의 게이트 산화물에 높은 전기장을 가질 수 있다. 게이트 산화물 및 계면 물질 내의 임의의 결함들에 결합된 높은 전기장은 드레인이 높은 양의 바이어스하에 놓이는 장기 블로킹 동작 하의 게이트 산화물 실패를 야기할 수 있다. 또한, 도 2에 도시된 DMOSFET(32)는 드레인이 높은 양의 바이어스하에 놓이는 장기 블로킹 동작 동안 있을 수 있는 핫 캐리어 주입에 시달릴 수 있다.
도 1 및 2의 관련 기술 MOSFET는 역 바이어스 동작에서 입사 전압들(incident voltages)을 블로킹하는 능력으로 온(on) 상태에서 최대 전류 흐름을 증가시키고 게이트 산화물 계면에서 전기장을 감소시키는 트랜지스터 설계에 대한 수정들의 공통적인 필요를 도시한다. 예시를 목적으로, 도 1 내지 3에 도시된 디바이스들의 기판 및 드리프트 층이 각각 탄화규소(SiC)로 형성되었다고 가정한다. 그러나, 다른 반도체 물질들이 사용될 수 있다.
게이트 산화물 계면에서 높은 전기장을 처리하는 한 접근법은 JFET 갭을 좁히는 것이다. 그러나, 관습적인 MOSFET 디바이스 상에서 (순방향 전압 강하를 희생하지 않고) JFET 갭을 좁히는 것은 드레인이 높은 양의 바이어스하에 놓이는 장기 블로킹 동작 동안 디바이스 신뢰도를 개선시킬 수 있지만, 실패를 제거하지 못할 수 있음이 본 발명의 발명자들에 의해 인식되었다.
게이트 산화물 계면에서 전기장을 감소시키고 드레인이 높은 양의 바이어스하에 놓이는 장기 블로킹 동작 동안 실패를 제거하기 위해서, 새로운 트랜지스터 구조체가 제안된다. 적어도 하나의 분리된 P+ 영역이 JFET 영역 내에 도입된다. 일 실시예에서, 적어도 하나의 P+ 영역은 실질적으로 JFET 영역의 중앙에 도입되고 소스에 연결되는데, 그것은 디바이스의 드레인 측으로부터의 전기장을 효과적으로 막는다. JFET 영역 내에 도입된 적어도 하나의 P+ 영역은 P+ 웰 영역들보다 얕을 수도 있고, 그것은 전류 확산 저항을 또한 완화시킨다.
이제 도 3a를 참조하면, 제안된 새로운 구조체가 도시된다. 도 3a는 JFET 영역에의 적어도 하나의 P+ 영역의 도입 덕분에 게이트 산화물 계면에서 전기장을 감소시킨 디바이스를 도시한다. 도 3a에서 정사각형 또는 직사각형 형태가 도시되지만, JFET 영역에 도입된 적어도 하나의 P+ 영역은 임의의 형태일 수 있다. 추가로, JFET 영역에 도입된 P+ 영역은 JFET 영역의 표면과 동일 평면상에 있을 수 있거나 P+ 영역은 JFET 영역의 상부 표면보다 아래에 있을 수 있다.
도 3a에서, 디바이스는 DMOSFET이지만, 디바이스는 MOSFET들, UMOSFET들, IGBT들 및 그 비슷한 것들을 포함하지만 그에 한정되지 않는 소스, 게이트, 게이트 산화물 층, P+ 웰, 및 JFET 영역을 갖는 임의의 타입의 디바이스일 수 있다. 도 1에 도시된 전통적인 DMOSFET와 같이, 새로운 구조체는 소스(34) 및 게이트 콘택트(36)를 포함하고, 게이트 콘택트(36)는 게이트 영역을 절연하는 산화물 층(40) 맨 위에 있다. 디바이스는 약 0.5미크론의 깊이로 디바이스에 임플란팅되고, 다른 도펀트 레벨들이 사용될 수 있긴 하지만, 일 실시예에서 약 5×1018cm-3과 5×1020cm-3 사이와 같은 적절한 레벨들로 도핑된 P+-타입 웰(50)을 포함한다. N+ 소스 영역(48)은 (다른 도펀트 레벨들이 사용될 수 있긴 하지만, 일 실시예에서 대략 5×1019cm-3와 같은) 적절한 레벨로 도핑되고 P+ 웰(50)에 인접하며 P+-타입 웰(50)과 매몰 채널(54) 사이에 위치한다. 매몰 채널(54)은 활성 영역들 사이의 디바이스의 일부, 즉, JFET 영역(52)을 가로질러 확장할 수 있다.
JFET 영역(52)과 같은 JFET 영역은 일반적으로 N-타입 도펀트를 포함할 수 있는 N-타입 드리프트 층의 활성 부분이고 두 개의 P-타입 웰 사이에 또는 P+-타입 웰(50)과 같은 P+-타입 웰 내부에 위치한다. JFET 영역은 일반적으로 게이트 전압을 인가함으로써 P-타입 웰의 표면으로 올라오는 채널 영역들과 접촉하는 영역을 말할 수 있다. JFET 영역(52)은 N+ 소스 영역(48), 채널 영역(54), N-타입 드리프트 영역(42), 기판 및 드레인(도 3a에 도시되지 않음)과 함께 전자들을 위한 전도 경로를 만든다. JFET 영역(52)은 에피택셜 성장에 의해 또는 임플란테이션에 의해 제공될 수 있다. 소정의 실시예들에서, JFET 영역(52)은 약 0.5미크론에서 약 1.5미크론의 범위의 두께를 가질 수 있다.
디바이스의 서포팅 드리프트 영역(42), JFET 영역(52), 및 매몰 채널(54)은 적절한 레벨들로 도핑될 수 있다. 다른 도펀트 레벨들이 사용될 수 있긴 하지만, 일 실시예에서, 매몰 채널(54)은 약 1×1016cm-3과 1×1017cm-3 사이로 도핑될 수 있고, JFET 영역(52)은 약 1×1016cm-3과 5×1017cm-3 사이로 도핑될 수 있으며, 서포팅 드리프트 영역(42)은 약 1×1014cm-3과 5×1016cm-3 사이로 도핑될 수 있다.
새로운 제안된 디바이스에서, 분리된 P+ 영역(46')과 같은 적어도 하나의 분리된 P+ 영역(46')이 도 3a에 도시된 바와 같이 JFET 영역(52) 내에 도입된다. 도 3a에 정사각형 또는 직사각형 형태가 도시되었지만, JFET 영역(52) 내에 도입된 적어도 하나의 분리된 P+ 영역(46')은 임의의 형태일 수 있다. 추가로, JFET 영역(52) 내에 도입된 적어도 하나의 분리된 P+ 영역(46')은 JFET 영역(52)의 표면과 같은 높이일 수 있거나 적어도 하나의 분리된 P+ 영역(46')은 JFET 영역(52)의 상부 표면보다 밑에 있을 수 있다. 일 실시예에서 분리된 P+ 영역(46')은 대략 1×1018cm-3 이상의 도핑과 함께 알루미늄을 임플란팅함으로써 형성될 수 있다. 일 실시예에서, 분리된 P+ 영역(46')은 실질적으로 JFET 영역(52)의 중앙에 도입될 수 있고 소스(34)에 연결되는데, 그것은 디바이스의 드레인 측으로부터의 전기장을 효과적으로 막는다. JFET 영역(52) 내에 도입된 분리된 P+ 영역(46')은 P+-타입 웰 영역들(50)보다 얕을 수도 있고, 그것은 전류 확산 저항을 또한 완화시킨다.
다른 깊이가 사용될 수 있긴 하지만, 일 실시예에서, 분리된 P+ 영역(46')은 디바이스 내로 대략 0.2미크론의 깊이이다. 또한, 다른 너비들이 가능하긴 하지만, 일 실시예에서 JFET 영역(52) 내에 도입된 분리된 P+ 영역(46')은 0.5와 1.0미크론 사이의 너비일 수 있다. 도 3에 도시된 바와 같이, 분리된 P+ 영역(46')은 시뮬레이션의 목적으로만 사용되는 옴 접촉(ohmic contact)을 가질 수 있다{분리된 P+ 영역(46') 내에 박스로 도시됨}. 동작에서, 분리된 P+ 영역(46')은 소스(34)에 쇼트된다(shorted).
도 3b는 JFET 영역(52) 내에 도입된 복수의 P+ 영역들(46' 및 46'')을 포함하는 새로운 구조체를 갖는 대안의 트랜지스터 디바이스를 도시한다. 임의의 수의 P+ 영역들(46' 및 46'')이 JFET 영역(52) 내에 도입될 수 있긴 하지만, 도 3b에서, JFET 영역(52) 내에 도입된 두 개의 P+ 영역들(46' 및 46'')이 있다. 다양한 실시예에서, P+ 영역들(46' 및 46'')은 JFET 영역(52)의 상부 표면 밑에 다양한 형태 및 다양한 임플란트 프로필(implant profiles)을 가질 수 있다. 도 3b의 실시예에서, P+ 영역들(46' 및 46'')은 JFET 영역(52)의 상부 표면 아래에 있다. 특히, 일 실시예에서, 하나 이상의 P+ 영역들(46' 및 46'')은 P+ 영역들(46' 또는 46'')이 소스(34)에 쇼트되는 한, MOS 계면에 대한 임플란트 손상을 감소시키기 위하여 JFET 영역(52)의 상부 표면에 역행할(retrograde) 수 있다.
도 4a 내지 4c는 다양한 디바이스의 순방향 전류 전도 분포들을 도시한다. 도 4a는 대략 2.6미크론의 전형적인 JFET 갭을 갖는 관습적인 제어 MOSFET에 대한 순방향 전류 전도 분포를 도시한다. 도 4b는 대략 0.8미크론의 좁은 JFET 갭을 갖는 제어 MOSFET에 대한 순방향 전류 전도 분포를 도시한다. 도 4b에서 보일 수 있듯이, 좁은 JFET 갭을 갖는 MOSFET는 관습적인 제어 MOSFET에 비교하여 확산 저항을 상당히 증가시킨다. 이것은 좁은 JFET 갭을 갖는 MOSFET가 좁은 JFET 영역에 병목을 생성함을 나타낸다. 도 4c는 JFET 갭 내에 도입된 P+ 영역 및 약 2.6미크론의 표준 JFET 갭을 갖는 제안된 구조체를 갖는 MOSFET에 대한 순방향 전류 전도 분포를 도시한다. 도 4c에서 보일 수 있듯이, JFET 갭 내에 도입된 P+ 영역을 갖는 제안된 구조체를 갖는 MOSFET는 좁은 JFET 갭을 갖는 MOSFET와 연관된 증가된 확산 저항을 갖지 않고, 표준 JFET 갭을 갖는 전통적인 MOSFET에 더 일치한다.
또한, 도 5에서 보일 수 있듯이, JFET 갭 내에 도입된 P+ 영역을 갖는 제안된 디바이스는 표준 JFET 갭을 갖는 관습적인 MOSFET와 동일한 온-저항을 또한 보인다. 도 5는 도 4a 내지 4c에 도시된 각각의 디바이스의 드레인 전압 대 드레인 전류 밀도로 측정된 순방향 IV'들을 도시한다. 도 5로부터 보일 수 있듯이, 좁은 JFET 갭을 갖는 MOSFET는 표준 JFET 갭을 갖는 관습적인 MOSFET에 비교하여 더 낮은 온-저항을 갖는 한편, JFET 갭 내에 도입된 P+ 영역을 갖는 제안된 디바이스는 표준 JFET 갭을 갖는 관습적인 MOSFET와 동일한 온-저항을 또한 보인다.
도 6a 내지 6c는 G2 1200V 제어 DMOSFET들에 비교하여 도 4a 내지 4c에 도시된 디바이스들의 전기장 윤곽(contours)을 도시한다. 960볼트의 드레인 전압이 이 시뮬레이션들에 사용되었다. 도 6a 내지 6c에서 보이듯이, JFET 갭 내에 도입된 P+ 영역을 갖는 제안된 디바이스는 표준 JFET 갭을 갖는 관습적인 DMOSFET에 비교하여 게이트 산화물 계면에서 감소된 전기장을 야기한다(도 6c).
이것은 도 7에서 또한 보여질 수 있는데, 도 7은 게이트 산화물의 상부에서 및 게이트 산화물의 중앙에서의 전기장 분포들을 도시한다. 도 7에서 보이듯이, 상당한 전기장 감소가 온-저항을 모두 희생하지 않고 JFET 갭 내에 도입된 P+ 영역을 갖는 제안된 구조체 상에서 달성된다.
도 3의 제안된 구조체는 임의의 다양한 표준 기술들에 따라 제작될 수 있다. 비슷하게, JFET 영역(52) 내에 도입된 P+ 영역(46')은 본 발명의 임의의 다양한 표준 기술들 일 실시예에 따라 형성될 수 있다. 프로세스를 통해, 예시적인 물질들, 도핑 타입들, 도핑 레벨들, 구조체 치수들(structure dimensions), 및 선택된 대체물들이 보여지고, 이 태양들은 단지 예시적인 것이며, 본원에 개시된 개념들 및 후술하는 청구항들은 이 태양들에 한정되지 않는다.
본원에 설명된 개선된 트랜지스터 구조체를 형성하는 방법은 관련 기술의 DMOSFET들을 위해 유리하게 사용된 기술을 강화한다. 그러나, 전통적인 방법들은 트랜지스터 디바이스가 트랜지스터 디바이스의 JFET 영역 내에 도입된 P+ 영역을 포함한다는 사실을 설명하기 위해 수정된다. 위에 언급된 바와 같이, 이 발명에 따른 MOSFET들은 알려진 방법에 의해 형성된 탄화규소 기판을 선택적으로 포함한다. 도 2 및 3을 다시 참조하면, 4H-SiC의 드리프트 영역 층(42)은 기판(44) 상에서 에피택셜 성장된다. 방법은 적어도 하나의 제1 전도도 타입(바람직하게는 P+)의 도핑된 웰 영역(50)을 포함한다. 웰 영역(50)은 임의의 흔한 기술에 의해 형성될 수 있지만 바람직하게는 디바이스의 상부에서 아래로 1미크론보다 큰 깊이로 디바이스에 도펀트들을 임플란팅함으로써 형성된다. (일 실시예에서 N+와 같은) 제2 전도도 타입의 제2 층(48)은 제1 층(50) 상에 형성된다. 이 시점에서 트랜지스터 디바이스의 몸체는 상부에서 하부로 전기 전도를 제어하기 위하여 바람직하게는 탄화규소의 반도체 층들을 포함한다.
구조체들(46, 48, 50, 및 52)은 이온 임플란테이션에 의해 우선(primarily) 형성되고, 그다음에 층(54)이 에피택시에 의해 상부에 성장된다. 매몰 채널 층(54)은 에피택시에 의해 형성되고, 매몰 채널 층(54)은 P+-타입 웰(50) 및 N+ 소스 영역(48) 위의 영역들에서 선택적으로 관통하여 에칭되어, 그 층들에의 접촉을 만든다. 그 뒤에, 채널(54)은 이산화규소와 같은 게이트 절연 층{게이트 산화물(40)}으로 덮이고, 그 위에 게이트 콘택트(36)가 형성된다. 그다음에 제1 전도도 타입의 영역은 임의의 알려진 방법들에 따라 JFET 영역으로 도입된다. 일 실시예에서, 제1 전도도 타입의 영역은 P+ 영역이다. 이 타입들의 트랜지스터에서 공통인, 소스 및 드레인 콘택트들(34 및 38)은 트랜지스터 디바이스를 완성한다.
본원에 설명된 방법은 게이트 산화물 계면에서 전기장을 감소시키도록 JFET 영역에 도입된 P+ 영역을 포함하는 다른 트랜지스터들을 형성하도록 또한 사용될 수 있다. 따라서, 이 발명은 다양한 MOSFET로 한정되는 것이 아니라, 절연 게이트 쌍극성 트랜지스터 및 금속-산화물-반도체 제어 사이리스터들(metal-oxide-semiconductor controlled thyristors)에 동일하게 적용 가능하다. 모든 이 디바이스들을 형성하기 위해 사용되는 반도체 물질은 바람직하게는 탄화규소이지만, 발명은 그것에 한정되지 않는다.
본 기술분야에 숙련된 자는 본 발명의 바람직한 실시예들에 개선들 및 수정들을 인식할 것이다. 모든 그러한 개선들 및 수정들은 본원에 개시된 개념들 및 후술하는 청구항의 범위 내인 것으로 고려된다.
본원에 개시된 구조체들을 형성하기 위해 사용될 수 있는 방법들의 예들은 이하의: 트랜지스터 디바이스를 형성하는 방법으로서, 소스 및 게이트를 제공하는 단계 - 게이트는 적어도 부분적으로는 게이트 산화물과 접촉함 -; 및 게이트 산화물 상에 전기장을 감소시키기 위하여, P+-타입 웰 영역에 인접한 접합 전계 효과(JFET) 영역 내에 적어도 하나의 P+ 영역을 제공하는 단계 - JFET 영역 내에 도입된 적어도 하나의 P+ 영역은 게이트 산화물에서 전기장을 감소시킴 - 를 포함하는 방법을 포함하지만 그에 한정되지 않는다. 추가로, 일 실시예에서, 트랜지스터 디바이스의 몸체는 탄화규소를 포함할 수 있다. 일 실시예에서 방법은 위에 개시된 방법들 중 임의의 것을 포함할 수 있고, 적어도 하나의 P+ 영역은 실질적으로 JFET 영역의 중앙에 제공된다. 또 다른 실시예에서, 방법은 위에 개시된 방법들의 임의의 것을 포함할 수 있고, 적어도 하나의 P+ 영역을 소스에 연결하는 단계를 더 포함한다. 일 실시예에서, 적어도 하나의 P+ 영역의 깊이는 대략적으로 약 0.1과 대략적으로 약 0.3미크론 사이의 깊이이고, 적어도 하나의 P+ 영역의 너비는 대략 0.5미크론에서 대략 1.0미크론 사이의 너비이다. 개시된 방법들은 대략적으로 약 2.0에서 대략적으로 약 3.6미크론 사이의 JFET 영역의 너비를 제공할 수 있다.
위 방법들뿐만 아니라, 트랜지스터 디바이스를 형성하는 방법은 기판 상에 드리프트 층을 제공하는 단계; 드리프트 층 상에 웰 영역을 임플란팅하는 단계; 제1 에피택셜 층을 제공하여 제1 에피택셜 층이 웰 영역의 적어도 일부를 덮게 하는 단계; 제1 에피택셜 층 상에 제2 에피택셜 층을 제공하는 단계; 제2 에피택셜 층의 일부 상에 매몰 채널 층을 제공하는 단계; 소스 및 게이트를 제공하는 단계 - 게이트는 적어도 부분적으로는 게이트 산화물과 접촉함 -; 및 웰 영역에 인접한 접합 전계 효과(JFET) 영역 내에 적어도 하나의 P+ 영역을 제공하는 단계를 포함할 수 있다.
다른 실시예에서, JFET 영역 내에 도입된 적어도 하나의 P+ 영역은 게이트 산화물에서 전기장을 감소시킨다. 다른 실시예에서 트랜지스터 디바이스의 몸체는 탄화규소를 포함할 수 있다. 일 실시예에서, 적어도 하나의 P+ 영역은 실질적으로 JFET 영역의 중앙에 제공된다. 다른 실시예에서, 방법은 위에 개시된 임의의 방법을 포함할 수 있고, 적어도 하나의 P+ 영역을 소스에 연결하는 단계를 더 포함한다. 또 다른 실시예에서, 방법은 개시된 방법들 중 임의의 것을 포함할 수 있고, P+ 영역은 웰 영역보다 깊이가 얕다. 일 실시예에서, 적어도 하나의 P+ 영역은 대략적으로 약 0.1미크론과 대략적으로 약 0.3미크론 사이의 깊이이다. 다른 실시예에서, 적어도 하나의 P+ 영역은 대략 0.5미크론에서 대략 1.0미크론 사이의 너비이다. 또 다른 실시예에서, JFET 영역의 너비는 대략적으로 약 2.0에서 대략적으로 약 3.6미크론 사이이다.
위 방법들 뿐만 아니라, MOSFET를 형성하는 방법은 드리프트 층 상에 P+-타입 에피택셜 층을 제공하는 단계; P+-타입 에피택셜 층 상에 N+-타입 영역을 제공하는 단계; MOSFET의 제1 표면에 인접한 매몰 채널 층을 제공하는 단계 - 매몰 채널 층은 N+-타입 영역의 일부를 가로질러 확장함 -; P+-타입 에피택셜 층으로부터 MOSFET의 몸체 내로 정해진 깊이까지 하향 확장하는 P+-타입 웰을 형성하는 단계; 소스 및 게이트를 제공하는 단계 - 게이트는 적어도 부분적으로 게이트 산화물과 접촉함 -; 및 게이트 산화물 상의 전기장을 감소시키도록 P+-타입 웰 영역에 인접한 접합 전계 효과(JFET) 영역 내에 P+ 영역을 제공하는 단계를 포함할 수 있다. 일 실시예에서, JFET 영역 내에 도입된 적어도 하나의 P+ 영역은 게이트 산화물에서 전기장을 감소시킨다. 다른 실시예에서 MOSFET의 몸체는 탄화규소를 포함할 수 있다. 또 다른 실시예에서, 적어도 하나의 P+ 영역은 실질적으로 JFET 영역의 중앙에 제공된다. MOSFET를 형성하기 위한 방법은 적어도 하나의 P+ 영역을 소스에 연결하는 단계를 포함할 수 있다. 일 실시예에서, 적어도 하나의 P+ 영역은 P+ 웰 영역보다 깊이가 얕다. 다른 실시예에서, 적어도 하나의 P+ 영역은 대략적으로 약 0.1미크론과 대략적으로 약 0.3미크론 사이의 깊이이다. 또 다른 실시예에서, 적어도 하나의 P+ 영역은 대략 0.5미크론과 대략적으로 약 1.0미크론 사이의 너비이다. 다른 실시예에서, JFET 영역의 너비는 대략적으로 약 2.0과 대략적으로 약 3.6미크론 사이이다.

Claims (32)

  1. 삭제
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  8. 게이트 산화물과 적어도 부분적으로 접촉하는 게이트, 소스, 및 드레인을 갖는 트랜지스터 디바이스로서,
    제1 전도도(conductivity) 타입의 웰 영역;
    상기 웰 영역 상의 제2 전도도 타입의 영역;
    상기 제2 전도도 타입의 영역의 일부분을 가로질러(across) 확장하고 상기 게이트 산화물에 의해 적어도 부분적으로 덮인 매몰 채널 층(buried channel layer) - 트랜지스터는 상기 게이트 산화물 상에 감소된 전기장을 가짐 -;
    상기 웰 영역에 인접한 접합 전계 효과(junction field effect; JFET) 영역;
    상기 웰 영역 아래의 드리프트 층(drift layer);
    상기 JFET 영역에서 그리고 상기 웰 영역 및 상기 제2 전도도 타입의 영역에 인접한 상기 제1 전도도 타입의 영역 - 상기 JFET 영역은 상기 제1 전도도 타입의 영역과 상기 매몰 채널 층 사이에서 확장함 -; 및
    상기 JFET 영역에 도입된 상기 제1 전도도 타입의 제1 및 제2 영역들 - 상기 웰 영역은 상기 트랜지스터 내에 제1 깊이로 임플란팅(implant)되고, 상기 제1 및 제2 영역들 중 적어도 하나는 상기 웰 영역의 상기 제1 깊이의 절반과 상기 제1 깊이 사이인 상기 JFET 영역 내인 제2 깊이에서 임플란팅됨 -
    을 포함하는 트랜지스터 디바이스.
  9. 제8항에 있어서,
    상기 JFET 영역에서 도입된 상기 제1 전도도 타입의 상기 제1 및 제2 영역들은 상기 게이트 산화물에서의 전기장을 감소시키는, 트랜지스터 디바이스.
  10. 제8항에 있어서,
    상기 트랜지스터 디바이스는 MOSFET인, 트랜지스터 디바이스.
  11. 제8항에 있어서,
    상기 트랜지스터 디바이스는 절연 게이트 쌍극성 트랜지스터(insulated gate bipolar transistor)인, 트랜지스터 디바이스.
  12. 삭제
  13. 제8항에 있어서,
    상기 제1 전도도 타입은 P+이고, 상기 제2 전도도 타입은 N+인, 트랜지스터 디바이스.
  14. 제8항에 있어서,
    상기 트랜지스터 디바이스의 몸체는 탄화규소를 포함하는, 트랜지스터 디바이스.
  15. 제8항에 있어서,
    상기 JFET 영역에서 도입된 상기 제1 전도도 타입의 상기 제1 및 제2 영역들 중 하나는 P+ 영역이고 실질적으로 상기 JFET 영역의 중앙에 도입되는, 트랜지스터 디바이스.
  16. 제8항에 있어서,
    상기 JFET 영역에서 도입된 상기 제1 전도도 타입의 상기 제1 및 제2 영역들 중 하나는 P+ 영역이고 상기 소스에 연결되며, 이는 상기 드레인을 갖는 상기 트랜지스터 디바이스의 측면으로부터의 전기장을 효과적으로 막는, 트랜지스터 디바이스.
  17. 제8항에 있어서,
    상기 JFET 영역에서 도입된 상기 제1 전도도 타입의 상기 제1 및 제2 영역들 중 하나는 P+ 영역이고 상기 웰 영역보다 얕은(shallower) 깊이인, 트랜지스터 디바이스.
  18. 제8항에 있어서,
    상기 JFET 영역에서 도입된 상기 제1 전도도 타입의 상기 제1 및 제2 영역들 중 하나는 P+ 영역이고 0.1미크론과 0.3미크론 사이의 깊이인, 트랜지스터 디바이스.
  19. 제8항에 있어서,
    상기 JFET 영역에서 도입된 상기 제1 전도도 타입의 상기 제1 및 제2 영역들 중 하나는 P+ 영역이고 0.5미크론과 1.0미크론 사이의 너비인, 트랜지스터 디바이스.
  20. 제8항에 있어서,
    상기 JFET 영역의 너비는 2.0미크론과 3.6미크론 사이인, 트랜지스터 디바이스.
  21. 게이트, 소스 및 드레인을 갖는 금속-산화물-반도체 전계-효과-트랜지스터(metal-oxide-semiconductor field-effect transistors; MOSFET)로서,
    상기 게이트는 게이트 산화물과 적어도 부분적으로 접촉하고,
    상기 MOSFET는,
    상기 MOSFET 내에서 제1 깊이로 임플란팅된 P+ 타입 웰;
    상기 P+ 타입 웰 상의 N+ 타입 영역;
    상기 N+ 타입 영역의 일부분을 가로질러 확장하는 매몰 채널 층;
    상기 P+ 타입 웰에 인접한 접합 전계 효과(junction field effect; JFET) 영역;
    상기 JFET 영역에서 그리고 웰 영역 및 상기 N+ 타입 영역에 인접한 제1 P+ 영역 - 상기 JFET 영역은 상기 제1 P+ 영역과 상기 매몰 채널 층 사이에서 확장함 -; 및
    상기 게이트 산화물 상의 전기장을 감소시키기 위한 상기 JFET 영역에서의 제2 P+ 영역 - 상기 제2 P+ 영역은 상기 P+ 타입 웰의 상기 제1 깊이의 절반과 상기 제1 깊이 사이인 제2 깊이에 있음 -
    을 포함하는 MOSFET.
  22. 제21항에 있어서,
    상기 MOSFET의 몸체는 탄화규소를 포함하는, MOSFET.
  23. 제21항에 있어서,
    상기 제2 P+ 영역은 실질적으로 상기 JFET 영역의 중앙에 있는, MOSFET.
  24. 제21항에 있어서,
    상기 제2 P+ 영역은 상기 소스에 연결되며, 이는 상기 드레인을 갖는 상기 MOSFET의 측면으로부터의 전기장을 효과적으로 막는, MOSFET.
  25. 삭제
  26. 제21항에 있어서,
    상기 제2 P+ 영역은 0.1미크론과 0.3미크론 사이의 깊이인, MOSFET.
  27. 제21항에 있어서,
    상기 제2 P+ 영역은 0.5미크론과 1.0미크론 사이의 너비인, MOSFET.
  28. 제21항에 있어서,
    상기 JFET 영역의 너비는 2.0미크론과 3.6미크론 사이인, MOSFET.
  29. 제21항에 있어서,
    제3 P+ 영역을 더 포함하는, MOSFET.
  30. 제8항에 있어서,
    상기 제1 및 제2 영역들 중 적어도 하나는 상기 매몰 채널 층으로 확장하지 않는 상부를 갖는, 트랜지스터 디바이스.
  31. 제21항에 있어서,
    상기 제2 P+ 영역은 상기 매몰 채널 층으로 확장하지 않는 상부를 갖는, MOSFET.
  32. 제29항에 있어서,
    상기 제2 P+ 영역과 상기 제3 P+ 영역 중 하나는 P+ 웰보다 얕은 깊이인, MOSFET.
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