JPS60196975A - 縦型ｍｏｓｆｅｔ - Google Patents
縦型ｍｏｓｆｅｔInfo
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- JPS60196975A JPS60196975A JP59176038A JP17603884A JPS60196975A JP S60196975 A JPS60196975 A JP S60196975A JP 59176038 A JP59176038 A JP 59176038A JP 17603884 A JP17603884 A JP 17603884A JP S60196975 A JPS60196975 A JP S60196975A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、ブレークダウンによる素子破壊を防止する
ための改良を施した縦型Ｍ’０８ＦＥＴに関する。
ための改良を施した縦型Ｍ’０８ＦＥＴに関する。
（従来技術とその問題点）
従来の縦型Ｍ ＯＳ Ｆ Ｅ Ｔとしては、例えば１９
８１年ＪＲ社発行に係わる１−ＩＥＸＦＥ−Ｔ ＤＡＴ
Ａ Ｂ ００ Ｋ Ｐ ６〜１〕１１に示す如きものが
ある。
８１年ＪＲ社発行に係わる１−ＩＥＸＦＥ−Ｔ ＤＡＴ
Ａ Ｂ ００ Ｋ Ｐ ６〜１〕１１に示す如きものが
ある。
この素子は、第７図に示ず如く、ドレイン電極１０が接
合される下面側のＮ十型サブストレート９および上面側
のＮ型ドレイン領域８からなる半導体基体に、所定間隔
をおいて複数形成されたＰ型のヂＶンネル領域２と、チ
ャンネル領域２内に形成されたソース領域１と、このソ
ース領域１とドレイン領域８に股がって基体上面側に形
成されたグー１〜電極５等からなるものである。なお、
図中ａは空乏層、４はゲートｓ； ０２膜、６は層間絶
縁膜、７はソース電極である。
合される下面側のＮ十型サブストレート９および上面側
のＮ型ドレイン領域８からなる半導体基体に、所定間隔
をおいて複数形成されたＰ型のヂＶンネル領域２と、チ
ャンネル領域２内に形成されたソース領域１と、このソ
ース領域１とドレイン領域８に股がって基体上面側に形
成されたグー１〜電極５等からなるものである。なお、
図中ａは空乏層、４はゲートｓ； ０２膜、６は層間絶
縁膜、７はソース電極である。
しかしながら、このような従来の縦型ＭＯ８ＦＥ Ｔに
あっては、ドレイン・ソース間に高電圧を印加すると、
チャンネル領域２のゲート電極５直下のコーナ部に、矢
印の如く最も電界が集中するので、ここで−降伏（ブレ
ークダウン）が始まり、そのため、寄生バイポーラ動作
に基づく電流集中を起こし易く、容易に破壊してしまう
という問題点があった。
あっては、ドレイン・ソース間に高電圧を印加すると、
チャンネル領域２のゲート電極５直下のコーナ部に、矢
印の如く最も電界が集中するので、ここで−降伏（ブレ
ークダウン）が始まり、そのため、寄生バイポーラ動作
に基づく電流集中を起こし易く、容易に破壊してしまう
という問題点があった。
この現象を第８図、第９図でより詳しく説明すると、こ
の構造の縦型ＭＯ８ＦＥＴは、１９図のような等何回路
で示されるが、前記コーナ部はＮ−−Ｐ−Ｎ＋構造の寄
生トランジスタ１２を有しており、コーナのブレークダ
ウン電圧はこの寄生トランジスタのＢＶＣＥＲ（コレク
タ・エミッター間の耐圧）に相当する。ここで、第９図
よりＲ＝ＲＢＩ ＋Ｒ８２＋Ｒａａである。
の構造の縦型ＭＯ８ＦＥＴは、１９図のような等何回路
で示されるが、前記コーナ部はＮ−−Ｐ−Ｎ＋構造の寄
生トランジスタ１２を有しており、コーナのブレークダ
ウン電圧はこの寄生トランジスタのＢＶＣＥＲ（コレク
タ・エミッター間の耐圧）に相当する。ここで、第９図
よりＲ＝ＲＢＩ ＋Ｒ８２＋Ｒａａである。
奇生トランジスタ１２のＣ−Ｂ （Ｐ−Ｎ接合）で発生
したブレークダウン電流は、Ｒａｔ→Ｒ８２→Ｒｓａを
経てソースＳへ流れるのであるが、電流１Ｂが大きくな
って ｉ ｅＲ＝−’ａ （ＲＢＩ ＋ＲＢ２ ＋ＲＢ３ ）
≧０．６Ｖ ・・・（１） になると、寄生トランジスタ１２のＥ−８間が順バイア
スされるため、ベース電流が流れ、急激に寄生トランジ
スタ１２がオン→発熱→更にＡン（トランジスタのＶａ
εが負の温度係数を持つため）という電流集中の正帰還
がかがり、２次降伏を起こしてしまうのである。
したブレークダウン電流は、Ｒａｔ→Ｒ８２→Ｒｓａを
経てソースＳへ流れるのであるが、電流１Ｂが大きくな
って ｉ ｅＲ＝−’ａ （ＲＢＩ ＋ＲＢ２ ＋ＲＢ３ ）
≧０．６Ｖ ・・・（１） になると、寄生トランジスタ１２のＥ−８間が順バイア
スされるため、ベース電流が流れ、急激に寄生トランジ
スタ１２がオン→発熱→更にＡン（トランジスタのＶａ
εが負の温度係数を持つため）という電流集中の正帰還
がかがり、２次降伏を起こしてしまうのである。
第７図のウェル領域３は空乏ｆｆ１ａのＨ申びをコント
ロール（下方へ拡がりゃすり）シてＤ−８耐圧を向上さ
せるとともに、第９図の寄生トランジスタのベース抵抗
Ｒの一部であるＲａ２ ＊ Ｒａ３を下げて２次降伏耐
量を向上させる狙いを持っているが、チャンネル領域２
の一部（Ｒｓ＋に相当）についてはスレッショルド電圧
ｖｔｈやチャンネル長りを決定する上で残さざるを得な
がった。
ロール（下方へ拡がりゃすり）シてＤ−８耐圧を向上さ
せるとともに、第９図の寄生トランジスタのベース抵抗
Ｒの一部であるＲａ２ ＊ Ｒａ３を下げて２次降伏耐
量を向上させる狙いを持っているが、チャンネル領域２
の一部（Ｒｓ＋に相当）についてはスレッショルド電圧
ｖｔｈやチャンネル長りを決定する上で残さざるを得な
がった。
このように、従来技術では、チャンネル領域２のコーナ
でブレークダウンが始まることと、前述の如く抵抗Ｒ８
１を大幅に下げられないことの２つの理由から２次降伏
耐量が低く、たとえ短時間でも大きなブレークダウン電
流を流せなかった。
でブレークダウンが始まることと、前述の如く抵抗Ｒ８
１を大幅に下げられないことの２つの理由から２次降伏
耐量が低く、たとえ短時間でも大きなブレークダウン電
流を流せなかった。
そのため、実際にモータやソレノイドのような誘導性負
荷のスイッチングに使用する場合、スイッチングオフ時
に発生するサージに対し、サージ吸収用のコンデンサや
ツェナダイオードをＤ−８問に外付はターる等の保護措
置が必要であった。
荷のスイッチングに使用する場合、スイッチングオフ時
に発生するサージに対し、サージ吸収用のコンデンサや
ツェナダイオードをＤ−８問に外付はターる等の保護措
置が必要であった。
（発明の目的）
この発明の目的は、この種縦型ＭＯ８ＦＥＴ、における
ブレークダウンによる素子破壊を防止することにある。
ブレークダウンによる素子破壊を防止することにある。
（発明の構成）
こみ発明は、上記の問題を解決するために、ブレークダ
ウンがチャンネル領域より先にウェル底部で開始される
ようにするとともに、チャンネル領域内にソース領域よ
りも深く形成された該チャンネル領域とは異なった導電
性の高ｉｌ１度ウェル領域を設け、前記ベース抵抗Ｒを
大幅に下げるようにしたことを特徴とするものである。
ウンがチャンネル領域より先にウェル底部で開始される
ようにするとともに、チャンネル領域内にソース領域よ
りも深く形成された該チャンネル領域とは異なった導電
性の高ｉｌ１度ウェル領域を設け、前記ベース抵抗Ｒを
大幅に下げるようにしたことを特徴とするものである。
（実施例の説明）
第１図は、この発明の一実施例を示ず図である。
同図において、ウェル３はドレイン領域８の表面にボロ
ンのイオン注入を行なった後拡散形成されるが、そのと
き同時に高濃度にドープされたサブストレート９からド
レイン領域８に向かって拡散が起こり、不純物の再分布
層１４ができる。
ンのイオン注入を行なった後拡散形成されるが、そのと
き同時に高濃度にドープされたサブストレート９からド
レイン領域８に向かって拡散が起こり、不純物の再分布
層１４ができる。
この再分布層は、ウェル領域３とサブストレート９間で
実質的に耐圧を決めるＰＮ接合を形成Ｊ゛る。
実質的に耐圧を決めるＰＮ接合を形成Ｊ゛る。
ウェル領域３は、大面積で電流を受持つようにソース領
域１の下まで広がっているが、ゲート電極５の直下（チ
ャンネル）までは到達しないように配慮されている。
域１の下まで広がっているが、ゲート電極５の直下（チ
ャンネル）までは到達しないように配慮されている。
同じく、ベース抵抗を下げるために、ソース領域１下に
張出した高ｍ度ウェル領域１３が設けられている。第２
図には、第１図Ａ−Ａに沿って見た縦方向の不純物’ｆ
Ａ ＩｊＪプロファイルを示す。その他の栴成について
は従来と同様である。
張出した高ｍ度ウェル領域１３が設けられている。第２
図には、第１図Ａ−Ａに沿って見た縦方向の不純物’ｆ
Ａ ＩｊＪプロファイルを示す。その他の栴成について
は従来と同様である。
次に、具体的な製作条件の一例を第３図（ａ ）〜（０
）に従って説明する。
）に従って説明する。
（ａ ）まず、比抵抗０．０１５Ωｃａｂ、アンチモン
ドープ、３８０μｍ厚さのＮ型サブストレート９に、エ
ピタキシ１フル成長法によりドレイン領域８ （０，３
〜０．５０ｃｍ、 ６〜７μｍ）を成長させ、次イテ熱
酸化（１１００℃、 ７５ｍ１ｎ 、 ｗｅｔ ）して
熱酸化１１Ｑ１７を７０００人成長後、所定領域をフォ
トエツチングして、ウェル領域３形成のためのボロンイ
オン（Ｂ＋）を注入する（ ６０ ｋｅＶ 。
ドープ、３８０μｍ厚さのＮ型サブストレート９に、エ
ピタキシ１フル成長法によりドレイン領域８ （０，３
〜０．５０ｃｍ、 ６〜７μｍ）を成長させ、次イテ熱
酸化（１１００℃、 ７５ｍ１ｎ 、 ｗｅｔ ）して
熱酸化１１Ｑ１７を７０００人成長後、所定領域をフォ
トエツチングして、ウェル領域３形成のためのボロンイ
オン（Ｂ＋）を注入する（ ６０ ｋｅＶ 。
１Ｘ１０１４ｃＩＩｌ−２） 。
（ｂ）次に、上記イオン注入層をプリ拡散する（１２０
０℃、６０１ｎ）。このときサブストレート１４からも
ドレイン領域８中に再分布拡散が起こり、再分布層１４
とウェル領域３が形成されるが、この時点ではつ１ル領
域３と再分布層１４とは接触していない。次いで、拡散
中に成長した熱酸化膜を除去し、クリーンなゲート酸化
膜４を所定領域に１０００〜１１００人成長させる（１
０５０℃、 ９１ｍ１ｎ 、 ｄｒｙ Ｑ２中）。
０℃、６０１ｎ）。このときサブストレート１４からも
ドレイン領域８中に再分布拡散が起こり、再分布層１４
とウェル領域３が形成されるが、この時点ではつ１ル領
域３と再分布層１４とは接触していない。次いで、拡散
中に成長した熱酸化膜を除去し、クリーンなゲート酸化
膜４を所定領域に１０００〜１１００人成長させる（１
０５０℃、 ９１ｍ１ｎ 、 ｄｒｙ Ｑ２中）。
（Ｃ）次いで、ポリ３ｉからなるゲート電極５をＣＶＤ
により成長、所定形状（例えばメツシュ）にフォトエッ
チした後、ゲート電極５をマスクとしてチャンネル領域
形成のための８＋を注入する（６０ｋｅＶ、 Ｉ Ｘ
１０１ ’ Ｃ「２）。 １（ｄ ）次に、上記イオン
注入層を拡散（１２００℃、 ２０Ｃ）Ｉｎｉｎ ）さ
せ、チャンネル領域２を形成するとともに、前述のウェ
ル領域３と再分布層１４の拡散を更に進行ざＶ１接合を
作らせるようにする。その後、高′ｆＡ度つェル領域１
８形成部にレジスト１８をマスクにＢ＋イオンを注入す
る（５ｘ １Ｑ ｌ ５ ｃｒ２．６０ｋｅＶ）。
により成長、所定形状（例えばメツシュ）にフォトエッ
チした後、ゲート電極５をマスクとしてチャンネル領域
形成のための８＋を注入する（６０ｋｅＶ、 Ｉ Ｘ
１０１ ’ Ｃ「２）。 １（ｄ ）次に、上記イオン
注入層を拡散（１２００℃、 ２０Ｃ）Ｉｎｉｎ ）さ
せ、チャンネル領域２を形成するとともに、前述のウェ
ル領域３と再分布層１４の拡散を更に進行ざＶ１接合を
作らせるようにする。その後、高′ｆＡ度つェル領域１
８形成部にレジスト１８をマスクにＢ＋イオンを注入す
る（５ｘ １Ｑ ｌ ５ ｃｒ２．６０ｋｅＶ）。
（ｅ）次に、前項で打ち込まれたＢ＋を拡散（１０８０
℃、 ／ＩＩ ５＋＋＋ｉｎ ）する。コ（７）とき、
次の工程のマスクと４【る熱酸化膜も薄く成長（１００
０〜１５００人）ざ「る。
℃、 ／ＩＩ ５＋＋＋ｉｎ ）する。コ（７）とき、
次の工程のマスクと４【る熱酸化膜も薄く成長（１００
０〜１５００人）ざ「る。
ここまでの工程を経ることにより、本発明の大力の不純
物ブ［」）７フイルは決まってしまう。すなわち、高温
度ウェル領域１３の拡散深さは約１゜５μｍ、ウェル領
域３の拡散深さＸｊ（１１”＞〜３．５〜４μ■、チャ
ンネル領域２の拡散深さＸｊ（＋１）＝＝３μｍ ”Ｑ
あり、再分布層１４の広がりＸｊ（ｎ＊）−ｉ−３μｍ
となっている。 ゛また、チャンネル領域２のゲート電
極５下への横方向拡散長Φ２．５μｍである。典型的な
縦方向濃度分布は、第２図に示したようになっている。
物ブ［」）７フイルは決まってしまう。すなわち、高温
度ウェル領域１３の拡散深さは約１゜５μｍ、ウェル領
域３の拡散深さＸｊ（１１”＞〜３．５〜４μ■、チャ
ンネル領域２の拡散深さＸｊ（＋１）＝＝３μｍ ”Ｑ
あり、再分布層１４の広がりＸｊ（ｎ＊）−ｉ−３μｍ
となっている。 ゛また、チャンネル領域２のゲート電
極５下への横方向拡散長Φ２．５μｍである。典型的な
縦方向濃度分布は、第２図に示したようになっている。
ここで重要なことは、再分布層１４は、ウェル領１ｉｆ
ｉ３と接触するが、チャンネル領域２の中へは喰い込ま
ないようにすることである。なぜなら、チ・ヤンネル領
域２中へ再分イｌｉ ｔｚ １４が入り込むようだと、
好ましくないパンチスルー（チャンネル領域２の幅＝ソ
ース・ドレイン距離が短くなり過ぎると起こる）や、ス
レッショルド電圧が制御できない等の原因となるからで
ある。
ｉ３と接触するが、チャンネル領域２の中へは喰い込ま
ないようにすることである。なぜなら、チ・ヤンネル領
域２中へ再分イｌｉ ｔｚ １４が入り込むようだと、
好ましくないパンチスルー（チャンネル領域２の幅＝ソ
ース・ドレイン距離が短くなり過ぎると起こる）や、ス
レッショルド電圧が制御できない等の原因となるからで
ある。
以上のように、プロファイルコントロールされたウェハ
は、次のソース拡散のために高温度つ１ル領域′１３の
一部くコンタクト）を除いてフォトエッチにより熱酸化
膜を除去され、ゲート電極５（ポリＳｉ）をマスクとし
てＰＯＣｆ３等のＮ型拡散源を用いてデポジションされ
、ソース領域１が形成される。
は、次のソース拡散のために高温度つ１ル領域′１３の
一部くコンタクト）を除いてフォトエッチにより熱酸化
膜を除去され、ゲート電極５（ポリＳｉ）をマスクとし
てＰＯＣｆ３等のＮ型拡散源を用いてデポジションされ
、ソース領域１が形成される。
ソース領域１は、典型的にはシート抵抗１０〜２０Ω／
口、拡散深さ＝１μｍである。
口、拡散深さ＝１μｍである。
この縦型Ｍ ＯＳ Ｆ Ｅ １”のチ１ｒンネル長は、
前述のチャンネル領域２の横拡散とこのソース領域の横
拡散（０，８μｌｌ１）で制御される（いわゆるＤＳ
Ａ −Ｄ １ｆｆｕｓｉｏｎ Ｓ ｅｌｆ Ａ Ｉｉｇ
ｎｍｅｎ技術）。
前述のチャンネル領域２の横拡散とこのソース領域の横
拡散（０，８μｌｌ１）で制御される（いわゆるＤＳ
Ａ −Ｄ １ｆｆｕｓｉｏｎ Ｓ ｅｌｆ Ａ Ｉｉｇ
ｎｍｅｎ技術）。
（ｆ）最後に、ＰＳＧ （リンガラス）等の層問絶縁膜
６をＣＶＤ法等によりデポジション（７０−００人）さ
れた後、ソース領域１とウェル領域３に電極を接続づる
ため、所定部がフォトエッチされる。
６をＣＶＤ法等によりデポジション（７０−００人）さ
れた後、ソース領域１とウェル領域３に電極を接続づる
ため、所定部がフォトエッチされる。
（０）次いで１、ドレイン電極１０とソース電極７がΔ
！蒸着され（〜２μｌ１ｌ）、本発明縦型ＭＯＳ Ｆ
Ｅ Ｔが完成する。
！蒸着され（〜２μｌ１ｌ）、本発明縦型ＭＯＳ Ｆ
Ｅ Ｔが完成する。
次に、作用を説明づる。本発明による縦型ＭＯ８Ｆ Ｅ
Ｔでは、ドレイン−ソース間の耐圧はウェル領域３と
再分布層１４との接合で決定される。
Ｔでは、ドレイン−ソース間の耐圧はウェル領域３と
再分布層１４との接合で決定される。
第２図の不純物温度プロファイルからも想像できるＪ：
うに、接合は傾斜型であり、耐圧はＢＶ＝ ３２εＳε
ｃｒ＋ｔ ｑａ−（２）ここで、εｓ ；３ｉの誘電率
、εｃｒｉｔ；降伏電界、ｑ；電子の電荷、゛ａ：不純
不純物傾度傾斜る。
うに、接合は傾斜型であり、耐圧はＢＶ＝ ３２εＳε
ｃｒ＋ｔ ｑａ−（２）ここで、εｓ ；３ｉの誘電率
、εｃｒｉｔ；降伏電界、ｑ；電子の電荷、゛ａ：不純
不純物傾度傾斜る。
なお、（２）式の出典は、ＰＩ−ｊＹｓＩｃｓ ＡＮＤ
ＴＥＣＩ−ＩＮＯＬＯＧＹ ’ＯＦ ＳＥＭＩＣＯＮ
ＤＵＣＴＯＲＤＥＶＩＣＥＳ：ＧＲＯＶＥＪ Ｏｌ−Ｉ
Ｎ Ｗ ’Ｉ Ｌ Ｅ Ｙ ＆ Ｓ ＯＮ Ｓに記載
されたものである。
ＴＥＣＩ−ＩＮＯＬＯＧＹ ’ＯＦ ＳＥＭＩＣＯＮ
ＤＵＣＴＯＲＤＥＶＩＣＥＳ：ＧＲＯＶＥＪ Ｏｌ−Ｉ
Ｎ Ｗ ’Ｉ Ｌ Ｅ Ｙ ＆ Ｓ ＯＮ Ｓに記載
されたものである。
（２）式からも明らかなように、ａをコントロールＪ°
れば、自由に耐圧をコントロールできることがわかる。
れば、自由に耐圧をコントロールできることがわかる。
ａはウェル領域３の拡散条件（インプラ量、拡散時間）
やエビ厚等により可変できる。
やエビ厚等により可変できる。
第２図のプロファイルを有するものでは、ａ＝２Ｘ１０
”ｃｍ−斗であり、ＢＶΦ３０Ｖとなる。
”ｃｍ−斗であり、ＢＶΦ３０Ｖとなる。
ウェル領域３のコーナ部では、明らかにａが小さくなる
のでそれ以上の耐圧となる。このとき、ヂトンネル領域
２のコーナ部の耐圧は約５０Ｖであるから、ブレークダ
ウンしない。
のでそれ以上の耐圧となる。このとき、ヂトンネル領域
２のコーナ部の耐圧は約５０Ｖであるから、ブレークダ
ウンしない。
第１図（Ａ＞、（Ｂ）を使って詳しく説明すると、本発
明においては、ドレイン電圧が３０Ｖに達すると、ウェ
ル領域底部（寄生ダイオード１１ａ）で広い面積に亘っ
てブレークダウンが起こり、ソース電極７へ電流が流れ
出るが、この電流はベース抵抗成分のうち最も抵抗の高
いＲＢ＋には流れず、高ｍ度ウェル領域１３による低抵
抗Ｒ８２゜ＲＢ３Ｌか流れない。
明においては、ドレイン電圧が３０Ｖに達すると、ウェ
ル領域底部（寄生ダイオード１１ａ）で広い面積に亘っ
てブレークダウンが起こり、ソース電極７へ電流が流れ
出るが、この電流はベース抵抗成分のうち最も抵抗の高
いＲＢ＋には流れず、高ｍ度ウェル領域１３による低抵
抗Ｒ８２゜ＲＢ３Ｌか流れない。
寄生トランジスタ１２のターンオン条件は、ｉ ｅ （
Ｒ−８２＋Ｒ−８３）≧０．６Ｖ・・・ （３） である。
Ｒ−８２＋Ｒ−８３）≧０．６Ｖ・・・ （３） である。
従来型のターンオン条件（１）式と比べると、（Ｒ−８
２＋Ｒ−８３） （Ｒ＋ ａ −ト Ｒ２ａ −ト Ｒ
ａＢであるから、本発明による方が明らかに大電流を流
しても寄生トランジスタによる２次降伏が起。
２＋Ｒ−８３） （Ｒ＋ ａ −ト Ｒ２ａ −ト Ｒ
ａＢであるから、本発明による方が明らかに大電流を流
しても寄生トランジスタによる２次降伏が起。
こりにくいことがわかる。
第５図には、本発明による縦型ＭＯ８Ｆ、ＥＴと従来例
の破壊試験結果の比較を示す。試験したサンプルは同一
のセルサイズで設８１された１０００セルからなるチッ
プである。ｌ？ルのパターンを第４図に示す。なお、（
△〉は従来例、（Ｂ）は本発明である。製作条ｆ１の差
は従来型ではドレイン領域８を１０μｍと大きくとって
いる点と、高淵曵ウェル領域１３を設【ノなかった点が
異なる（Ｓ−、Ｄ耐圧Φ６０Ｖとやや高い）。
の破壊試験結果の比較を示す。試験したサンプルは同一
のセルサイズで設８１された１０００セルからなるチッ
プである。ｌ？ルのパターンを第４図に示す。なお、（
△〉は従来例、（Ｂ）は本発明である。製作条ｆ１の差
は従来型ではドレイン領域８を１０μｍと大きくとって
いる点と、高淵曵ウェル領域１３を設【ノなかった点が
異なる（Ｓ−、Ｄ耐圧Φ６０Ｖとやや高い）。
第５図から明らかなように、本発明では放熱で制限され
るパルスＡＳＯ（安全動作領域）を示すことが明らかで
あり、短時間側では従来に比べかなりの大電流を流すこ
とが可能であることがわかる（従来型は２次降伏で制限
されるためパルスＡＳｏも極めて狭い）。
るパルスＡＳＯ（安全動作領域）を示すことが明らかで
あり、短時間側では従来に比べかなりの大電流を流すこ
とが可能であることがわかる（従来型は２次降伏で制限
されるためパルスＡＳｏも極めて狭い）。
第６図には他の実施例を示す。この実施例は、前述の第
１の実施例と同様に、ウェル領域３の底部で広い面積に
渡って均一にブレークダウンが始まるようにしているが
、更にこの例では、ウェル領域３直下のドレイン領域８
側への空乏層の延びを再分布層１４で妨げて、いわゆる
リーチスルー降伏を起こすようにした点が特徴となって
いる。
１の実施例と同様に、ウェル領域３の底部で広い面積に
渡って均一にブレークダウンが始まるようにしているが
、更にこの例では、ウェル領域３直下のドレイン領域８
側への空乏層の延びを再分布層１４で妨げて、いわゆる
リーチスルー降伏を起こすようにした点が特徴となって
いる。
同図において、ウェル領域３と再分布層１４の距離ｄと
ドレイン領域８の不純物＋１ｊｌＵを、寄生トランジス
タ１２のコレクタ・ベース（すなわちチャンネル領域２
のコーナ部）がブレークダウンする前に、ウェル領ｌｌ
ｌ！３底部でリーチスルー降伏が起こるように選ぶと、
ブレークダウン電流はウェル領域３からウェル高濃度領
域１３中の低抵抗ＲＢｅ＋ＲＢｇを経てソース電極へ流
れ出すことになり、高い抵抗値を有するチャンネル領域
２のＲＢｌを通らない。従って、第１実施例と同様の効
。
ドレイン領域８の不純物＋１ｊｌＵを、寄生トランジス
タ１２のコレクタ・ベース（すなわちチャンネル領域２
のコーナ部）がブレークダウンする前に、ウェル領ｌｌ
ｌ！３底部でリーチスルー降伏が起こるように選ぶと、
ブレークダウン電流はウェル領域３からウェル高濃度領
域１３中の低抵抗ＲＢｅ＋ＲＢｇを経てソース電極へ流
れ出すことになり、高い抵抗値を有するチャンネル領域
２のＲＢｌを通らない。従って、第１実施例と同様の効
。
果が得られる。
（発明の効果）
以上の実施例の説明でも明らかなように、この発明にに
れば、ブレークダウンがチアンネル領域より先にウェル
領域底部で開始されるようにするとともに、ベース抵抗
Ｒを大幅に下げるようにしたため、寄生トランジスタモ
ードに基づぐ２次降伏現象を防いで、極めて大きなブレ
ークダウン電流を流すことができるという効果が得られ
る。
れば、ブレークダウンがチアンネル領域より先にウェル
領域底部で開始されるようにするとともに、ベース抵抗
Ｒを大幅に下げるようにしたため、寄生トランジスタモ
ードに基づぐ２次降伏現象を防いで、極めて大きなブレ
ークダウン電流を流すことができるという効果が得られ
る。
すなわら、従来構造では、チャンネル長りを短くすると
、Ｒｓ、が上昇して２次降伏耐凸が激減してしまうため
、Ｌを短くできず、そのため、オン抵抗が高くなってし
まうというデメリットがあったが、本発明ではその制約
がない（Ｒａｔに電流が流れない）ため、Ｌを更に短く
でき、オン抵抗を下げることができるという優れた効果
がある。
、Ｒｓ、が上昇して２次降伏耐凸が激減してしまうため
、Ｌを短くできず、そのため、オン抵抗が高くなってし
まうというデメリットがあったが、本発明ではその制約
がない（Ｒａｔに電流が流れない）ため、Ｌを更に短く
でき、オン抵抗を下げることができるという優れた効果
がある。
第１図（Δ）は本発明に係わる縦型ＭＯ８Ｆ ＥＴの素
子断面図、第１図（Ｂ）は同等価回路図、第２図は同不
純物濃度プロファイルを示すグラフを表わす図、＠３図
（ａ ）〜＜ｇ）は製造方法を示す工程図、第４図（Ａ
）、（Ｂ）は従来と本発明によるＭ’ＯＳ Ｆ Ｅ Ｔ
のセ、ルパターンを比較して示す図、第５図はブレーク
ダウン時の破壊耐量試験結果を示す図、第６図（Ａ’）
は本発明の第２実施例を示す素子断面図、第６図（Ｂ）
は同等価回路図、第７図は従来の縦型Ｍ ＯＳ Ｆ Ｅ
Ｔを示す素子断面図、第８図は第７図に示す縦型ＭＯ
８Ｆ ＥＴの要部拡大図、第９図は第７図に示ず縦型Ｍ
Ｏ８ＦＥＴの等価回路図である。 １２・・・寄生トランジスタ １３・・・高温度ウェル領域 １４・・・再分布層 １５・・・ウェル底部接合 １６・・・ウェルコーナ接合 特許出願人 日産自動車株式会社 代理人 弁理士 和 １）成 貝− 第３図 第４１ （Ａノ ド−２３−一 （Ｂノ ド−ｅ −ｓ トーｔｏ −一 トーＩ６−−−− ＋ ２３ −一一
子断面図、第１図（Ｂ）は同等価回路図、第２図は同不
純物濃度プロファイルを示すグラフを表わす図、＠３図
（ａ ）〜＜ｇ）は製造方法を示す工程図、第４図（Ａ
）、（Ｂ）は従来と本発明によるＭ’ＯＳ Ｆ Ｅ Ｔ
のセ、ルパターンを比較して示す図、第５図はブレーク
ダウン時の破壊耐量試験結果を示す図、第６図（Ａ’）
は本発明の第２実施例を示す素子断面図、第６図（Ｂ）
は同等価回路図、第７図は従来の縦型Ｍ ＯＳ Ｆ Ｅ
Ｔを示す素子断面図、第８図は第７図に示す縦型ＭＯ
８Ｆ ＥＴの要部拡大図、第９図は第７図に示ず縦型Ｍ
Ｏ８ＦＥＴの等価回路図である。 １２・・・寄生トランジスタ １３・・・高温度ウェル領域 １４・・・再分布層 １５・・・ウェル底部接合 １６・・・ウェルコーナ接合 特許出願人 日産自動車株式会社 代理人 弁理士 和 １）成 貝− 第３図 第４１ （Ａノ ド−２３−一 （Ｂノ ド−ｅ −ｓ トーｔｏ −一 トーＩ６−−−− ＋ ２３ −一一
Claims (3)
- （１）第１導電性の半導体基体の一方の主面に形成され
た第２導電性のチャンネル領域と、該チャンネル領域内
に形成された第１ｓ電性を有するソース領域と、該チャ
ンネル領域の表面に絶縁膜を介し、かつ前記ソース領域
と半導体基体との相方に股がって形成されたゲート電極
とからなる縦型ＭＯ８ＦＥＴにおいて； 前記チャンネル領域とソース領域とは共通のソース電極
に接続され、かつ前記チャンネル領域とソース電極との
接続部（コンタクト部）の直下には、前記チャンネル領
域より深く形成された第２８Ｉ電性のウェル領域と、該
ウェル領域より浅くかつソース領域より深く形成された
第２導電性の高濃度ウェル領域とが設けられ、素子のブ
レークダウンが実質的に前記ウェル領域の底部で起こる
ように溝底したことを特徴とする縦型Ｍ、０８ＦＥＴ。 - （２）前記ドレイン領域となる半導体基体は、トレイン
電極の設けられる第１１電性の高濃度基体領域と、素子
形成される低濃度領域とからなり、前記ウェル領域の拡
散形成時に前記高濃度基体領域から低濃度領域に広がっ
た再分布層と、前記ウェル領域の底部でＰＮ接合を形成
していることを特徴とする特許請求の範囲第１項に記載
の縦型ＭＯ８ＦＥＴ。 - （３）前記ドレイン領域となる半導体基体は、ドレイン
電極の設けられる第１導電性の高濃度基体領域と、素子
形成される低りＩａ度領域とからなり、前記ウェル領域
の底部と高濃度基体領域との閣でリーヂスルー降伏が起
こるように前記低濃度領域の不純物ｍ度と厚さが選ばれ
ていることを特徴とする特許請求の範囲第１項記載の縦
型ＭＯ８ＦＥ０
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176038A JPS60196975A (ja) | 1984-08-24 | 1984-08-24 | 縦型ｍｏｓｆｅｔ |
| US07/018,867 US4803532A (en) | 1982-11-27 | 1987-02-25 | Vertical MOSFET having a proof structure against puncture due to breakdown |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176038A JPS60196975A (ja) | 1984-08-24 | 1984-08-24 | 縦型ｍｏｓｆｅｔ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57208293A Division JPS5998557A (ja) | 1982-11-27 | 1982-11-27 | Ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60196975A true JPS60196975A (ja) | 1985-10-05 |
| JPH0370910B2 JPH0370910B2 (ja) | 1991-11-11 |
Family
ID=16006631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59176038A Granted JPS60196975A (ja) | 1982-11-27 | 1984-08-24 | 縦型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60196975A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62176168A (ja) * | 1986-01-30 | 1987-08-01 | Nippon Denso Co Ltd | 縦型ｍｏｓトランジスタ |
| JPS62222677A (ja) * | 1986-03-06 | 1987-09-30 | エッセヂエッセ―トムソン マイクロエレクトロニクス・エッセ・エッレ・エッレ | 小サイズのｄｍｏｓセルの自動位置合わせによる製造方法及び該方法により得られるｍｏｓデバイス |
| JPS63177566A (ja) * | 1987-01-19 | 1988-07-21 | Nec Corp | 電界効果トランジスタ |
| EP0292782A2 (en) * | 1987-05-29 | 1988-11-30 | Nissan Motor Co., Ltd. | Vertical mosfet having voltage regulator diode at shallower subsurface position |
| JPH02281662A (ja) * | 1989-04-21 | 1990-11-19 | Mitsubishi Electric Corp | 半導体装置 |
| DE4102192A1 (de) * | 1990-01-25 | 1991-08-08 | Nissan Motor | Halbleitervorrichtung mit hoher stromstossfestigkeit |
| WO1995024055A1 (de) * | 1994-03-04 | 1995-09-08 | Siemens Aktiengesellschaft | Mis-struktur auf siliciumcarbid-basis mit hoher latch-up-festigkeit |
| JP2005142511A (ja) * | 2003-11-10 | 2005-06-02 | Toyota Motor Corp | 半導体装置とその製造方法 |
| JP2010027719A (ja) * | 2008-07-16 | 2010-02-04 | Toshiba Corp | 電力用半導体装置 |
| WO2014105371A1 (en) * | 2012-12-28 | 2014-07-03 | Cree, Inc. | Transistor structures and methods for making the same |
| US9530844B2 (en) | 2012-12-28 | 2016-12-27 | Cree, Inc. | Transistor structures having reduced electrical field at the gate oxide and methods for making same |
| WO2017051616A1 (ja) * | 2015-09-24 | 2017-03-30 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
| US11417760B2 (en) | 2017-12-21 | 2022-08-16 | Wolfspeed, Inc. | Vertical semiconductor device with improved ruggedness |
| US11489069B2 (en) | 2017-12-21 | 2022-11-01 | Wolfspeed, Inc. | Vertical semiconductor device with improved ruggedness |
-
1984
- 1984-08-24 JP JP59176038A patent/JPS60196975A/ja active Granted
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62176168A (ja) * | 1986-01-30 | 1987-08-01 | Nippon Denso Co Ltd | 縦型ｍｏｓトランジスタ |
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| JPS63177566A (ja) * | 1987-01-19 | 1988-07-21 | Nec Corp | 電界効果トランジスタ |
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| DE4102192A1 (de) * | 1990-01-25 | 1991-08-08 | Nissan Motor | Halbleitervorrichtung mit hoher stromstossfestigkeit |
| DE4102192C2 (de) * | 1990-01-25 | 1996-02-29 | Nissan Motor | Halbleitervorrichtung mit hoher Stromstoßfestigkeit |
| WO1995024055A1 (de) * | 1994-03-04 | 1995-09-08 | Siemens Aktiengesellschaft | Mis-struktur auf siliciumcarbid-basis mit hoher latch-up-festigkeit |
| JP2005142511A (ja) * | 2003-11-10 | 2005-06-02 | Toyota Motor Corp | 半導体装置とその製造方法 |
| JP4710222B2 (ja) * | 2003-11-10 | 2011-06-29 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| JP2010027719A (ja) * | 2008-07-16 | 2010-02-04 | Toshiba Corp | 電力用半導体装置 |
| WO2014105371A1 (en) * | 2012-12-28 | 2014-07-03 | Cree, Inc. | Transistor structures and methods for making the same |
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| US10115815B2 (en) | 2012-12-28 | 2018-10-30 | Cree, Inc. | Transistor structures having a deep recessed P+ junction and methods for making same |
| US10840367B2 (en) | 2012-12-28 | 2020-11-17 | Cree, Inc. | Transistor structures having reduced electrical field at the gate oxide and methods for making same |
| US10886396B2 (en) | 2012-12-28 | 2021-01-05 | Cree, Inc. | Transistor structures having a deep recessed P+ junction and methods for making same |
| WO2017051616A1 (ja) * | 2015-09-24 | 2017-03-30 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
| US11417760B2 (en) | 2017-12-21 | 2022-08-16 | Wolfspeed, Inc. | Vertical semiconductor device with improved ruggedness |
| US11489069B2 (en) | 2017-12-21 | 2022-11-01 | Wolfspeed, Inc. | Vertical semiconductor device with improved ruggedness |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0370910B2 (ja) | 1991-11-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |