DE4102192C2 - Halbleitervorrichtung mit hoher Stromstoßfestigkeit - Google Patents
Halbleitervorrichtung mit hoher StromstoßfestigkeitInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 32
- 238000009792 diffusion process Methods 0.000 claims description 54
- 230000001681 protective effect Effects 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 9
- 230000001413 cellular effect Effects 0.000 claims description 7
- 230000015556 catabolic process Effects 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 9
- 239000012535 impurity Substances 0.000 description 7
- 230000001965 increasing effect Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000035939 shock Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
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Description
Die vorliegende Erfindung betrifft eine Halbleitervorrich
tung, gemäß dem Oberbegriff des Anspruchs 1.
Als ein konventionelles Verfahren zur Verbesserung der
Stromstoßfestigkeit gibt es verschiedene Vorschläge, bei
spielsweise die Vorschläge, die in den japanischen Offen
legungsschriften Nr. 60-1 96 975 (1985) und
Nr. 61-1 82 264 ver
öffentlicht sind.
Ein Beispiel aus der letztgenannten Veröffentlichung ist in
Fig. 1 gezeigt, in welcher eine Vorrichtung ein N⁺-Substrat
101 umfaßt, eine Epitaxialschicht 102, einen Schutzring 103,
einen Kanalbereich 104, einen Sourcebereich 105, ein Gateoxid
106, eine Gateelektrode 107, ein Feldoxid 108, eine Source
elektrode 109, und eine Drainelektrode 110.
Um den Lawinendurchbruch infolge des Stromstoßes zum Zeit
punkt des Einschaltens der induktiven Last durch Verwendung
eines Leistungs-MOS-Halbleiters zu verhindern, wird bei die
sem konventionellen Beispiel ein Diffusionsprofil zur Ver
fügung gestellt, in welchem ein Boden eines Kanalbereichs
104 einer MOSFET-Zelle ein N⁺-Substrat 101 erreicht, so daß
die Durchbruchsspannung dieses Abschnitts verringert wird,
um so die Funktion einer Zener-Diode zur Verfügung zu stellen.
Weiterhin wird bei diesem konventionellen Beispiel die Strom
stoßfestigkeit verbessert, wenn ein wirksamer Zener-Bereich
vergrößert wird durch Anwendung desselben Aufbaus bei einem
Schutzring 103, der den Kanalbereich 104 umgibt.
Als nächstes wird ein weiteres konventionelles Beispiel zur
Verbesserung der Stromstoßfestigkeit in Fig. 2 gezeigt, wobei
die Elemente, die entsprechenden Elementen bei dem vorher
gehenden Beispiel entsprechen, mit denselben Bezugsziffern
bezeichnet sind, und bei welchem ebenfalls ein Wannenbereich
111 zur Ausbildung eines Zener-Bereichs vorgesehen ist. Bei
diesem konventionellen Beispiel ist der Schutzring 113 mit
demselben Diffusionsprofil ausgebildet wie der Wannenbereich
111, und der Kanalbereich 104 und der Wannenbereich 111 sind
getrennt ausgebildet, um Variationen bei der Herstellung durch
optimales Einstellen jedes Bereiches getrennt voneinander zu
verringern.
"P*" beschreibt eine Region mit einer hohen Konzentration
von Verunreinigungen des P-Typs.
Nunmehr hat es in den vergangenen Jahren einen sehr bemerkens
werten Trend im Feld von Leistungs-MOS-Halbleitern gegeben,
die FET-Zelle durch Verwendung des Ultrafeinherstellungs
verfahrens kompakter auszubilden. Dies geschieht infolge des
Merkmales eines Leistungs-MOS-Halbleiters, daß durch Herstel
lung einer feineren Zelle die Packungsdichte vergrößert und
der Einschaltwiderstand verringert werden kann.
Allerdings führte bei einer konventionellen Halbleitervor
richtung, wie sie beispielsweise in den Fig. 1 und 2 gezeigt
ist, die feinere Zelle oftmals dazu, daß eine Situation ge
schaffen wurde, in welcher die Durchbruchsspannung der
Zelleneinheit die des Schutzrings überschritt, und in einem
solchen Fall fließt der Stoßstrom hauptsächlich durch den
Schutzring, so daß die Stromstoßfestigkeit des Chips insge
samt verringert wird.
Infolge der durch die vorliegenden Erfinder unternommenen
Untersuchungen, um das voranstehend genannte Problem zu ver
stehen, hat sich herausgestellt, daß dieses Problem durch
die Tatsache verursacht wird, daß das Diffusionsprofil niedrigere
Konzentrationen aufweist in einem Fall, in wel
chem die Diffusionsfenstergröße S der Zener-Zelle kleiner
ist als das Doppelte der Diffusionstiefe Xj der Zener-Zelle,
verglichen mit den anderen Fällen.
Wenn die Diffusion gleichzeitig von einem Fenster W1 einer
Öffnung, die ausreichend größer als ihre Diffusionstiefe Xj1
ist, und von einem Fenster W2 einer Öffnung ausgeht, die
kleiner ist als das Doppelte ihrer Diffusionstiefe Xj2, dann
empfängt nämlich, wie dies in Fig. 3 gezeigt ist, das Fen
ster W2 mehr Einfluß von dem zweidimensionalen Ausbreitungs
effekt, verglichen mit dem Fenster W1, so daß die Verunrei
nigungskonzentration an dem zentralen Abschnitt X2-X2 des
Fensters W2 niedriger wird als die an dem zentralen Abschnitt
X1-X1 des Fensters W1, und die Diffusionsdichte wird flacher
für das Fenster W2.
Beispielhaft ist in Fig. 4 das Diffusionsprofil für die vor
anstehend beschriebene Vorrichtung gemäß Fig. 1 gezeigt,
mit einer Zellenöffnung S = 3 µm, einer Schutzringbreite W
= 30 µm, und einer Diffusionstiefe = annähernd 4 µm.
Wie in Fig. 4 dargestellt, ist die Verunreinigungskonzentra
tion für die Zelleneinheit, die durch eine Kurve B-Bp ange
deutet ist, die entlang dem B-B-Schnitt des Kanalbereichs
104 in Fig. 1 gemessen wurde, niedriger als ein Drittel der
Verunreinigungskonzentration des Schutzrings, welche durch
eine Kurve A-Ap angedeutet ist, die entlang dem Schnitt A-A
des Schutzrings 103 in Fig. 1 gemessen wurde. In diesem Fall
ist die Durchbruchsspannung für die Zelleneinheit gleich
37 V, während die des Schutzrings gleich 35 V ist, und es
fanden sich in dem Stromstoßeinsatzversuch Anzeichen dafür,
daß sich sämtlicher Strom allein in dem Schutzring konzen
trierte.
Die Verunreinigungskonzentrationen für die Zelleinheit und
den Schutzring, die entlang des Schnittes B-B bzw. A-A ge
messen wurden, in Fig. 2, weisen ebenfalls ähnliche Formen
auf wie die in Fig. 4 dargestellten. Daher wird ein entspre
chendes Ergebnis auch für die voranstehend beschriebene Vor
richtung gemäß Fig. 2 beobachtet, bei welcher diese Situa
tion auftritt, wenn das Diffusionsfenster des Wannenberei
ches 111 kleiner ist als das doppelte seiner Diffusionstie
fe.
Der Erfindung liegt daher die Aufgabe zugrunde,
die Durchbruchsspannung der zellenförmigen Diffusionsschichten
und des Stützrings auf einfache Weise so aneinander
anzupassen, daß die Stromstoßfestigkeit des Halbleiterelements
selbst dann verbessert werden kann, wenn das Halbleiterelement
unter Verwendung eines Ultrafeinherstellungsverfahrens hergestellt
wurde.
Erfindungsgemäß wird diese Aufgabe durch die
kennzeichnenden Merkmale des Anspruchs 1 gelöst.
Die Erfindung wird nachstehend anhand zeichnerisch darge
stellter Ausführungsbeispiele näher erläutert, aus welchen
sich weitere Vorteile ergeben. Es zeigt
Fig. 1 eine Querschnittsansicht eines Beispiels einer
konventionellen Halbleitervorrichtung mit verbes
serter Stromstoßfestigkeit;
Fig. 2 eine Querschnittsansicht eines weiteren Beispiels
einer konventionellen Halbleitervorrichtung mit
verbesserter Stromstoßfestigkeit;
Fig. 3 eine Querschnittsansicht einer beispielhaften Aus
bildung einer konventionellen Halbleitervorrichtung,
bei welcher das Problem einer niedrigeren Verunrei
nigungskonzentration bei der Zelleneinheit als bei
dem Schutzring auftritt;
Fig. 4 einen Graphen der Verunreinigungskonzentration
gegen die Diffusionstiefe für das Beispiel von Fig. 1 mit
einer Anordnung, die der in Fig. 3 gezeigten An
ordnung entspricht;
Fig. 5 eine Querschnittsansicht einer ersten Ausführungs
form einer Halbleitervorrichtung gemäß der vorlie
genden Erfindung;
Fig. 6 eine Querschnittsansicht einer zweiten Ausführungs
form einer Halbleitervorrichtung gemäß der vorlie
genden Erfindung;
Fig. 7 eine Aufsicht auf ein Beispiel eines Maskenmusters,
welches bei der Herstellung der Halbleitervorrich
tung gemäß der ersten und zweiten Ausführungsform
eingesetzt werden soll, die in Fig. 5 und 6 gezeigt
sind;
Fig. 8 eine Querschnittsansicht einer dritten Ausführungs
form einer Halbleitervorrichtung gemäß der vorlie
genden Erfindung; und
Fig. 9 eine Aufsicht auf ein Beispiel eines Maskenmusters,
welches bei der Herstellung der Halbleitervorrich
tung gemäß der dritten Ausführungsform eingesetzt
werden soll, die in Fig. 8 gezeigt ist.
Bei der vorliegenden Erfindung ist ein Schutzring zur
Verfügung gestellt, der mehrere in einem Feld angeordnete
Zellen aufweist, von denen jede formidentisch mit jeder der zellenförmigen
Diffusionsschichten ausgebildet ist, und die gegenseitig
elektrisch verbunden sind.
Diese gegenseitige elektrische Verbindung zwischen den Zel
len des Schutzrings kann entweder durch eine solche
Anordnung der Zellen erreicht werden, daß Teile jeder der
benachbarten Zellen überlappen, oder durch Bereitstellung
von Verbindungsdiffusionsbereichen zwischen jeder der mehre
ren Zellen, die mit einem vorbestimmten Intervall zwischen
jeder der benachbarten Zellen angeordnet sind.
Mit dieser Anordnung sind die Größen der Diffusionsfenster
bei dem Diffusionsverfahren identisch, so daß die Diffusions
tiefen jeder der Zellen des Schutzrings und der zellenförmigen
Diffusionsschichten identisch sind, und daher können die
Durchbruchsspannungen für den Schutzring und die zellenförmigen
Diffusionsschichten einander gleich gemacht werden.
Bei der nachfolgenden Be
schreibung werden die Elemente, die den entsprechenden Ele
menten bei den konventionellen Beispielen gemäß Fig. 1 und 2
entsprechen, mit denselben Bezugsziffern bezeichnet, und auf
ihre Beschreibung wird im allgemeinen verzichtet.
Nunmehr wird unter Bezug auf Fig. 5 eine erste Ausführungs
form einer Halbleitervorrichtung gemäß der vorliegenden Er
findung beschrieben.
Bei dieser ersten Ausführungsform weist die Vorrichtung meh
rere Schutzringzellen 3 des p-Typs und einen Leistungs-MOS-
Zellenkanalbereich 4 auf, die sämtlich durch denselben Dif
fusionsvorgang mit unterschiedlichen Diffusionsfenstern iden
tischer Form hergestellt werden. Im Ergebnis ist das Diffu
sionsprofil für jede der Schutzringzellen 3 und den Kanal
bereich 4 im wesentlichen identisch. Diese Schutzringzellen 3
und der Kanalbereich 4 stehen in Kontakt mit dem N⁺-Substrat
101 innerhalb des Körpers, zur Ausbildung von Zener-Dioden
10 und 10′. Es wird darauf hingewiesen, daß zwar die Zener-
Dioden 10 und 10′ für nur eine ausgewählte Anzahl von Schutz
ringzellen 3 dargestellt sind, um die Figur zu vereinfachen,
daß jedoch in Wirklichkeit jede der Schutzringzellen 3 eine
Zener-Diode 10′ ausbildet. Ein FET-Bereich ist um den Lei
stungs-MOS-Zellenkanalbereich 4 herum ausgebildet, während
ein Schutzring 6 durch ein Feld der Schutzringzellen
3 gebildet wird, wobei die Schutzringzellen 3 so angeordnet
sind, daß Teile jeweils benachbarter Zellen einander über
lappen, um gegenseitige elektrische Verbindungen zwischen
den Schutzringzellen 3 zur Verfügung zu stellen, während die
äußersten Teile der Schutzringzellen 3 mit der Sourceelektro
de 109 verbunden sind. Die äußersten Teile der Schutzring
zellen 3 weisen auch Kontaktbereiche 2 mit der gewöhnlich
hohen Konzentration auf, die in Berührung stehen mit der
Sourceelektrode 109, um den Kontaktwiderstand zu verringern.
Nunmehr wird unter Bezug auf Fig. 6 eine zweite Ausführungs
form einer Halbleitervorrichtung gemäß der vorliegenden Er
findung beschrieben.
Diese zweite Ausführungsform unterscheidet sich von der er
sten Ausführungsform in der Hinsicht, daß der Leistungs-MOS-
Zellenkanalbereich 4 der in Fig. 5 dargestellten ersten Aus
führungsform ersetzt ist durch einen Wannenbereich 1 unter
halb des Kanalbereiches 104. Die Schutzringzellen 3 und der
Wannenbereich 1 stehen in Berührung mit dem N⁺-Substrat 101
innerhalb des Körpers, zur Ausbildung von Zener-Dioden 11
und 11′. Zwar werden zur Vereinfachung der Zeichnung nur
Zener-Dioden 11′ für eine ausgewählte Anzahl von Schutzring
zellen 3 gezeigt, jedoch bildet in Wirklichkeit jede der
Schutzringzellen 3 eine Zener-Diode 11′.
Ein Beispiel für ein Maskenmuster, welches bei der Herstel
lung der Halbleitervorrichtung gemäß der ersten und zweiten
Ausführungsform von Fig. 5 bzw. 6 verwendet werden soll, ist
in Fig. 7 gezeigt, die erste Diffusionsfenster 1M für den
Kanalbereich 4 der ersten Ausführungsform oder den Wannen
bereich 1 der zweiten Ausführungsform aufweist, und zweite
Diffusionsfenster 3M für die Schutzringzellen 3 der ersten
und zweiten Ausführungsform.
Die ersten Diffusionsfenster 1M sind Öffnungen für den FET-
Bereich 5, in welchem die MOS-Leistungszellen angeordnet wer
den sollen, und sind mit einem vorbestimmten Abstand l zwi
schen jedem der benachbarten Fenster angeordnet, wobei der
Abstand oder das Intervall l so ausgewählt ist, daß der Ein
schaltwiderstand der Vorrichtung minimal wird.
Die zweiten Diffusionsfenster 3M sind Öffnungen für den
Schutzring 6, und sind mit einem vorbestimmten Inter
vall d zwischen jedem der benachbarten Fenster angeordnet,
wobei das Intervall l kleiner ist als das Doppelte der Dif
fusionslänge, und so ausgesucht ist, daß Teile jeder der be
nachbarten Schutzringzellen 3 überlappen.
Es wird darauf hingewiesen, daß die Schutzringzellen 3, der
Kanalbereich 4, und der Schachtbereich 1 bei den voranste
hend beschriebenen ersten und zweiten Ausführungsformen recht
eckige Formen aufweisen, aber statt dessen können auch andere
geometrische Formen wie beispielsweise eine hexagonale Form,
eine Kreisform, und andere Formen, verwendet werden.
Wenn die Diffusion unter Verwendung einer derartigen Maske
stattfindet, so weist die Verteilung der Verunreinigungen eine
dreidimensionale Verbreiterung auf, so daß sie allmählich
abnimmt mit ansteigender Entfernung von einem Zentrum der
Diffusionszelle. Aus diesem Grund wird die Durchbruch
spannung für eine Zener-Diode bestimmt durch das Konzentra
tionsprofil in einer Tiefenrichtung in einem Zentrum der
Zelle. Daher ist es für das Intervall d der zweiten Diffu
sionsfenster 3M erforderlich, einen solchen Wert aufzuwei
sen, daß der Schwanz des Diffusionsprofils nicht das Zentrum
der Zelle erreicht. Mit einem derartigen Wert für das Inter
vall d der zweiten Diffusionsfenster 3M können die Durch
bruchspannungen des FET-Bereiches 5 und des Schutzrings
6 exakt angepaßt werden, und dies führt dazu, daß die
Stromstoßfestigkeit selbst dann auf hohem Niveau gehalten
werden kann, wenn der MOS-Leistungshalbleiter unter Verwen
dung des Ultrafeinherstellungsverfahrens hergestellt wird.
Nunmehr wird unter Bezug auf Fig. 8 eine dritte Ausführungs
form einer Halbleitervorrichtung gemäß der vorliegenden Er
findung beschrieben.
Diese dritte Ausführungsform unterscheidet sich von der zwei
ten Ausführungsform in der Hinsicht, daß jede der Schutzring
zellen 3 von ihren Nachbarn durch ein genügend großes Inter
vall getrennt ist, jedoch mit ihren Nachbarn durch einen
flachen Verbindungsdiffusionsbereich 3A verbunden ist. Wie
bei der voranstehenden Ausführungsform stehen die Schutzring
zellen 3 und der Wannenbereich 1 in Kontakt mit dem N⁺-
Substrat 101 innerhalb des Körpers, zur Ausbildung von Zener-
Dioden 11 und 11′. Es wird darauf hingewiesen, daß zwar nur
Zener-Dioden 11′ für eine ausgewählte Anzahl von Schutzring
zellen 3 dargestellt sind, um die Zeichnung zu vereinfachen,
daß jedoch in Wirklichkeit jede der Schutzringzellen 3 eine
Zener-Diode 11′ ausbildet.
Eine solche Anordnung kann beispielsweise auf solche Wei
se hergestellt werden, daß zunächst die Schutzringzellen 3
diffundiert werden, und daß dann die Verbindungsdiffusions
bereiche 3A unter Verwendung der anderen Maske ausgebildet
werden, oder auf solche Weise, daß zunächst Ionen für die
Schutzringzellen 3 zugegeben und dann niedrig dosierte Ionen
für die Verbindungsdiffusionsbereiche 3A unter Verwendung der
anderen Maske zugegeben werden. Diese Verfahren weisen in
der Hinsicht eine Schwierigkeit auf, daß sie die Herstel
lungsschritte vergrößern, sie weisen allerdings auch einen
Vorteil in der Hinsicht auf, daß sie einfach mit der Ände
rung oder Variation der Diffusionsbedingungen fertig werden
können, da die Bedingungen für das Einhalten des Intervalls
d für die Schutzringzellen 3 nicht so streng sind wie im Fal
le der ersten und zweiten Ausführungsform.
Diese Anordnung kann auch dadurch hergestellt werden, daß ein
in Fig. 9 dargestelltes Maskenmuster verwendet wird, durch
welches die Herstellung in einem einzigen Schritt erfolgen
kann. Zusätzlich zu den ersten Diffusionsfenstern 1M für den
Wannenbereich 1 und den zweiten Diffusionsfenstern 3M für
die Schutzringzellen 3 weist nämlich das Maskenmuster gemäß
Fig. 9 dritte Diffusionsfenster 3AM für die Verbindungsdif
fusionsbereiche 3A auf, welche jedes zweite benachbarte Dif
fusionsfenster 3M überbrücken. Hierbei ist es wichtig, daß
eine Öffnungslänge t für die dritten Diffusionsfenster 3AM
kleiner ist als eine Öffnungslänge s für die zweiten Diffu
sionsfenster 3M, so daß die Verunreinigungskonzentration an
den dritten Diffusionsfenstern 3AM am niedrigsten und daher
die Diffusion flach sein kann.
Wie voranstehend beschrieben wurde, ist es gemäß der vor
liegenden Erfindung möglich, eine Halbleitervorrichtung be
reitzustellen, bei welcher die Durchbruchsspannungen der
Zelleneinheit und des Schutzrings auf einfache Weise anein
ander angepaßt werden können, und die Stromstoßfestigkeit
der Vorrichtung verbessert werden kann, und zwar durch Be
reitstellung eines Schutzrings, der mehrere in ei
nem Feld angeordnete Zellen aufweist, von denen jede iden
tisch mit der zellenförmigen Diffusionsschicht ist, und die gegen
seitig elektrisch verbunden sind.
Es wird darauf hingewiesen, daß zwar die voranstehende Aus
führungsform für den Fall eines MOS-Leistungshalbleiters
beschrieben wurde, daß es jedoch aus der voranstehenden Be
schreibung offensichtlich ist, daß sich die vorliegende Er
findung auf entsprechende Weise bei jeder Halbleitervorrich
tung einsetzen läßt, die einen PN-Übergang als eine Zelle
und den die Zelle umgebenden Schutzring aufweist.
Claims (5)
1. Halbleitervorrichtung, folgendes umfassend:
ein Halbleitersubstrat (101, 102) eines ersten Leitungstyps,
zumindest eine zellenförmige Diffusionsschicht (4, 104) eines zeiten Leitungstyps, die innerhalb des Halbleitersubstrats (101, 102) ausgebildet und mit Elektroden (109) verbunden ist,
einen Schutzring (6) des zweiten Leitungstyps, der die zellenförmige Diffusionsschicht (4, 104) umgibt und mit den Elektroden (109) verbunden ist,
dadurch gekennzeichnet, daß der Schutzring (6) aus einem Feld gebildet ist, das insgesamt eine Ringform aufweist, die durch eine Vielzahl von elektrisch verbundenen Schutzringzellen gebildet ist, wobei die Form jeder Schutzringzellen (3) identisch zur Form der Diffusionsschichtzellen (4, 104) ist.
ein Halbleitersubstrat (101, 102) eines ersten Leitungstyps,
zumindest eine zellenförmige Diffusionsschicht (4, 104) eines zeiten Leitungstyps, die innerhalb des Halbleitersubstrats (101, 102) ausgebildet und mit Elektroden (109) verbunden ist,
einen Schutzring (6) des zweiten Leitungstyps, der die zellenförmige Diffusionsschicht (4, 104) umgibt und mit den Elektroden (109) verbunden ist,
dadurch gekennzeichnet, daß der Schutzring (6) aus einem Feld gebildet ist, das insgesamt eine Ringform aufweist, die durch eine Vielzahl von elektrisch verbundenen Schutzringzellen gebildet ist, wobei die Form jeder Schutzringzellen (3) identisch zur Form der Diffusionsschichtzellen (4, 104) ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß die Schutzringzellen (3) dadurch
gegenseitig elektrisch verbunden sind, daß sie so
angeordnet sind, daß Teile benachbarter Schutzringzellen
(3) überlappen.
3. Halbleitervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß jede der Schutzringzellen (3) von
benachbarten Schutzringzellen (3) getrennt angeordnet ist,
und daß der Schutzring (6) Verbindungsdiffusionsbereiche
(3a) aufweist zur elektrischen Verbindung benachbarter
Schutzringzellen (3).
4. Halbleitervorrichtung nach Anspruch 3, dadurch
gekennzeichnet, daß die Verbindungsdiffusionsbereiche (3a)
eine Tiefe im Halbleitersubstrat (101, 102) aufweisen, die
kleiner als die Tiefe der Schutzringzellen (3) im
Halbleitersubstrat (101, 102) ist.
5. Halbleitervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß die zellenförmigen Diffusionsschichten
einen Wannenbereich (11) umfaßt.
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ID=11838080
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Country | Link |
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US (1) | US5184204A (de) |
JP (1) | JP2701502B2 (de) |
DE (1) | DE4102192C2 (de) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition |