JPS58192369A - 高耐圧プレ−ナ型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔発明の属する技術分野〕 この発明は高耐圧プレーナ型の半導体装置に係わり、特
に高耐圧を実現する九めの接合終端部？改良しｔ高耐圧
プレーナ型半導体装置に関する。 〔従来技術とその問題点〕 一般に、プレーナ型の半導体装置は、逆１圧を印加した
場合、接合のわん曲部に電界の集中を生じ、平坦接合に
比べて降伏電圧が低い事は良く仰られている。このため
、高耐圧素子、特に耐圧が１０００Ｖ近い素−子におい
ては、接合を千［１１１接合とするメサ型構造が多く用
いられて＠た・しかし、メサ型構造はシリコン基板に深
い溝を形成する必要がある等、製造上の困賭があり、近
年プレーナ型構造で耐圧を同上させる方法の開発が必要
とされてきている。 ブレーナ構造において耐圧を向上させる方法としては、
従来接合の露出部上部に絶縁＊を介して導電膜をはり出
さぞ、その一端倉拡散層に電気的に接触させるフィール
ドプレート法や、素子周囲に基板と異なる導電型の拡散
層ｉ　＋７ング状に形成するガードリング法等が用いら
れてきた。これらの技術のうち、ガードリング法はかな
りの高耐圧を期待できるｔめ、耐圧数百Ｖ（１）素子に
対し広く用いられている。しかし、設計の比較的容易な
１本のガードリングを用いる場合、期待される耐圧は王
接合及びガードリング層の拡散深さが十分に深い場合で
平坦接合耐圧の約ｇｏｑｋ、拡散が浅い場合には５ｏＬ
ｉ！度にとど！ってしまう、この詳細は、Ｍ、−１，Ａ
ｄＪｅｒ他の論文・Ｔｈｅｏｖｙ　ａｎｄ　Ｂｒｅａｋ
−ｄｏｗｎ　Ｖｏｌｔａｇｅ　ｆｏｒ　Ｐｌａｕａｒ　
Ｄｅｒｉｃｅｓ　ｗｉｔｈ　ａ　＋Ｓｉｎ−ｇｌｅ　Ｆ
ｉｅｌｄ　ＬｊｍｉＨｎｇ　Ｋｉｎｇ　＋　ＩｇＥｈ：
ｒ　Ｔｒａｎｓａｃｔｉｏｎｓｏｎ　Ｅｌｅｃｔｒｏｎ
　Ｄｅｖｉｃｅｓ＋　ｋＥ＋Ｄ−２４１Ｎａ　２１９７
７年ＰＰ１０７〜１１３．に議論されている。この耐圧
はガードリングの本数を増す事に１って改醤できるが、
ガードリングの本数を増して高耐圧を得工うとする場合
、仄の３つの問題がある。１つは、ガードリングの本数
を増すと、ガードリング形成のために必ｌ！な素子周辺
の面積が急激に増加し、素子自体のチップサイズを大キ
くシなくてはならない事である。２つ目には、複数のガ
ードリング構造では王接合とガードリング及びガードリ
ング相互間の間隔を最適に設計する事が極めて難しくな
る事であり、３つ目の問題社、拡散が浅い場合に平坦接
合耐圧に近い耐圧を実現しＬうとすると王輌合と累１の
ガードリングの間隔を極めて短かくしなくてはならず、
素子製造のプロセスが難しくなる事である。とりわけ後
の２つの問題は実際に素子ｔ−ｔ’１″製する場合、予
期し友耐圧が得られない等、歩留筐り低下の１大な原因
となり得る。これらの問題を解決する方法の１つは牛用
ら＆ｌ（工つて提案され次フィールドプレートとガード
リングの併用構造を用いるものである。この方法は、Ａ
、Ｎａｋａ−！：ｇａｗａ他の論文ｔ　ａＨｉｇｈ　Ｖ
ｏｌｔａｇｅ　Ｌｏｗ　（Ｊｎ−＆５ｉｓ−１ａｎｃｅ
　ＶＬｂ幻Ｓ　ＦＥＴ＊　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏ
ｆ　　ｔｈｅ　　１３ｔｈ　Ｃａｎ　−ｆｅｒｅｎｃｅ
　ｏｎ　Ｓｏ目ｄ　５ｔａｔｅ　Ｄｅｖｉｃｅｓ　＊　
Ｔｏｋｙｏ　、　１９８１　　；　Ｊａｐａｎｅｓｅ　
Ｊｏｕｒｕａｌ　　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈ１ｐｉ
ｃｓ　２１巻５ｅｒｐｐ１．２ｌ−１（１９８２）ｐｐ
９７−１０１に述べられている。この方法は４００　Ｖ
＠度の耐圧の素子に適用する場合極めて有効である。し
かし、上記文献中に述べられている１うに、更に高い耐
圧の素子に適用しようとすると、接合上ＩＢｔ−被う絶
縁膜の厚さ

【現在のプロセス技術で可能な値工９はるか
に厚くしなくてはならず、現実的でなくなる。 〔発明の目的〕 この発明は上述した従来技術の欠点を改良したもので、
浅い拡散の場合でも安定して高い耐圧を実現できるプレ
ーナ型半導体装置を提供することｔ目的□とする。 〔発明の１１１［’） 以下、本発明について図ｒｊＩＪ１に使って説明する。 萬１図は従来技術として知られているガードリング法（
図中（ａ））−ガードリングとフィールドプレートの併
用法（図中（ｂ））Ｉ及び本発明の新しい構造（図中（
Ｃ））を模式的に示したものである。Ｃの図に示し７ｔ
Ｌうに、本発明の構造は、ガードリング拡散層ｕ３ｔ−
持ち、このガードリング拡散層０と正接合間の半導体基
板Ｑｌ）表ｒＩＩＪＶＣ王接合及びガードリングと重な
る様に高抵抗拡散層αηを形成しｔ％１のである。この
高抵抗拡散層Ｑ７）は逆電圧印加時に９乏化する様、そ
の不純物総量が制御されている。 不純物量制御のために、この層はイオン注入法で形成さ
れる。 第２Ｇは本発明のもう一つの新しい構造即ち複数の拡＊
＊’ｉ有する構造を模式的に示し友ものである。この図
に示した例でＦｉ３重のガードリング拡散層＠を持ち、
そのうちの最％Ｆ’３＠の１本が特徴のある新しい構造
になっている。 ８ｇ１図、第２図と％に簡単のために、王接合を形成す
る素子の能動領域ａ４．磐は単一のｐｎ接合ｔ−Ｗする
ダイオードとしているが、この部分が別の拡散プロファ
イルを持つ、例えばトランジスタであっても良い。 〔発明の効果〕 次に、本発明にＬる新しい接合終電技術に工って得られ
る効果について詳述する。第３図は通常ガードリング（
図中（ａ））と本発明による新しい構ａ（図中（ｂ））
について、逆電圧印加時の電位分布を比較し友ものであ
る。この図から明らかなＬうに、新構造においては、主
接合近傍における電界の集中が通常ガードリングの場合
に比べて大きく緩和されている。これは、ガードリング
拡散層０と主接合の間に形成された高抵抗層１１ηが逆
電圧にＬって空乏化する事ｖｃエク、表面の電界が緩和
されるためである。多重のガードリングを用いる場合の
最終的な耐圧は主接合における電界がどこまで緩和され
るかで決まるが、通常のガードリング法では、主接合と
第１ガードリング間の距離を極めて小さくする事に！っ
てのみ、この緩和が期待できる。−倒として、基板Ｕυ
ｔ４７Ω・個、厚さ８０縄のｎ−エビ層とし、主接合と
ガードリングの拡散深さ（ｉ−１０μｍとし友場合につ
き！ｒ′ｔＪ！機シミュレ〜シ曹ンを用いて見積ると主
接合とガードリング接合の間隔ｔ−５μｍ以下にして始
めて主接合の降伏電圧ｔ−９６０Ｖにできる。これ以上
高い耐圧を得るにはガードリングを更に主接合に近づけ
ねばならず、プロセス技術上の困峻が極めて大きくなる
。 これに対し、本発明による構造は主接合、ガードリング
接合間の距離１３５μｍとしても、表面に形成する高抵
抗層ｑηの不純物総量ｆ　９ｘ　１０　”ｃｍ　”に設
足すれば、主接合の降伏電圧は容易Ｋ　１００ＯＶに達
する事が計算機シミュレーションに工って確かめられた
。しかｔｌこの場合の主接合、ガードリング間の電位差
は約６０Ｖであり、通常のガードリングで主接合に９６
０ｖの降伏電圧を持たせｔ場合の主接合、ガードリング
関電位差ｔｓＶに比して大きい、この事は、本発明で述
べた新しい構造が、通常のガードリングに比して、多重
構造として使用する場合に得られる最終耐圧、プロセス
技術上の容易さ、並びに使用しなくてはならない方−ド
リフタの本数、の全ての面で優れている事を示している
。 筐友、一本発明の構造は先に述べ几フィールドブ　　□
レートとガードリングの併用構造に比して％優れ　　　
ｒている。フィールドプレートとの併用法の場合、正接
合端近傍における電界の緩和が厚い酸化１１１１に介し
７ｔフイールドプレートの働！！によるのに対し、本発
明の構造では半導体基ａＳ面に直接形成され７ｔｐ”’
ＩＮの効果＃′ｃよる友め、本発明の場合の方がその緩
和の効果が強い、ちなみに、前者の場合、基ａｔ−ρ；
４７Ω・ｅｌｌｌ＋厚さ８０ａｍのエピタキシアル層と
し、主接合及びガードリング拡散層の拡散深さｔ−ＩＱ
ｔｕｎ、主接合とガードリング間間隔を３５μｍに設足
した時の主接合の降伏電圧は約９４０Ｖ［ｌ。 か達しない、これに対し、本発Ｉ＃ｌＪに述べた構造で
は９Ｘ１０１１ｍ−″の高抵抗層を形成する事に工り１
ｏｏｏｖの降伏電圧が得られる。フィールドプレートと
ガードリングの併用法でＪＩ！に主接合の降伏電圧をあ
げるに＃ｉ酸化Ｓｔ薄くする必要がある。しかし、この
ｌｌＫすると主接合とガードリング間の電位差が小きく
なｐすぎてしまい実用性が失なわれてし１つ、この１う
に、フィールドプレートとガードリングの併用法の場合
には、主接合の降伏電圧と、主接合、ガードリング間の
電位差の間に厳しいトレードオフ問題が存在する。これ
に比して、本発明ＫＡる新しい構造は主接合とガードリ
ング間の電位差を適当な値に保つｔ上で高い降伏電圧を
得られるものである事＃ｉ前述し念通りである・ 〔発明の実施例〕 ８４１１：Ｊは、本発明の新しい接合終端技術を縦型２
　ＩＩ　拡散Ｍ０８ＦＥＴ　Ｋ適用し、耐圧９００ｖ以
上の素子を得た貢ｊ１ｓである。この実施例においては
、素子外周Ｎに４本のガードリング拡散層を配し、その
最も内側のリングに本発明による新しい方法が適用され
ている。第４図に示した構造において半導体基板は低抵
抗ｎ＋基板（ロ）の上にエピタキシャル成長に１り形成
された比抵抗的４５０・備、厚さ８０ｘｎのｎ−ｍａｔ
−ｖするエビタヘ・シアルウェハーである。素子の能動
領域はポリシリコンゲート１＃を用い、セルファライン
による２Ｘ拡散法で形成される。素子外ＪＲｓのガード
リング拡散層は約１０ｔａｍの拡散深さを持ち、そのｊ
Ｉｋ％内側の１木目に新しい構造が用いられている。こ
の部分の高抵抗ｐ】＠はその不純物総量が最終的ＶＣ９
Ｘ　Ｉ　Ｑ”　”ｔ＊”３になる工う、イオン注入技術
を用いて形成する。 １皮、１本目のガードリング接合と正接合間の最短間隔
は約３５μｍ・１本目と２本目の間隔＃′ｉ１０μｍ、
２本目と３本目の間木目１３　Ａｍ　＋　３本目と４本
目の間隔は２０縄である。この構造にエリ耐圧９００Ｖ
以上でかつオン抵抗値の低い電力用ＭＯ８ＦＥＴが実現
できる。なお図中（財）はベースｐｆ：Ｊ拡散領域、−
はソースｎ型拡散領域Ｉは接合終膚部拡散領域、−はｆ
１面保護酸化膜・輪はソース電極、　（５１）はドレイ
ン電極である。 以上に述べたのは、本発明による構造を電力用ＭＯ８Ｆ
ＥＴに適用した例であるが、本発明で期待できる効果は
、能動領域の構造ＶＣは基本的に依存しないｔのである
定め、ダイオード、バイポーラトランジスタ等信のいか
なる孝子に対しても用いる事ができるものである。

【図面の簡単な説明】

！１図は従来構造と本発明の構造を比較して示しｔ模式
図、講２図＃′ｉ新構造と通常のガードリング構造を組
合せ九場合の模式図・第３図は通常のガードリング法を
用い定構造と、本発明の構造に逆電圧を印加した場合の
素子内部の電位分布を示した図１第４図は本発明１ｃｊ
る構造を縦型２重拡散ＭＯ８電界効果トランジスタに適
用した場合の構造図である。 １１・・・・・半導体基板・１２・・・・・・王接合を
形成する纂ｌ拡散層、１３・・・・・・ガードリングを
形成するｗｉ２拡散層、１４・・・・・・表面保−酸化
膜、１５・・・・・・電極、１６・・・・・・フィール
ドプレート、１７・・・・・・高抵抗藁３拡散層、２１
・・・・・・半導体基板、２２・・・・・・王接合を形
成する第１拡散層、２３・・・・・・ガードリングを形
成する第２拡散層・２４・・・・・・表面保ｌＩ酸化裏
・２５・・・・・・電極＃２６・・・・・・高抵抗藁３
拡散層。 ４１・・・・・・ｎ”Ｊ［１４２・・・・・・ｌ１ｍ　
ｌ　４３・・・・・・ベースｐｆｆｉ拡散領域・４４・
・・・・・ソースｎ型拡散領域・４５・・・・・・接合
終端部拡散領域・４６・・・・・・ガードリング拡散層
、４７・・・・・・ｐｍ、４８・・・・・・ポリシリコ
ア０’−１−、“９−°ｆｆ　［ｉ″“１“°１°５０
゛°−°°−／　　　’。 −スミ４ｊ、５１・・・・・・ドレイン電極。 代理人　９Ｐ理士　則近憲佑ほか１名

Claims (2)

【特許請求の範囲】
1. （１）半導体基板の表面に選択的に形成され７を該基板
   の導電型と異なる導電型のＭｌの拡散層？有する高耐圧
   プレーナ型中導体装置において、前記拡散層の外周をと
   り囲むＬうに、電極ｖＣ工つて電位が固定される事のな
   い＠２の拡散層が形成され、かつ前記第１の拡散層と＃
   ！２の拡散層の半導体基板表面に、藁、１．第２の拡散
   層と重なるように第１　、＠２の拡散層と同じ導電型ｆ
   ：ＪＷする高抵抗のＭ３の拡散層が形成され、逆電圧印
   加時に、この藁３の拡散層が空乏化する事ｔ−特徴とす
   る高耐圧プレーナ型半導体装置。
2. （２）半導体基板の表面に選択的に形成され几該基板の
   導電量と異なる導電型のｓｇｌの拡散層ｔＶする高耐圧
   ブレーナ型学導体装置において、前記第Ｉの拡散／＃ｌ
   をと１）囲む様に、電極によって電位が固定される事の
   ない第２の拡散層が複数個形成され、かつ第１の拡散層
   と第２の拡散１−の問お工び渠２の砿散ｆ−相互の間の
   半導体基板表面の少なくとも一部ＶＣ前記藁３の高抵抗
   の拡散！−が形成され、逆電圧印加時にこの第３の拡散
   層が空乏化する事ｔ−特徴とする高耐圧プレーナ型′Ｐ
   ４体装貧。