JP3476978B2 - 絶縁体分離半導体装置およびその製造方法 - Google Patents
絶縁体分離半導体装置およびその製造方法Info
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- JP3476978B2 JP3476978B2 JP25489995A JP25489995A JP3476978B2 JP 3476978 B2 JP3476978 B2 JP 3476978B2 JP 25489995 A JP25489995 A JP 25489995A JP 25489995 A JP25489995 A JP 25489995A JP 3476978 B2 JP3476978 B2 JP 3476978B2
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Description
【０００１】
【発明の属する技術分野】この発明は、一般に、絶縁体
分離半導体装置に関するものであり、より特定的には高
耐圧を保持することができるように改良された絶縁体分
離半導体装置に関する。この発明は、また、そのような
絶縁体分離半導体装置の製造方法に関する。
分離半導体装置に関するものであり、より特定的には高
耐圧を保持することができるように改良された絶縁体分
離半導体装置に関する。この発明は、また、そのような
絶縁体分離半導体装置の製造方法に関する。
【０００２】
【従来の技術】図１２は、従来の半導体装置の第１の例
の断面図である。当該半導体装置は、絶縁基板３を備え
る。絶縁基板３の上にｎ型半導体層２（Silicon On Ins
ulator：ＳＯＩ層といわれる）が設けられている。ｎ型
半導体層２の表面には、低抵抗なｎ型半導体領域４が設
けられている。ｎ型半導体層２を取囲むようにｐ型半導
体領域５が設けられている。ｎ型半導体領域４に、カソ
ード電極６が接続されている。ｐ型半導体領域５に、ア
ノード電極７が接続されている。絶縁基板３の裏面に
は、裏面電極８が設けられている。ｎ型半導体層２中に
設けられた絶縁膜９は、ｎ型半導体層２を複数の部分に
分離するためのものである。ｎ型半導体層２の上に設け
られた絶縁膜１１は、カソード電極６とアノード電極７
を、他の部分と分離するためのものである。
の断面図である。当該半導体装置は、絶縁基板３を備え
る。絶縁基板３の上にｎ型半導体層２（Silicon On Ins
ulator：ＳＯＩ層といわれる）が設けられている。ｎ型
半導体層２の表面には、低抵抗なｎ型半導体領域４が設
けられている。ｎ型半導体層２を取囲むようにｐ型半導
体領域５が設けられている。ｎ型半導体領域４に、カソ
ード電極６が接続されている。ｐ型半導体領域５に、ア
ノード電極７が接続されている。絶縁基板３の裏面に
は、裏面電極８が設けられている。ｎ型半導体層２中に
設けられた絶縁膜９は、ｎ型半導体層２を複数の部分に
分離するためのものである。ｎ型半導体層２の上に設け
られた絶縁膜１１は、カソード電極６とアノード電極７
を、他の部分と分離するためのものである。
【０００３】次に、動作について説明する。図１３を参
照して、アノード電極７と裏面電極８を０Ｖとし、カソ
ード電極６に＋電圧を加えていくと、ｎ型半導体層２と
ｐ型半導体領域５の間のｐｎ接合から空乏層３３が延び
る。空乏層は、ｎ型半導体領域４に達すると、伸長を止
める。空乏層３３は、一種の絶縁体であり、カソード電
極６とアノード電極７間には電流は流れない、このよう
な半導体装置は、ダイオードといわれている。なお、絶
縁層３は、電圧を分担しない。
照して、アノード電極７と裏面電極８を０Ｖとし、カソ
ード電極６に＋電圧を加えていくと、ｎ型半導体層２と
ｐ型半導体領域５の間のｐｎ接合から空乏層３３が延び
る。空乏層は、ｎ型半導体領域４に達すると、伸長を止
める。空乏層３３は、一種の絶縁体であり、カソード電
極６とアノード電極７間には電流は流れない、このよう
な半導体装置は、ダイオードといわれている。なお、絶
縁層３は、電圧を分担しない。
【０００４】
【発明が解決しようとする課題】上記構造を有する半導
体装置で、高耐圧化を図るためには、電界の大部分を保
持するｎ型半導体層２を広くとる必要がある。水平方向
を広くとることは比較的容易であるが、鉛直方向はＳＯ
Ｉ層の厚みｔSOI を大きくする必要があるため、分離領
域が拡大するという問題点があり、また、分離と埋込の
技術が困難になるという問題点がある。
体装置で、高耐圧化を図るためには、電界の大部分を保
持するｎ型半導体層２を広くとる必要がある。水平方向
を広くとることは比較的容易であるが、鉛直方向はＳＯ
Ｉ層の厚みｔSOI を大きくする必要があるため、分離領
域が拡大するという問題点があり、また、分離と埋込の
技術が困難になるという問題点がある。
【０００５】図１４は、従来の半導体装置の第２の例の
断面図である。半導体基板１の上に、絶縁層３を介在さ
せて、ｎ型半導体層２が設けられている。図中、その他
の部材は、図１３に示す従来の半導体装置と同一である
ので、同一または相当する部分には、同一の参照番号を
付し、その説明を繰返さない。
断面図である。半導体基板１の上に、絶縁層３を介在さ
せて、ｎ型半導体層２が設けられている。図中、その他
の部材は、図１３に示す従来の半導体装置と同一である
ので、同一または相当する部分には、同一の参照番号を
付し、その説明を繰返さない。
【０００６】次に、動作について説明する。図１５を参
照して、アノード電極７と裏面電極８を０Ｖとして、カ
ソード電極６に＋電圧を加えていくと、ｎ型半導体層２
とｐ型半導体領域５の間のｐｎ接合から空乏層Ａが伸び
る。このとき、半導体基板１は、全体が０Ｖになってお
り、絶縁層３を介して、フィールドプレートとして働く
ので、前述の空乏層Ａに加えて、ｎ型半導体層２と絶縁
層３の間の界面から、ｎ型半導体層２の表面に向かう方
向に空乏層Ｂが伸びる。一方、ｎ型半導体層２とｐ型半
導体領域５の間のｐｎ接合での電界は、空乏層Ａの伸び
が空乏層Ｂの影響で伸びやすくなることによって、緩和
される。この効果は、一般にＲｅｓｕｒｆ効果といわれ
ており、絶縁膜３の代わりに、ｐｎ接合をこの界面に沿
った位置に延長することによって、同様の効果が期待で
きることが、文献“ＩＥＢＭ Ｔｅｃｈ．Ｄｉｇ．，１
９７９，ｐｐ．２３８−２４１，Ｊ．Ａ．Ａｐｐｅｒｓ
ら”に紹介されている。
照して、アノード電極７と裏面電極８を０Ｖとして、カ
ソード電極６に＋電圧を加えていくと、ｎ型半導体層２
とｐ型半導体領域５の間のｐｎ接合から空乏層Ａが伸び
る。このとき、半導体基板１は、全体が０Ｖになってお
り、絶縁層３を介して、フィールドプレートとして働く
ので、前述の空乏層Ａに加えて、ｎ型半導体層２と絶縁
層３の間の界面から、ｎ型半導体層２の表面に向かう方
向に空乏層Ｂが伸びる。一方、ｎ型半導体層２とｐ型半
導体領域５の間のｐｎ接合での電界は、空乏層Ａの伸び
が空乏層Ｂの影響で伸びやすくなることによって、緩和
される。この効果は、一般にＲｅｓｕｒｆ効果といわれ
ており、絶縁膜３の代わりに、ｐｎ接合をこの界面に沿
った位置に延長することによって、同様の効果が期待で
きることが、文献“ＩＥＢＭ Ｔｅｃｈ．Ｄｉｇ．，１
９７９，ｐｐ．２３８−２４１，Ｊ．Ａ．Ａｐｐｅｒｓ
ら”に紹介されている。
【０００７】上述の構造においては、酸化膜とシリコン
の単位厚さ当たりの電圧負担割合は、その誘電率（ε
OXi ＝３．９，εSi＝１１．７）の逆数の比となるの
で、約３：１である。電圧のかなりの部分を保持してい
る、この酸化膜３を厚膜化することによって、耐圧を向
上させることができる。
の単位厚さ当たりの電圧負担割合は、その誘電率（ε
OXi ＝３．９，εSi＝１１．７）の逆数の比となるの
で、約３：１である。電圧のかなりの部分を保持してい
る、この酸化膜３を厚膜化することによって、耐圧を向
上させることができる。
【０００８】そのようすを、図１６に示す。図１６にお
いて、右上がりに変化している領域がＲｅｓｕｒｆ効果
の有効な範囲を示している。膜厚を単純に厚くしていく
と、ある値を境にして、逆に耐圧（ＢＶ）は低下する。
これは、空乏層Ｂの伸長を助ける半導体基板１のグラン
ド電位が遠ざかるにつれて、空乏層Ｂの伸びが弱くな
り、空乏層Ａの電界緩和効果が効かなくなっていくから
である。したがって、６００Ｖ等の高耐圧を実現するに
は、埋込酸化膜の膜厚を７μｍ近傍に制御して形成しな
ければならない。しかし、成膜法で、７μｍ近傍の埋込
酸化膜を形成するには、図１７を参照して、かなり長い
プロセス時間を必要とするため、コストが高くなるとい
う問題点があった。
いて、右上がりに変化している領域がＲｅｓｕｒｆ効果
の有効な範囲を示している。膜厚を単純に厚くしていく
と、ある値を境にして、逆に耐圧（ＢＶ）は低下する。
これは、空乏層Ｂの伸長を助ける半導体基板１のグラン
ド電位が遠ざかるにつれて、空乏層Ｂの伸びが弱くな
り、空乏層Ａの電界緩和効果が効かなくなっていくから
である。したがって、６００Ｖ等の高耐圧を実現するに
は、埋込酸化膜の膜厚を７μｍ近傍に制御して形成しな
ければならない。しかし、成膜法で、７μｍ近傍の埋込
酸化膜を形成するには、図１７を参照して、かなり長い
プロセス時間を必要とするため、コストが高くなるとい
う問題点があった。
【０００９】この発明は、上記のような問題点を解決す
るためになされたもので、安価に作製できかつプロセス
時間を短縮することができるように改良された、絶縁体
分離半導体装置を提供することを目的とする。
るためになされたもので、安価に作製できかつプロセス
時間を短縮することができるように改良された、絶縁体
分離半導体装置を提供することを目的とする。
【００１０】この発明はまた、そのような絶縁体分離半
導体装置の製造方法を提供することを目的とする。
導体装置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】この発明の第１の局面に
従う絶縁体分離半導体装置は、誘電率が８．８以上の高
誘電物質で形成された高誘電体層を備える。上記高誘電
体層の上に半導体層が形成されている。また、半導体層
の表面には一対の電極が、高誘電体層の裏面には裏面電
極が形成されている。
従う絶縁体分離半導体装置は、誘電率が８．８以上の高
誘電物質で形成された高誘電体層を備える。上記高誘電
体層の上に半導体層が形成されている。また、半導体層
の表面には一対の電極が、高誘電体層の裏面には裏面電
極が形成されている。
【００１２】この発明の第２の局面に従う絶縁体分離半
導体装置の製造方法においては、まず、高誘電体基板と
半導体基板を準備する。上記高誘電体基板および上記半
導体基板の少なくとも一方の、表面に絶縁層を形成す
る。上記絶縁層を間に挟んで、上記高誘電体基板と上記
半導体基板とを貼り合わせる。上記貼り合わせ工程の
後、上記半導体基板を所定の厚さになるまで研削・研磨
する。半導体基板の表面には一対の電極を形成する。高
誘電体層の裏面には裏面電極を形成する。
導体装置の製造方法においては、まず、高誘電体基板と
半導体基板を準備する。上記高誘電体基板および上記半
導体基板の少なくとも一方の、表面に絶縁層を形成す
る。上記絶縁層を間に挟んで、上記高誘電体基板と上記
半導体基板とを貼り合わせる。上記貼り合わせ工程の
後、上記半導体基板を所定の厚さになるまで研削・研磨
する。半導体基板の表面には一対の電極を形成する。高
誘電体層の裏面には裏面電極を形成する。
【００１３】
【発明の実施の形態】以下、この発明の実施の形態を図
について説明する。
について説明する。
【００１４】発明の実施の形態１
図１は、本発明の実施の形態１に係るＳＯＩダイオード
の断面図である。当該装置は、高誘電率物質で形成され
た絶縁層３ａを備える。絶縁層３ａの上に、ｎ型半導体
層２が設けられている。ｎ型半導体層２の表面には、低
抵抗なｎ型半導体領域４が設けられている。また、ｎ型
半導体層２中には、低抵抗のｎ型半導体領域４から離れ
た位置に、ｐ型半導体領域５が設けられている。ｎ型半
導体領域４には、カソード電極６が接続されており、ｐ
型半導体領域５にはアノード電極７が接続されている。
絶縁膜１１は、カソード電極６とアノード電極７を他の
部分と分離するためのものである。絶縁層３ａの裏面に
は、裏面電極８が設けられている。
の断面図である。当該装置は、高誘電率物質で形成され
た絶縁層３ａを備える。絶縁層３ａの上に、ｎ型半導体
層２が設けられている。ｎ型半導体層２の表面には、低
抵抗なｎ型半導体領域４が設けられている。また、ｎ型
半導体層２中には、低抵抗のｎ型半導体領域４から離れ
た位置に、ｐ型半導体領域５が設けられている。ｎ型半
導体領域４には、カソード電極６が接続されており、ｐ
型半導体領域５にはアノード電極７が接続されている。
絶縁膜１１は、カソード電極６とアノード電極７を他の
部分と分離するためのものである。絶縁層３ａの裏面に
は、裏面電極８が設けられている。
【００１５】図１において、Ｗ＝１５４μｍ、ｔSOI ＝
１０μｍとしたときの耐圧（ＢＶ）と絶縁層の厚さ（ｔ
ins ）との関係を、図２中の、グラフ（２）に示す。図
２には、また、比較の意味で、従来技術である図１５に
示す従来のＳＯＩダイオードについて、Ｗ＝１５４μ
ｍ、ｔSOI ＝１０μｍとしたときの耐圧（ＢＶ）と埋込
酸化膜の厚さ（ｔOXi ）との関係も、グラフ（１）とし
て示されている。
１０μｍとしたときの耐圧（ＢＶ）と絶縁層の厚さ（ｔ
ins ）との関係を、図２中の、グラフ（２）に示す。図
２には、また、比較の意味で、従来技術である図１５に
示す従来のＳＯＩダイオードについて、Ｗ＝１５４μ
ｍ、ｔSOI ＝１０μｍとしたときの耐圧（ＢＶ）と埋込
酸化膜の厚さ（ｔOXi ）との関係も、グラフ（１）とし
て示されている。
【００１６】なお、この発明の実施の形態では、絶縁層
３ａを、高誘電体物質であるＴａ2Ｏ5 （εr ＝２０．
０）で形成している。
３ａを、高誘電体物質であるＴａ2Ｏ5 （εr ＝２０．
０）で形成している。
【００１７】図２のグラフ（１）を参照して、従来の酸
化膜（εr ＝３．９）を用いた場合、Ｒｅｓｕｒｆ効果
が有効に認められるのは、ｔOXi ＜１５μｍの範囲であ
るが、本発明の実施の形態（εr ＝２０．０）では、ｔ
ins ＜９０μｍと拡張されるのがわかる。
化膜（εr ＝３．９）を用いた場合、Ｒｅｓｕｒｆ効果
が有効に認められるのは、ｔOXi ＜１５μｍの範囲であ
るが、本発明の実施の形態（εr ＝２０．０）では、ｔ
ins ＜９０μｍと拡張されるのがわかる。
【００１８】次に、従来のＳＯＩダイオードにおいてｔ
OXi ＝７μｍにし、Ｖc ＝６００Ｖにした場合のポテン
シャル分布図を図４に示し、本発明の実施の形態に係る
ＳＯＩダイオードにおいて、ｔins ＝１００μｍにし、
Ｖc ＝６００Ｖにした場合のポテンシャル分布図を図４
に示す。図３と図４を参照して、いずれも、空乏層端
（図中、点線で示した部分）は、ｎ+ 領域の周辺にまで
伸長しており、また、ポテンシャルコンターは、酸化
膜、高誘電体物質で形成された絶縁層のいずれの内部へ
も入り込んでいて、Ｒｅｓｕｒｆ効果が十分効いている
のがわかる。
OXi ＝７μｍにし、Ｖc ＝６００Ｖにした場合のポテン
シャル分布図を図４に示し、本発明の実施の形態に係る
ＳＯＩダイオードにおいて、ｔins ＝１００μｍにし、
Ｖc ＝６００Ｖにした場合のポテンシャル分布図を図４
に示す。図３と図４を参照して、いずれも、空乏層端
（図中、点線で示した部分）は、ｎ+ 領域の周辺にまで
伸長しており、また、ポテンシャルコンターは、酸化
膜、高誘電体物質で形成された絶縁層のいずれの内部へ
も入り込んでいて、Ｒｅｓｕｒｆ効果が十分効いている
のがわかる。
【００１９】また、図４（εr ＝２０．０の場合）につ
いていえば、ポテンシャルコンターは主に垂直方向に走
っており、ＳＯＩ層の中での電界集中は図３に示す従来
のダイオード（εr ＝３．９）に比べて、さらに緩和さ
れているのがわかる。
いていえば、ポテンシャルコンターは主に垂直方向に走
っており、ＳＯＩ層の中での電界集中は図３に示す従来
のダイオード（εr ＝３．９）に比べて、さらに緩和さ
れているのがわかる。
【００２０】図５は、εr ＝２０の場合のＳＯＩダイオ
ードの断面図である。Ｖcc印加電極の直下で、垂直方向
に関して、ほぼ９割以上の電圧分担が、高誘電体物質で
負担されているのがわかる。
ードの断面図である。Ｖcc印加電極の直下で、垂直方向
に関して、ほぼ９割以上の電圧分担が、高誘電体物質で
負担されているのがわかる。
【００２１】図６は、図３および図４での各々Ｍ−ｍ′
断面図で、電界強度分布の比較を行なった図である。絶
縁層を高誘電体で形成し、絶縁層の厚さを増加させたこ
とから、電界強度は約１／５に低下しているのがわか
る。以上が、本発明の実施の形態におけるＳＯＩダイオ
ードと従来のＳＯＩダイオードとの、電気特性上の比較
である。
断面図で、電界強度分布の比較を行なった図である。絶
縁層を高誘電体で形成し、絶縁層の厚さを増加させたこ
とから、電界強度は約１／５に低下しているのがわか
る。以上が、本発明の実施の形態におけるＳＯＩダイオ
ードと従来のＳＯＩダイオードとの、電気特性上の比較
である。
【００２２】次に、本発明の実施の形態におけるＳＯＩ
ダイオードと従来のＳＯＩダイオードの製法上の比較に
ついて説明する。
ダイオードと従来のＳＯＩダイオードの製法上の比較に
ついて説明する。
【００２３】図１５に示す従来のＳＯＩダイオードの場
合では、７μｍの厚さの酸化膜３を得るためには、図１
７より、１０５０℃，５ａｔｍ下で、約２０時間加熱す
る必要があり、コスト、プロセス時間ともに、問題とな
っている。一方、本発明の実施の形態によれば、予め準
備した高誘電体基板を直接シリコン基板と接着した後
は、プロセス完了後の裏面研磨で、所定の膜厚（今在の
例では１００μｍ）に設定する以外には、従来プロセス
と同一である。
合では、７μｍの厚さの酸化膜３を得るためには、図１
７より、１０５０℃，５ａｔｍ下で、約２０時間加熱す
る必要があり、コスト、プロセス時間ともに、問題とな
っている。一方、本発明の実施の形態によれば、予め準
備した高誘電体基板を直接シリコン基板と接着した後
は、プロセス完了後の裏面研磨で、所定の膜厚（今在の
例では１００μｍ）に設定する以外には、従来プロセス
と同一である。
【００２４】上記の例では、Ｔａ2 Ｏ5 （εr ＝２０．
０）について説明したが、さらに誘電率を上げた場合、
より厚い絶縁層でも、耐圧を確保することは可能であ
る。実際上、基板の機械的強度を確保するためには、ウ
ェハ径にもよるが、一般に、厚いほうが望ましい。一
方、放熱の上では、薄いほうが望ましいので、用途、信
頼性に応じて、材質と寸法を決定するのが好ましい。
０）について説明したが、さらに誘電率を上げた場合、
より厚い絶縁層でも、耐圧を確保することは可能であ
る。実際上、基板の機械的強度を確保するためには、ウ
ェハ径にもよるが、一般に、厚いほうが望ましい。一
方、放熱の上では、薄いほうが望ましいので、用途、信
頼性に応じて、材質と寸法を決定するのが好ましい。
【００２５】発明の実施の形態２
図７は、本発明を適用したＳＯＩ−ＭＯＳの断面図であ
る。なお、図７において、図１に示す装置の中の部材と
同一または相当する部分には、同一の参照番号を付し、
その説明を繰返さない。図７を参照して、ｐ+ 拡散領域
５の表面にｎ+拡散領域１２が設けられており、ｎ+ 拡
散領域に電極７が接続されている。絶縁膜１１中であっ
て、ｐ+ 拡散領域５の上に、制御電極１３が設けられて
いる。制御電極１３は、ｐ+ 拡散領域５の表面にチャネ
ルを形成する能力を有する。ＳＯＩ−ＭＯＳの場合も、
制御電極１３をグランド電位に接続すれば、ｐ拡散領域
５とｎ型半導体基板２との接合から空乏層が伸びるの
で、耐圧を決定する要因は、ダイオードの場合と同じで
ある。
る。なお、図７において、図１に示す装置の中の部材と
同一または相当する部分には、同一の参照番号を付し、
その説明を繰返さない。図７を参照して、ｐ+ 拡散領域
５の表面にｎ+拡散領域１２が設けられており、ｎ+ 拡
散領域に電極７が接続されている。絶縁膜１１中であっ
て、ｐ+ 拡散領域５の上に、制御電極１３が設けられて
いる。制御電極１３は、ｐ+ 拡散領域５の表面にチャネ
ルを形成する能力を有する。ＳＯＩ−ＭＯＳの場合も、
制御電極１３をグランド電位に接続すれば、ｐ拡散領域
５とｎ型半導体基板２との接合から空乏層が伸びるの
で、耐圧を決定する要因は、ダイオードの場合と同じで
ある。
【００２６】発明の実施の形態３
図８は、本発明を適用したＳＯＩ−ＩＧＢＴの断面図で
ある。図中、ｎ+ 拡散領域４の表面にｐ+ 拡散領域１４
が形成されている。その他の構成は、図７に示すＳＯＩ
−ＭＯＳと同様であるので、同一または相当する部分に
は、同一の参照番号を付し、その説明を繰返さない。Ｓ
ＯＩ−ＩＧＢＴの場合も、制御電極１３をグランド電位
に接続すれば、ｐ拡散領域５とｎ型半導体層２との接合
から空乏層が伸びるので、耐圧を決定する要因は、ダイ
オード、ＳＯＩ−ＭＯＳの場合と基本的に同一である。
ただし、場合によっては、ｐ拡散領域１４、ｎ型半導体
基板２、ｐ拡散領域５とからなるＰＮＰトランジスタの
ベースオープン状態での耐圧に律速されて、若干耐圧が
低下する場合はあるが、ｎ+ 拡散領域４の最適設計によ
って回避可能であり、また、Ｒｅｓｕｒｆ効果のＢＶ−
ｔOXi （ｔins ）依存性については、基本的に変わらな
い。
ある。図中、ｎ+ 拡散領域４の表面にｐ+ 拡散領域１４
が形成されている。その他の構成は、図７に示すＳＯＩ
−ＭＯＳと同様であるので、同一または相当する部分に
は、同一の参照番号を付し、その説明を繰返さない。Ｓ
ＯＩ−ＩＧＢＴの場合も、制御電極１３をグランド電位
に接続すれば、ｐ拡散領域５とｎ型半導体層２との接合
から空乏層が伸びるので、耐圧を決定する要因は、ダイ
オード、ＳＯＩ−ＭＯＳの場合と基本的に同一である。
ただし、場合によっては、ｐ拡散領域１４、ｎ型半導体
基板２、ｐ拡散領域５とからなるＰＮＰトランジスタの
ベースオープン状態での耐圧に律速されて、若干耐圧が
低下する場合はあるが、ｎ+ 拡散領域４の最適設計によ
って回避可能であり、また、Ｒｅｓｕｒｆ効果のＢＶ−
ｔOXi （ｔins ）依存性については、基本的に変わらな
い。
【００２７】なお、高誘電体物質としては、Ｔａ2 Ｏ5
（εr ＝２０．０）、ＴｉＯ3 （ε r ＝８０）、ＳｒＴ
ｉＯ3 （εr ＝２００）等があるが、実用性の高いもの
としてはＡｌＮ（εr ＝８．８）等もある。
（εr ＝２０．０）、ＴｉＯ3 （ε r ＝８０）、ＳｒＴ
ｉＯ3 （εr ＝２００）等があるが、実用性の高いもの
としてはＡｌＮ（εr ＝８．８）等もある。
【００２８】発明の実施の形態４
次に、絶縁体分離半導体装置の製造方法について説明す
る。
る。
【００２９】図９を参照して、半導体基板２の一方の面
に、酸化膜または窒化膜等の薄い絶縁膜３ｂを形成す
る。
に、酸化膜または窒化膜等の薄い絶縁膜３ｂを形成す
る。
【００３０】図１０を参照して、薄い絶縁層３ｂを介在
させて、半導体基板２と高誘電体基板３ａを貼り合わ
せ、熱処理によって、両者の密着性を強化する。
させて、半導体基板２と高誘電体基板３ａを貼り合わ
せ、熱処理によって、両者の密着性を強化する。
【００３１】図１１を参照して、半導体基板２を研削・
研磨し、所定の厚さに制御する。これによって、絶縁体
分離半導体装置の基板が完成する。
研磨し、所定の厚さに制御する。これによって、絶縁体
分離半導体装置の基板が完成する。
【００３２】なお、本実施例に係る方法は、高誘電体基
板３ａを半導体基板２と直接接合させるより、絶縁層を
介在させて両者を接合させるほうが密着性が高い場合に
有効な方法であり、高誘電体基板と半導体基板との密着
性が高い場合には、絶縁膜３ｂの形成工程を省略するこ
とも可能である。
板３ａを半導体基板２と直接接合させるより、絶縁層を
介在させて両者を接合させるほうが密着性が高い場合に
有効な方法であり、高誘電体基板と半導体基板との密着
性が高い場合には、絶縁膜３ｂの形成工程を省略するこ
とも可能である。
【００３３】また、高誘電体基板３ａの上に絶縁膜３ｂ
を形成し、絶縁膜３ｂを介在させて、高誘電体基板３ａ
と半導体基板２とを貼り合わせてもよい。
を形成し、絶縁膜３ｂを介在させて、高誘電体基板３ａ
と半導体基板２とを貼り合わせてもよい。
【００３４】さらに、半導体基板２の一方の面に絶縁膜
３ｂを形成し、さらに、高誘電体基板３ａの一方の面に
絶縁膜３ｂを形成し、最後に、絶縁膜３ｂ同士を貼り合
わせて、基板を形成してもよい。
３ｂを形成し、さらに、高誘電体基板３ａの一方の面に
絶縁膜３ｂを形成し、最後に、絶縁膜３ｂ同士を貼り合
わせて、基板を形成してもよい。
【００３５】以上説明したとおり、この発明の第１の局
面に従う装置によれば、高耐圧パワーデバイスＳＯＩ基
板の埋込酸化膜／支持用半導体基板に相当する部分や支
持用絶縁体基板の部分を、高誘電体基板をもって一体的
に構成するようにしたため、高耐圧に必要だった厚い埋
込酸化膜を形成する必要がなくなり、安価に製品が得ら
れ、またプロセス時間を短縮することができる。
面に従う装置によれば、高耐圧パワーデバイスＳＯＩ基
板の埋込酸化膜／支持用半導体基板に相当する部分や支
持用絶縁体基板の部分を、高誘電体基板をもって一体的
に構成するようにしたため、高耐圧に必要だった厚い埋
込酸化膜を形成する必要がなくなり、安価に製品が得ら
れ、またプロセス時間を短縮することができる。
【００３６】また、この発明の第２の局面に従う方法に
よれば、ＳＯＩ層と高誘電体基板との間に第２の薄い絶
縁層を介して貼り合わせることにより、貼り合わせ強度
の向上した信頼性の高いＳＯＩ基板を得ることができ
る。
よれば、ＳＯＩ層と高誘電体基板との間に第２の薄い絶
縁層を介して貼り合わせることにより、貼り合わせ強度
の向上した信頼性の高いＳＯＩ基板を得ることができ
る。
【図１】 この発明の実施の形態１におけるＳＯＩダイ
オードの断面図である。
オードの断面図である。
【図２】 この発明に係るＳＯＩダイオードと従来例に
係るＳＯＩダイオードとの電気特性の比較説明図であ
る。
係るＳＯＩダイオードとの電気特性の比較説明図であ
る。
【図３】 従来のＳＯＩダイオードの電気特性の説明図
である。
である。
【図４】 発明の実施の形態１に係るＳＯＩ−ダイオー
ドの電気特性の説明図である。
ドの電気特性の説明図である。
【図５】 発明の実施の形態１に係るＳＯＩ−ダイオー
ドの電気特性の説明図である。
ドの電気特性の説明図である。
【図６】 発明の実施の形態１に係るＳＯＩ−ダイオー
ドと従来のＳＯＩ−ダイオードの電気特性の比較説明図
である。
ドと従来のＳＯＩ−ダイオードの電気特性の比較説明図
である。
【図７】 発明の実施の形態２に係るＳＯＩ−ＭＯＳの
断面図である。
断面図である。
【図８】 発明の実施の形態３に係るＳＯＩ−ＩＧＢＴ
の断面図である。
の断面図である。
【図９】 発明の実施の形態３に係る絶縁体分離半導体
装置の製造方法の第１の工程における半導体装置の断面
図である。
装置の製造方法の第１の工程における半導体装置の断面
図である。
【図１０】 発明の実施の形態４に係る絶縁体分離半導
体装置の製造方法の順序の第２の工程における半導体装
置の断面図である。
体装置の製造方法の順序の第２の工程における半導体装
置の断面図である。
【図１１】 発明の実施の形態４に係る絶縁体分離半導
体装置の製造方法の順序の第３の工程における半導体装
置の断面図である。
体装置の製造方法の順序の第３の工程における半導体装
置の断面図である。
【図１２】 第１の従来例のＳＯＩ−ダイオードの断面
図である。
図である。
【図１３】 第１の従来例のＳＯＩ−ダイオードの動作
を説明するための図である。
を説明するための図である。
【図１４】 第２の従来例に係るＳＯＩ−ダイオードの
断面図である。
断面図である。
【図１５】 第２の従来例に係るＳＯＩ−ダイオードの
動作を説明するための図である。
動作を説明するための図である。
【図１６】 ＳＯＩダイオードの電気特性を説明するた
めの図である。
めの図である。
【図１７】 酸化膜厚と酸化時間との関係図である。
２ ＳＯＩ層、３ａ 高誘電体層。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/12
H01L 29/86 - 29/87
H01L 29/88 - 29/96
Claims (2)
- 【請求項１】 誘電率が８．８以上の高誘電物質で形成
された高誘電体層と、 前記高誘電体層の上に形成された半導体層と、前記半導体層の表面に形成された一対の電極と、 前記高誘電体層の裏面に形成された裏面電極と、 を備え
た、絶縁体分離半導体装置。 - 【請求項２】 高誘電体基板と半導体基板を準備する工
程と、 前記高誘電体基板および前記半導体基板の少なくとも一
方の、表面に絶縁層を形成する工程と、 前記絶縁層を間に挟んで前記高誘電体基板と前記半導体
基板とを貼り合わせる工程と、 前記貼り合わせ工程の後、前記半導体基板を所定の厚さ
になるまで研削・研磨する工程と、前記半導体基板の表面に一対の電極を形成する工程と、 前記高誘電体基板の裏面に裏面電極を形成する工程と、
を備えた、絶縁体分離半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25489995A JP3476978B2 (ja) | 1995-10-02 | 1995-10-02 | 絶縁体分離半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25489995A JP3476978B2 (ja) | 1995-10-02 | 1995-10-02 | 絶縁体分離半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0997886A JPH0997886A (ja) | 1997-04-08 |
| JP3476978B2 true JP3476978B2 (ja) | 2003-12-10 |
Family
ID=17271396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25489995A Expired - Lifetime JP3476978B2 (ja) | 1995-10-02 | 1995-10-02 | 絶縁体分離半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3476978B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4020195B2 (ja) * | 2002-12-19 | 2007-12-12 | 三菱電機株式会社 | 誘電体分離型半導体装置の製造方法 |
| JP4204895B2 (ja) | 2003-05-12 | 2009-01-07 | 三菱電機株式会社 | 半導体装置 |
-
1995
- 1995-10-02 JP JP25489995A patent/JP3476978B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0997886A (ja) | 1997-04-08 |
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