JP2973583B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
寄生バイポーラトランジスタの動作を抑えて破壊耐量を
向上させた半導体装置に関する。
寄生バイポーラトランジスタの動作を抑えて破壊耐量を
向上させた半導体装置に関する。
【０００２】
【従来の技術】図２に従来の縦型電界効果トランジスタ
の一例を示す。図２Ａは平面図、図２Ｂは図２ＡのＹ−
Ｙに沿った断面図である。
の一例を示す。図２Ａは平面図、図２Ｂは図２ＡのＹ−
Ｙに沿った断面図である。
【０００３】図２Ａにおいて、セル領域４には、縦型電
界効果トランジスタを形成している多数のセルが並列接
続されている。これらの並列接続されたセルは、ゲート
電極１１をゲートパッド１から、ソース電極をソースパ
ッド３から、それぞれ外部に取り出す様になっている。
ゲート電極１１はポリシリコンからなっており、比抵抗
が比較的高いためゲートパッド１から遠い位置のセルに
対してはゲート直列抵抗が増大してしまうので、アルミ
ニウムのゲートフィンガー２を延ばしてゲート直列抵抗
の低減をはかっている。この時、ゲートフィンガー２下
にはセルを形成できないため、セル間での空乏層の接続
を確保するためのＰ型拡散層（図２Ｂの９）が設けられ
ている。また、外周部５には、ソース・ドレイン間の過
電圧から素子を保護するとともにｄｖ／ｄｔ耐量を増す
保護ダイオードが形成されている。
界効果トランジスタを形成している多数のセルが並列接
続されている。これらの並列接続されたセルは、ゲート
電極１１をゲートパッド１から、ソース電極をソースパ
ッド３から、それぞれ外部に取り出す様になっている。
ゲート電極１１はポリシリコンからなっており、比抵抗
が比較的高いためゲートパッド１から遠い位置のセルに
対してはゲート直列抵抗が増大してしまうので、アルミ
ニウムのゲートフィンガー２を延ばしてゲート直列抵抗
の低減をはかっている。この時、ゲートフィンガー２下
にはセルを形成できないため、セル間での空乏層の接続
を確保するためのＰ型拡散層（図２Ｂの９）が設けられ
ている。また、外周部５には、ソース・ドレイン間の過
電圧から素子を保護するとともにｄｖ／ｄｔ耐量を増す
保護ダイオードが形成されている。
【０００４】図２Ｂは図２ＡのＹ−Ｙに沿った断面図で
ある。図２Ｂにおいてセル領域１０３は、ソース電極１
５，層間絶縁膜１４，ゲート電極１１，ゲート酸化膜１
０，Ｎ+ 型ソース領域１３，Ｐ型ベース領域１２，Ｎ-
型ドレイン領域７，Ｎ+ 型ドレイン領域６，ドレイン電
極１８を有し、縦型電界効果トランジスタを形成してい
る。ゲート電極１１はポリシリコンで形成されており、
ゲートパッドの近傍まで延びている。ゲートフィンガー
１６はアルミニウムで形成されゲートパッドと連続して
ゲート電極１１上に延在形成されている。これらゲート
パッド及びゲートフィンガー１６の下には絶縁膜８を介
して、ドレイン領域７上にＰ型拡散層９が形成されてい
る。これはゲートフィンガー１６下にセル領域１０３か
形成できないため、この部分でセル領域間が広がり、空
乏層がセル領域間で分離してしまうのを防ぐためにドレ
イン領域７とは反対の導電型で形成したものである。従
来の縦型電界効果トランジスタでは、このＰ型拡散層９
が外周部１０５で外周部に形成された保護ダイオードと
してのＰ型拡散層と連続しており、この外周部でソース
電極１７と電気的に接続されて接地電位が支えられてい
た。すなわち、Ｐ型拡散層９が外周部１０５における保
護ダイオードの部分まで連続的に形成されていた。
ある。図２Ｂにおいてセル領域１０３は、ソース電極１
５，層間絶縁膜１４，ゲート電極１１，ゲート酸化膜１
０，Ｎ+ 型ソース領域１３，Ｐ型ベース領域１２，Ｎ-
型ドレイン領域７，Ｎ+ 型ドレイン領域６，ドレイン電
極１８を有し、縦型電界効果トランジスタを形成してい
る。ゲート電極１１はポリシリコンで形成されており、
ゲートパッドの近傍まで延びている。ゲートフィンガー
１６はアルミニウムで形成されゲートパッドと連続して
ゲート電極１１上に延在形成されている。これらゲート
パッド及びゲートフィンガー１６の下には絶縁膜８を介
して、ドレイン領域７上にＰ型拡散層９が形成されてい
る。これはゲートフィンガー１６下にセル領域１０３か
形成できないため、この部分でセル領域間が広がり、空
乏層がセル領域間で分離してしまうのを防ぐためにドレ
イン領域７とは反対の導電型で形成したものである。従
来の縦型電界効果トランジスタでは、このＰ型拡散層９
が外周部１０５で外周部に形成された保護ダイオードと
してのＰ型拡散層と連続しており、この外周部でソース
電極１７と電気的に接続されて接地電位が支えられてい
た。すなわち、Ｐ型拡散層９が外周部１０５における保
護ダイオードの部分まで連続的に形成されていた。
【０００５】
【発明が解決しようとする課題】この従来の縦型電界効
果トランジスタは、フル・ブリッジ回路によるＤＣサー
ボモータの駆動回路（図３）等においては、Ｐ型領域９
からの電荷の注入による寄生トランジスタ現象が生じて
破壊することがしばしばあった。
果トランジスタは、フル・ブリッジ回路によるＤＣサー
ボモータの駆動回路（図３）等においては、Ｐ型領域９
からの電荷の注入による寄生トランジスタ現象が生じて
破壊することがしばしばあった。
【０００６】すなわち、図３に示すトランジスタＱ1 ，
Ｑ4 がオンし、トランジスタＱ2 ，Ｑ4 がオフした時電
流Ｉ1 ，Ｉ2 が流れ、モーターＭが作動する。この時モ
ーターＭの回転方向を逆にするためにはトランジスタＱ
2 ，Ｑ3 をオンしてトランジスタＱ1 ，Ｑ4 をオフする
ように切り換えれば良いが、例えば、トランジスタ
Ｑ1 ，Ｑ4 をオフした直後、インダクタンス負荷である
モーターがある期間電流を流しつづけようとするため逆
起電圧が発生し、これによりトランジスタＱ3 におい
て、ソース・ドレイン間の保護ダイオードが順バイアス
されダイオード電流Ｉ3 が流れる。この電流Ｉ3 は、切
り換えスピード（ｄｉ／ｄｔ）が速いとさらに大きくな
る。このソース・ドレイン間の保護ダイオードが順バイ
アスされると、図２ＢにおけるＰ型拡散層９より少数キ
ャリアがＮ- 型ドレイン領域７内に注入される。その後
ドレイン領域７に注入された少数キャリアが逆回復状態
で拡散層９に引きもどされる場合、拡散層９の内部の抵
抗によりセル領域１０３に近い部分では効率良く吸収さ
れず、ゲートパッド１及びゲートフィンガー２の近傍の
セルに流れ込み、ソース１３，ベース１２，ドレイン７
よりなる寄生バイポーラトランジスタをターンオンさせ
セル破壊に至らしめるという問題点があった。
Ｑ4 がオンし、トランジスタＱ2 ，Ｑ4 がオフした時電
流Ｉ1 ，Ｉ2 が流れ、モーターＭが作動する。この時モ
ーターＭの回転方向を逆にするためにはトランジスタＱ
2 ，Ｑ3 をオンしてトランジスタＱ1 ，Ｑ4 をオフする
ように切り換えれば良いが、例えば、トランジスタ
Ｑ1 ，Ｑ4 をオフした直後、インダクタンス負荷である
モーターがある期間電流を流しつづけようとするため逆
起電圧が発生し、これによりトランジスタＱ3 におい
て、ソース・ドレイン間の保護ダイオードが順バイアス
されダイオード電流Ｉ3 が流れる。この電流Ｉ3 は、切
り換えスピード（ｄｉ／ｄｔ）が速いとさらに大きくな
る。このソース・ドレイン間の保護ダイオードが順バイ
アスされると、図２ＢにおけるＰ型拡散層９より少数キ
ャリアがＮ- 型ドレイン領域７内に注入される。その後
ドレイン領域７に注入された少数キャリアが逆回復状態
で拡散層９に引きもどされる場合、拡散層９の内部の抵
抗によりセル領域１０３に近い部分では効率良く吸収さ
れず、ゲートパッド１及びゲートフィンガー２の近傍の
セルに流れ込み、ソース１３，ベース１２，ドレイン７
よりなる寄生バイポーラトランジスタをターンオンさせ
セル破壊に至らしめるという問題点があった。
【０００７】
【課題を解決するための手段】本発明によれば一導電型
の半導体基板上に形成された他の厚電型のゲート領域
と、このゲート領域に隣接して形成された一導電型のソ
ース領域と、ゲート領域上に形成されたゲート電極と、
このゲート電極に電気的に接続された任意のゲートフィ
ンガーと、ゲートフィンガーに電気的に接続されたゲー
ト電極取り出し用ゲートパッドと、ソース領域に電気的
に接続されたソース電極取り出し用ソースパッドと、半
導体基板上に形成され、半導体基板とともに保護ダイオ
ードを形成する他の導電型の第１の半導体領域と少くと
もゲートフィンガー直下に形成された他の導電型の第２
の半導体領域とを有し、第２の半導体領域と第１の半導
体領域が離間していることを特徴とする半導体装置が得
られる。
の半導体基板上に形成された他の厚電型のゲート領域
と、このゲート領域に隣接して形成された一導電型のソ
ース領域と、ゲート領域上に形成されたゲート電極と、
このゲート電極に電気的に接続された任意のゲートフィ
ンガーと、ゲートフィンガーに電気的に接続されたゲー
ト電極取り出し用ゲートパッドと、ソース領域に電気的
に接続されたソース電極取り出し用ソースパッドと、半
導体基板上に形成され、半導体基板とともに保護ダイオ
ードを形成する他の導電型の第１の半導体領域と少くと
もゲートフィンガー直下に形成された他の導電型の第２
の半導体領域とを有し、第２の半導体領域と第１の半導
体領域が離間していることを特徴とする半導体装置が得
られる。
【０００８】また、本発明によれば、前述の半導体基板
底面にドレイン電極を有し、縦型電界効果トランジスタ
を構成することを特徴とする半導体装置が得られる。
底面にドレイン電極を有し、縦型電界効果トランジスタ
を構成することを特徴とする半導体装置が得られる。
【０００９】寄生バイポーラトランジスタによる破壊を
防止するには、半導体基板中へのキャリアの注入を抑え
る様にすればよい。ゲートパッド及びゲートフィンガー
直下の拡散層が外周部の保護ダイオードと連続的に形成
されていると、少数キャリアは、ゲートパッド及びゲー
トフィンガーの下の拡散層からも注入される。しかし、
前述の拡散層と保護ダイオードを隔離すると、少数キャ
リアは保護ダイオード部の拡散層からしか注入しないの
で、キャリアの注入が低減する。その結果、スイッチン
グスピードを上げることも可能となる。
防止するには、半導体基板中へのキャリアの注入を抑え
る様にすればよい。ゲートパッド及びゲートフィンガー
直下の拡散層が外周部の保護ダイオードと連続的に形成
されていると、少数キャリアは、ゲートパッド及びゲー
トフィンガーの下の拡散層からも注入される。しかし、
前述の拡散層と保護ダイオードを隔離すると、少数キャ
リアは保護ダイオード部の拡散層からしか注入しないの
で、キャリアの注入が低減する。その結果、スイッチン
グスピードを上げることも可能となる。
【００１０】従来は、ゲートパッド及びゲートフィンガ
ー直下の拡散層を保護ダイオードと連続的に形成して、
ソース電極に接続することにより、ゲートフィンガー下
でのセル領域間での空乏層の接続を確保していた。しか
しながら、外周部の保護ダイオードとゲートフィンガー
下の拡散層を分離しても、実際に動作する時にはこれら
の領域とドレインとの間には逆バイアス電圧がかかり、
これらの領域からドレイン領域に延びる空乏層がつなが
り、これらの領域は同電位となる。したがって、空乏層
が連続的に形成される距離内で離間していれば、これら
の領域がドレイン領域と順バイアスされる時には空乏層
が延びないので自動的に離間し、ゲートフィンガー下の
拡散層から少数キャリアが注入されることがなくなる。
したがって、ゲートフィンガー直下の拡散層と外周部保
護ダイオードにおける拡散層とがこのような距離内で隔
離していても、ゲートフィンガー下の拡散領域の本来の
目的を損うことはなく、セル領域近傍での少数キャリア
の注入もなくなる。
ー直下の拡散層を保護ダイオードと連続的に形成して、
ソース電極に接続することにより、ゲートフィンガー下
でのセル領域間での空乏層の接続を確保していた。しか
しながら、外周部の保護ダイオードとゲートフィンガー
下の拡散層を分離しても、実際に動作する時にはこれら
の領域とドレインとの間には逆バイアス電圧がかかり、
これらの領域からドレイン領域に延びる空乏層がつなが
り、これらの領域は同電位となる。したがって、空乏層
が連続的に形成される距離内で離間していれば、これら
の領域がドレイン領域と順バイアスされる時には空乏層
が延びないので自動的に離間し、ゲートフィンガー下の
拡散層から少数キャリアが注入されることがなくなる。
したがって、ゲートフィンガー直下の拡散層と外周部保
護ダイオードにおける拡散層とがこのような距離内で隔
離していても、ゲートフィンガー下の拡散領域の本来の
目的を損うことはなく、セル領域近傍での少数キャリア
の注入もなくなる。
【００１１】更にまた前述の第１の半導体領域と第２の
半導体領域との間隔が１μｍ以上６０μｍ以下であるこ
とを特徴とする半導体装置が得られる。
半導体領域との間隔が１μｍ以上６０μｍ以下であるこ
とを特徴とする半導体装置が得られる。
【００１２】ゲートパッド及びゲートフィンガー直下の
拡散層と、外周部の保護ダイオードを隔離する際に、空
乏層が連続して形成される様な距離であれば耐圧を上げ
ることができる。なぜなら、空乏層が出来る際に、それ
ぞれの空乏層が独立していると、形成された空乏層の曲
率が高くなり、電界が集中し易いからである。空乏層が
近隣に生成した空乏層と互いにつながれば、空乏層の曲
率は低くなり、耐圧が上がる。
拡散層と、外周部の保護ダイオードを隔離する際に、空
乏層が連続して形成される様な距離であれば耐圧を上げ
ることができる。なぜなら、空乏層が出来る際に、それ
ぞれの空乏層が独立していると、形成された空乏層の曲
率が高くなり、電界が集中し易いからである。空乏層が
近隣に生成した空乏層と互いにつながれば、空乏層の曲
率は低くなり、耐圧が上がる。
【００１３】生成する空乏層の幅は、片側階段接合で近
似すると、式（１）の様に表わされる。
似すると、式（１）の様に表わされる。
【００１４】
【００１５】εS は基板シリコンの誘電率であり、１．
０５×１０-12 Ｆ／ｃｍである。ｑは電荷素量で、１．
６０２×１０-19 Ｃである。ＮD はＮ- ドレインの濃
度、ＶDSはドレイン・ソース間の電圧で、耐圧によって
決定される。６００Ｖ耐圧の場合、空乏層幅を計算する
と、約６２．８μｍとなり、ゲートパッド及びゲートフ
ィンガー直下の拡散層と外周部の保護ダイオードとの間
隔は、それより短かく、約６０μｍ以下に設定するのが
望ましい。前述の間隔は距離が短かい程好ましく、製造
限界の２μｍ程度から１０μｍ程度までに設定するのが
特に好ましい。
０５×１０-12 Ｆ／ｃｍである。ｑは電荷素量で、１．
６０２×１０-19 Ｃである。ＮD はＮ- ドレインの濃
度、ＶDSはドレイン・ソース間の電圧で、耐圧によって
決定される。６００Ｖ耐圧の場合、空乏層幅を計算する
と、約６２．８μｍとなり、ゲートパッド及びゲートフ
ィンガー直下の拡散層と外周部の保護ダイオードとの間
隔は、それより短かく、約６０μｍ以下に設定するのが
望ましい。前述の間隔は距離が短かい程好ましく、製造
限界の２μｍ程度から１０μｍ程度までに設定するのが
特に好ましい。
【００１６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１７】図１Ａは本発明の一実施例を示す縦型電界
効果トランジスタの平面図、図１Ｂは図１ＡのＸ−Ｘに
沿った断面図である。
効果トランジスタの平面図、図１Ｂは図１ＡのＸ−Ｘに
沿った断面図である。
【００１８】エピタキシャル基板としては６００Ｖ耐圧
の場合２×１０18／ｃｍ3 程度にアンチモンをドープし
たＮ+ 型シリコン６に２５Ωｃｍ（２×１０14／ｃ
ｍ3 ）程度にリンをドープさせた厚さ約６５μｍのＮ-
型ドレイン領域７をエピタキシャル成長させたものを用
いる。
の場合２×１０18／ｃｍ3 程度にアンチモンをドープし
たＮ+ 型シリコン６に２５Ωｃｍ（２×１０14／ｃ
ｍ3 ）程度にリンをドープさせた厚さ約６５μｍのＮ-
型ドレイン領域７をエピタキシャル成長させたものを用
いる。
【００１９】拡散層９及び９′は、ドーズ量１×１０14
／ｃｍ2 、打込みエネルギー７０ｋｅＶでボロンをイオ
ン注入し約１２００℃で約６０分押込みを行い形成す
る。この場合表面濃度は約１．３×１０18／ｃｍ3 、接
合深さは約３μｍである。
／ｃｍ2 、打込みエネルギー７０ｋｅＶでボロンをイオ
ン注入し約１２００℃で約６０分押込みを行い形成す
る。この場合表面濃度は約１．３×１０18／ｃｍ3 、接
合深さは約３μｍである。
【００２０】この後表面保護用に熱酸化膜８が約８００
０オングストローム程度形成されゲート酸化膜１０を形
成する領域のみフォトレジスト工程で選択的に熱酸化膜
８が除去される。続いて約１２００オングストロームの
ゲート酸化膜１０を形成後約６０００オングストローム
のポリシリコンをＬｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＬＰＣ
ＶＤ）により堆積し、約１１Ω／□にリン拡散をし、フ
ォトレジスト工程により選択的にゲート電極１１を形成
する。Ｐ型ベース領域にはゲート電極１１をマスクにし
て、ドーズ量５×１０13／ｃｍ2 、打込みエネルギー７
０ｋｅＶでボロンをイオン注入し約１２００℃で約６０
分押込みを行い形成する。この場合表面濃度は約６．３
×１０17／ｃｍ3 、接合深さは約２．８μｍで、ゲート
電極１１下にも一部広がる。
０オングストローム程度形成されゲート酸化膜１０を形
成する領域のみフォトレジスト工程で選択的に熱酸化膜
８が除去される。続いて約１２００オングストロームの
ゲート酸化膜１０を形成後約６０００オングストローム
のポリシリコンをＬｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＬＰＣ
ＶＤ）により堆積し、約１１Ω／□にリン拡散をし、フ
ォトレジスト工程により選択的にゲート電極１１を形成
する。Ｐ型ベース領域にはゲート電極１１をマスクにし
て、ドーズ量５×１０13／ｃｍ2 、打込みエネルギー７
０ｋｅＶでボロンをイオン注入し約１２００℃で約６０
分押込みを行い形成する。この場合表面濃度は約６．３
×１０17／ｃｍ3 、接合深さは約２．８μｍで、ゲート
電極１１下にも一部広がる。
【００２１】Ｎ+ 型ソース領域１３は、マスク材を用い
て、ドーズ量１×１０16／ｃｍ2 、打込みエネルギー８
０ｋｅＶでヒ素イオンを注入し約１０００℃オングスト
ロームで約３０分押込みを行い形成する。この場合表面
濃度は約１×１０20／ｃｍ3 、接合深さは約０．３μｍ
である。
て、ドーズ量１×１０16／ｃｍ2 、打込みエネルギー８
０ｋｅＶでヒ素イオンを注入し約１０００℃オングスト
ロームで約３０分押込みを行い形成する。この場合表面
濃度は約１×１０20／ｃｍ3 、接合深さは約０．３μｍ
である。
【００２２】約１００００オングストロームの層間絶縁
膜１４を気相成長法（ＣＶＤ）により成長させ、フォト
レジスト工程によりコンタクトホールを形成し、約３．
５μｍのアルミニウムが蒸着あるいはスパッタ法により
形成され、フォトレジスト工程によりアルミニウムをパ
ターニングし、ソース電極１５、外周部ソース電極１７
及びゲートフィンガー１６が形成される。
膜１４を気相成長法（ＣＶＤ）により成長させ、フォト
レジスト工程によりコンタクトホールを形成し、約３．
５μｍのアルミニウムが蒸着あるいはスパッタ法により
形成され、フォトレジスト工程によりアルミニウムをパ
ターニングし、ソース電極１５、外周部ソース電極１７
及びゲートフィンガー１６が形成される。
【００２３】Ｐ型拡散層９′はＮ- 型ドレイン領域７と
は接合分離され、ゲート電極１１及びソース電極１７と
電気的に接続されていないめ浮遊電位となっている。
は接合分離され、ゲート電極１１及びソース電極１７と
電気的に接続されていないめ浮遊電位となっている。
【００２４】
【発明の効果】本発明はゲートパット及びゲートフィン
ガーの下の拡散層がドレイン領域に対して順方向バイア
スされている時には浮遊電位となっているためダイオー
ドとして動作しない。このためＮ- ドレインに対しソー
スが正の電位をもつようなダイオードの順方向動作の場
合でも少数キャリアは注入されず、従って逆回復時に於
ても近傍のセル領域に少数キャリヤが流れ込むことがな
いためセル領域に寄生する寄生バイポーラトランジスタ
の動作が抑えられ破壊耐量は大幅に向上する、という効
果を有する。チップサイズ約２．８ｍｍ□の６００Ｖ耐
圧の縦型電界効果トランジスタの例では従来の構造の破
壊耐量が２Ｖ／ｎＳ（順方向電流を４Ａ流した後の逆回
復時のドレイン・ソース間の電圧傾き）であったものが
本構造では４Ｖ／ｎＳと２倍以上向上した。
ガーの下の拡散層がドレイン領域に対して順方向バイア
スされている時には浮遊電位となっているためダイオー
ドとして動作しない。このためＮ- ドレインに対しソー
スが正の電位をもつようなダイオードの順方向動作の場
合でも少数キャリアは注入されず、従って逆回復時に於
ても近傍のセル領域に少数キャリヤが流れ込むことがな
いためセル領域に寄生する寄生バイポーラトランジスタ
の動作が抑えられ破壊耐量は大幅に向上する、という効
果を有する。チップサイズ約２．８ｍｍ□の６００Ｖ耐
圧の縦型電界効果トランジスタの例では従来の構造の破
壊耐量が２Ｖ／ｎＳ（順方向電流を４Ａ流した後の逆回
復時のドレイン・ソース間の電圧傾き）であったものが
本構造では４Ｖ／ｎＳと２倍以上向上した。
【００２５】また寄生容量が低減されることにより、入
力容量，帰還容量，出力容量とも約３０％低減され、こ
れによりスイッチングスピードも約３０％高速化した。
力容量，帰還容量，出力容量とも約３０％低減され、こ
れによりスイッチングスピードも約３０％高速化した。
【図１】図１Ａは本発明の一実施例を示す平面図であ
り、図１ＢはＸ−Ｘに沿った断面図である。
り、図１ＢはＸ−Ｘに沿った断面図である。
【図２】図２Ａは従来の縦型電界効果トランジスタの平
面図であり、図２Ｂは図２ＡのＹ−Ｙに沿った断面図で
ある。
面図であり、図２Ｂは図２ＡのＹ−Ｙに沿った断面図で
ある。
【図３】フルブリッジ回路によるＤＣサーボモータの駆
動回路図である。
動回路図である。
【符号の説明】 １，１０１ ゲートパッド ２，１０２ ゲートフィンガー ３，１０３，２０３，３０３ ソースパッド ４ セル領域 ５，１０５ 外周部 ６ Ｎ+ 型ドレイン領域 ７ Ｎ- 型ドレイン領域 ８ 熱酸化膜 ９，９′ Ｐ型拡散層 １０ ゲート酸化膜 １１ ゲート電極（ポリシリコン） １２ Ｐ型ベース領域 １３ Ｎ+ 型ソース領域 １４ 層間絶縁膜 １５ ソース電極（アルミニウム） １６ ゲートフィンガー，ゲートパッド（アルミニウ
ム） １７ 外周部ソース電極（アルミニウム） １８ ドレイン電極 Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 トランジスタ Ｍ モーター Ｉ1 ，Ｉ2 ，Ｉ3 電流 Ｓ ソース Ｄ ドレイン Ｇ ゲート
ム） １７ 外周部ソース電極（アルミニウム） １８ ドレイン電極 Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 トランジスタ Ｍ モーター Ｉ1 ，Ｉ2 ，Ｉ3 電流 Ｓ ソース Ｄ ドレイン Ｇ ゲート
Claims (4)
- 【請求項１】 一導電型の半導体基板上に形成された他
の導電型のゲート領域と、該ゲート領域に隣接する前記
一導電型のソース領域と、前記ゲート領域上に形成され
たゲート電極と、該ゲート電極と電気的に接続された任
意のゲートフィンガー、前記ゲートフィンガーに電気的
に接続されたゲート電極取り出し用ゲートパッドと、前
記ソース領域に電気的に接続されたソース電極取り出し
用ソースパッドと、前記半導体基板上に形成され前記半
導体基板とともに保護ダイオードを形成する他の導電型
の第１の半導体領域と、少くとも前記ゲートフィンガー
直下に形成された前記他の導電型の第２の半導体領域と
を有し、前記第２の半導体領域と前記第１の半導体領域
とは離間していることを特徴とする半導体装置。 - 【請求項２】 前記第１の半導体領域と前記第２の半導
体領域との間隔が、前記第１の半導体領域と前記第２の
半導体領域にそれぞれ生成する空乏層が接する距離より
も短かいことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第１の半導体領域と前記第２の半導
体領域との間隔が１μｍ以上６０μｍ以下であることを
特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記半導体基板底面にドレイン電極を有
し、縦型電界効果トランジスタを構成することを特徴と
する請求項１記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130123A JP2973583B2 (ja) | 1991-06-03 | 1991-06-03 | 半導体装置 |
| US07/762,208 US5313088A (en) | 1990-09-19 | 1991-09-19 | Vertical field effect transistor with diffused protection diode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130123A JP2973583B2 (ja) | 1991-06-03 | 1991-06-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04356968A JPH04356968A (ja) | 1992-12-10 |
| JP2973583B2 true JP2973583B2 (ja) | 1999-11-08 |
Family
ID=15026499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3130123A Expired - Fee Related JP2973583B2 (ja) | 1990-09-19 | 1991-06-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973583B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7007971B2 (ja) * | 2018-03-29 | 2022-01-25 | ローム株式会社 | 半導体装置 |
-
1991
- 1991-06-03 JP JP3130123A patent/JP2973583B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04356968A (ja) | 1992-12-10 |
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