JPH0362026B2 - - Google Patents

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JPH0362026B2
JPH0362026B2 JP58119471A JP11947183A JPH0362026B2 JP H0362026 B2 JPH0362026 B2 JP H0362026B2 JP 58119471 A JP58119471 A JP 58119471A JP 11947183 A JP11947183 A JP 11947183A JP H0362026 B2 JPH0362026 B2 JP H0362026B2
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Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は第一の導電形の半導体基板、基板の第
一の表面に内設された少なくとも一つの逆導電形
のチヤネル領域およびチヤネル領域に内設された
第一の導電形のソース領域、第一の表面に隣接す
るドレイン領域、他の表面と接続されたドレイン
電極、第一の表面に内設され、電圧が印加される
逆導電形の注入領域および第一の表面に絶縁され
たゲート電極を備えたIGFETを含む半導体装置
に関する。
〔従来技術〕
このようなFETは、西ドイツ国特許出願番号
P31034446号によつて既に提案されている。注入
領域は、特に高電圧電力用FETにおいて比較的
高いオン抵抗を低減する目的を持つ。注入領域は
そのために外部の電源に接続されており、注入領
域に隣接し、表面に存在するドレイン領域の区域
がゲート電極の下に形成される蓄積層によつてド
レイン電位に対して負になるときに、キヤリアを
IGFETのドレイン領域に注入する。ドレイン領
域に注入されたキヤリアはあたかも電流路のドー
ピングが増加したように作用する。これはオン抵
抗Ronの低減と同等である。
〔発明の目的〕
本発明は上述の装置から出発してオン抵抗Ron
をさらに低減することを目的とする。
〔発明の要点〕
本発明は、注入領域がゲート電極の下にあり、
注入領域のドーピングは少なくとも表面では、オ
ン状態のIGFETにおいて注入領域の表面に反転
層が形成されるような程度であり、注入領域は第
一の表面に内設され、注入領域と同一導電形のコ
ンタクト領域によつて接触されており、コンタク
ト領域のドーピングは注入領域のそれより高く、
オン状態のIGFETにおいてはコンタクト領域の
表面に反転層が形成されないような程度であり、
ゲート電極はコンタクト領域と注入領域の境界の
上に位置することを特徴とする。
〔発明の実施例〕 本発明を第１図ないし第３図に関連して二つの
実施例を引用して詳細に説明する。
第１図に示すIGFETは基板１の上に構成され
ている。この基板はIGFETのドレイン領域を形
成する弱いｎ形領域２を含む。基板の第一の表面
は符号３、第二の表面は符号４が付されている。
第一の表面３に基板２と逆導電形のチヤネル領域
５が平面状に内設されている。チヤネル領域５の
中に表面から第一の導電形のソース領域６が同様
に平面状に内設されている。それは基板に比較し
て強くドーピングされている。チヤネル領域５か
ら横方向に距離を置いて第一の表面３から注入領
域８が平面状に内設されている。注入領域８は、
注入領域８と同じ導電形であるがそれより高くド
ーピングされたコンタクト領域９によつて接触さ
れている。コンタクト領域９はそれ自体接触体１
０によつて接触されている。
基板１の表面３は絶縁層１１で覆われており、
その上にゲート電極１２が配置されている。この
ゲート電極はチヤネル５の表面３に露出する部
分、ドレイン領域２の表面３に露出する部分、少
なくとも注入領域８を覆い、注入領域８とコンタ
クト領域９の間の境界の上まで延ばされている。
実施例ではコンタクト領域９はゲート電極１２と
わずかに重なつている。ソース領域６は一つの接
触体７を備え、その接触体は同時にチヤネル領域
５までの短絡路を形成する。基板１の他の表面４
はオーム接触１４を備えている。電極１４とドレ
イン領域２の間に横方向導電率改善のためにドレ
イン領域２と同じ導電形の高ドーピングの領域が
なお存在する。
IGFETに電圧＋UDSそしてゲート電極に電圧＋
UGSを印加すると、ドレイン領域の表面のゲート
電極の下に負のキヤリアからなる蓄積層１３が形
成される。同時に表面３のチヤネル領域５の区域
に負のキヤリアからなる反転層が形成され、その
結果負のキヤリアがソース領域からチヤネルを通
じてドレイン領域中に流れる。電圧UGSが高くな
ると蓄積層１３が注入領域８の方向へ延びる。蓄
積層１３が注入領域８に達すると、電圧＋UGSの
上昇に伴い、注入領域８の表面にｎ形特性を持つ
反転層が形成される。注入領域の上の反転層の形
成と共に、ここにnpn帯域系列、すなわちバイポ
ーラトランジスタが形成される。その場合反転層
１３がバイポーラトランジスタのエミツタ、注入
領域８がベースそしてドレイン領域２がコレクタ
をそれぞれ形づくる。それ故ゲート電圧＋UGSが
上昇すると、そのエミツタバイアス電圧がソース
電圧から反転層１３に加わる電圧を差引いたもの
であるバイポーラトランジスタが基板中に接続さ
れる。ベースバイアス電圧はコンタクト領域の電
位＋Uiによつて与えられる。これはソース電位に
対して正である。
ゲート電圧＋UGが上昇するとバイポーラトラ
ンジスタは絶えず作動され、その上正のキヤリア
をドレイン領域２に注入する。バイポーラトラン
ジスタから注入された電子の流れは、電源Uiから
流れる電流にバイポーラトランジスタの電流増幅
率βを垂じたものに等しい。ドレイン領域に注入
される正のキヤリアの電流はドレイン領域内のド
ーピングの増大と同一視でき、従つてオン抵抗
Ronの低減をひき起こす。
当面のゲート電圧における注入領域８の表面に
低い電圧Uiの場合にも反転層が形成され得るため
に、反転層は少なくとも表面において例えばチヤ
ネル領域５のように比較的弱くドーピングされて
いる。他方チヤネル領域９のドーピングは、これ
が正のキヤリアの放出のために励起されるほど高
くなければならない。何故なら、電流路、すなわ
ちチヤネルに隣接している領域だけがドレイン領
域２にキヤリアを注入しなければならないからで
ある。注入領域は表面において、例えば1016原
子／cm2と1017原子／cm2の間のドーピングを有し、
一方コンタクト領域は表面において、1018と1020
の間のドーピングを持つとよい。それによつて、
ドレイン領域２の比抵抗が50Ωcmの比抵抗の場
合、絶縁層１１の厚さが例えば60nm、ゲート電
圧UGSが例えば10V、そして電圧Uiが例えば1Vで
あるとすると、良好な放出作用と、それに伴なう
オン抵抗Ronの少なくとも３分の１の低下が得ら
れる。電圧＋Uiは別の電源から供給する必要はな
く、電極１０は直接あるいは抵抗を介してゲート
電源に接続されていてもよい。
バイポーラトランジスタは、多くの目的のため
には望ましくないある制御入力を必要とする。第
２図は、バイポーラトランジスタのための制御入
力がソース・ドレイン電源から得られる構成を示
している。同一あるいは機能の同じ部分には、そ
の場合第１図におけるのと同じ符号を付してい
る。第２図に示すIGFETは、第１図に示すそれ
と基板１の表面３に補助FET（Ｃ）が集積されて
いる点が異なつている。補助FETはチヤネル領
域１６とソース領域１７を有する。両領域は接触
体１８を介して電気的に相互に接続されている。
補助FETは、FET６，５，２（Ａ）の制御のた
めに用いられるゲート電極と電気的に接続される
が、望ましくはそのゲート電極でもあり得るゲー
ト電極を備える。それはチヤネル領域１６の表面
３への露出部分を完全に被覆しなければならな
い。
正のゲート電圧を印加した際、領域６，５およ
び２からなるIGFET Ａおよび補助FET Ｃは蓄
積層１３および１９の形成の下に導通しはじめ
る。補助FET Ｃのキヤリアはその場合ソース領
域１７からドレイン領域１４に向けて矢印によつ
て示された径路をとる。それによつてソース領域
１７の電位はソース領域６の電位に対して正の電
位に合わせられる。チヤネル領域１６はソース領
域１７と接触体１８を介して接続されているか
ら、チヤネル領域１６もソース領域６に対して正
にバイアスされる。チヤネル領域１６はそこで破
線で示された接続２０を介してコンタクト領域９
と電気的に接続されている。この接続は、図の面
と別に存在してチヤネル領域１６およびコンタク
ト領域９と同じ導電形を有する径路によつて形成
されるのが有効である。それも同じ高さにドーピ
ングされていることが有効である。それによつ
て、チヤネル領域９はソース領域６に対して正に
バイアスされ、バイポーラトランジスタＢの上述
の作用は、蓄積層１３が注入領域８の表面に近い
領域の反転に導いたことを前提として始まる。こ
れは、例えば第１図に関連して挙げた寸法の場合
の実情である。
補助FET Ｃに由来するソース電流は直接蓄積
層を通じてソース接触体７に流れ出ないように、
バイポーラトランジスタＢのコンタクト領域９は
IGFET Ａと補助FET Ｃの間に、ゲート電極１
２の下に二つの完全に電気的に相互に分離された
蓄積層１３，１９が形成されるように配置されて
いる。この場合に補助FET Ｃは従つてバイポー
ラトランジスタＢに対するベース電流を供給す
る。
より高い電流に対しては一つのチツプにＡ，
Ｂ，Ｃの構造の複数が網目状に構成するとよい。
第３図にはそのような配置の平面図が示され、そ
れにおいてはより見やすくするために電極全体と
絶縁層１１が省略された。IGFET Ａはこの場合
金属層によつて互に並列接続されている。第２図
に関連して述べられた接続２０は、ここでは対角
線の方向に通る強いｐ形の径路として示されてい
る。IGFET素子Ａに属する蓄積層の補助FET素
子Ｃに属する蓄積層からの完全な分離が重要であ
る。この目的のためにコンタクト領域９および注
入領域８が環状に形成され、各補助FET Ｃを環
状に包囲する。
〔発明の効果〕
電力用MOSFETのオン抵抗は、外部からドレ
イン領域中に注入されるキヤリアによつて低減す
ることができる。本発明は、ゲート電極の下に存
在する注入領域のドーピングの強さを、FETを
オンするゲート電圧印加時にエミツタとして働く
反転層がその表面に形成される程度にするもので
ある。注入領域およびドレイン領域と共にその反
転層がバイポーラトランジスタを形成し、それが
キヤリア注入によつてオン抵抗を低減させる。
【図面の簡単な説明】
第１図は本発明の一実施例の要部断面図、第２
図は別の実施例の要部断面図、第３図は第２図に
示すIGFETの複数を一つのチツプに集積した半
導体装置の実施例の平面図である。 １……半導体基板、３……基板の第一の表面、
４……基板の第二の表面、５……チヤネル領域、
６……ソース領域、８……注入領域、９……コン
タクト領域、１２……ゲート電極、１３，１９…
…蓄積層、１６……補助FETのチヤネル領域、
１７……補助FETのソース領域、１８……接触
体。

Claims (1)

  1. 【特許請求の範囲】 １ 第一の導電形の半導体基板、基板の第一の表
    面に内設された少なくとも一つの逆導電形のチヤ
    ネル領域およびチヤネル領域に内設された第一の
    導電形のソース領域、第一の表面に隣接するドレ
    イン領域、他の表面と接続されたドレイン電極、
    第一の表面に内設され、電圧が印加される逆導電
    形の注入領域および第一の表面に絶縁されたゲー
    ト電極を備えたIGFETを含むものにおいて、注
    入領域がゲート電極の下にあり、注入領域のドー
    ピングは少なくとも表面ではオン状態のIGFET
    において注入領域の表面に反転層が形成されるよ
    うな程度であり、注入領域は第一の表面に内設さ
    れ、注入領域と同一導電形のコンタクト領域によ
    つて接触され、コンタクト領域のドーピングは注
    入領域のそれより高く、オン状態のIGFETにお
    いてはコンタクト領域の表面に反転層が形成され
    ないような程度であり、ゲート電極はコンタクト
    領域と注入領域の境界の上に位置することを特徴
    とする半導体装置。 ２ 特許請求範囲第１項記載の装置において、第
    一の表面に逆導電形のチヤネル領域、第一導電形
    のソース領域およびゲート電極を持つ補助FET
    が内設され、補助FETのソース領域およびチヤ
    ネル領域が接触体を介して接続されており、補助
    FETのチヤネル領域はコンタクト領域と電気的
    に接続されかつIGFETのゲート電極が補助FET
    のゲート電極と電気的に接続されたことを特徴と
    する半導体装置。 ３ 特許請求の範囲第２項記載の装置において、
    補助FETのチヤネル領域がコンタクト領域と、
    コンタクト領域およびチヤネル領域と同じ導電形
    を有する第一の表面に内設された径路を通じて接
    続されたことを特徴とする半導体装置。 ４ 特許請求の範囲第２項記載の装置において、
    IGFETと補助FETが共通のゲート電極を有し、
    コンタクト領域がゲート電極の下に位置し、コン
    タクト領域がIGFETと補助FETの間に、ゲート
    電極の下に形成される蓄積層がIGFETと補助
    FETのチヤネル領域の間に完全に分離されてい
    るように配置されたことを特徴とする半導体装
    置。 ５ 特許請求の範囲第３項または第４項記載の装
    置において、基板内部のチヤネル領域が第一の表
    面と反対側により高いドーピングと同じ導電形の
    区域を有し、補助FETのチヤネル領域とコンタ
    クト領域を接続する径路がこの区域と接続された
    ことを特徴とする半導体装置。 ６ 特許請求の範囲第２項ないし第５項のいずれ
    かに記載の装置において、基板に多数の電気的に
    並列接続されたIGFETと多数の補助FETが網目
    状に配置され、注入領域とコンタクト領域が環状
    に形成されてそれぞれ一つの補助FETを囲むこ
    とを特徴とする半導体装置。
JP58119471A 1982-07-01 1983-06-30 半導体装置 Granted JPS5921069A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3224618.8 1982-07-01
DE19823224618 DE3224618A1 (de) 1982-07-01 1982-07-01 Igfet mit ladungstraegerinjektion

Publications (2)

Publication Number Publication Date
JPS5921069A JPS5921069A (ja) 1984-02-02
JPH0362026B2 true JPH0362026B2 (ja) 1991-09-24

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ID=6167358

Family Applications (1)

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JP58119471A Granted JPS5921069A (ja) 1982-07-01 1983-06-30 半導体装置

Country Status (4)

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US (1) US4584593A (ja)
EP (1) EP0098497A3 (ja)
JP (1) JPS5921069A (ja)
DE (1) DE3224618A1 (ja)

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