JPS62217664A - 半導体装置 - Google Patents
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- JPS62217664A JPS62217664A JP61059278A JP5927886A JPS62217664A JP S62217664 A JPS62217664 A JP S62217664A JP 61059278 A JP61059278 A JP 61059278A JP 5927886 A JP5927886 A JP 5927886A JP S62217664 A JPS62217664 A JP S62217664A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［１明の技術分野１
この発明は、電力用の横形のディプレッション形ＭＯＳ
トランジスタ（以下ＬＤＭＯ８という）と、その周辺回
路等を構成する他の単導体素子とを１チツプ上に構成し
た半導体装置に関し、特に１０ＭＯ８の耐圧特性を向上
させたものである。
トランジスタ（以下ＬＤＭＯ８という）と、その周辺回
路等を構成する他の単導体素子とを１チツプ上に構成し
た半導体装置に関し、特に１０ＭＯ８の耐圧特性を向上
させたものである。
［発明の技術的背景とその問題点］
近年、各種車載電力負荷等のスイッチング素子として用
いられる電力用のＭＯＳトランジスタと、その駆動回路
等の周辺回路を構成する〒導体素子とを１チツプ上に構
成した半導体装置が提案されている。
いられる電力用のＭＯＳトランジスタと、その駆動回路
等の周辺回路を構成する〒導体素子とを１チツプ上に構
成した半導体装置が提案されている。
第３図は、このような半導体装置の従来例を示すもので
ある（Ｒ，Ａ、 Ｂｌａｎｃｈａｒｄ、 １９８２ＳＩ
Ｄ ＩＮＴＥＲＮＡＴ［０ＮＡＬ ＳＹＭＰＯ
８ＩｔＪＭ Ｄ ＩＧＥＳＴ ｏｆ ＴＥ
Ｃｔ−ＩＮ ＩＣＡＬ ＰＡＰＥＲ８，”＋９８
２．Ｐ２５８〜）。
ある（Ｒ，Ａ、 Ｂｌａｎｃｈａｒｄ、 １９８２ＳＩ
Ｄ ＩＮＴＥＲＮＡＴ［０ＮＡＬ ＳＹＭＰＯ
８ＩｔＪＭ Ｄ ＩＧＥＳＴ ｏｆ ＴＥ
Ｃｔ−ＩＮ ＩＣＡＬ ＰＡＰＥＲ８，”＋９８
２．Ｐ２５８〜）。
ず導体基板は、ｐ形（ｐ形を第１導電形とすれば、ｎ形
が第２導電形となる）の基板１上に、ｎ−エピタキシャ
ル層２を形成したものが用いられている。ｎ−１ビラキ
シャル層２の所要部には、ｐｆｆｌ板１に達するｐ分離
領域３が拡散形成されて、１０ＭＯ８４が形成されるＭ
ＯＳトランジスタ領域と、ｎＭＯ８５および０ＭＯ８６
等の他の半導体素子が形成される素子領域とに分離され
ている。
が第２導電形となる）の基板１上に、ｎ−エピタキシャ
ル層２を形成したものが用いられている。ｎ−１ビラキ
シャル層２の所要部には、ｐｆｆｌ板１に達するｐ分離
領域３が拡散形成されて、１０ＭＯ８４が形成されるＭ
ＯＳトランジスタ領域と、ｎＭＯ８５および０ＭＯ８６
等の他の半導体素子が形成される素子領域とに分離され
ている。
１０ＭＯ８４は、高比抵抗のｎ−エピタキシャル層２を
ドレイン領域として、ｐ＋高不純物濃度領域を含むｐ形
のチャンネル領域７、チャンネル領域７内に形成された
ｎ＋ソース領域８、ｎ１ソース領域８およびドレイン領
域２間におけるチャンネル領域７上にゲート酸化膜９を
介して配設されたポリシリコンからなるゲート電極１１
、ｎ＋ソース領域８ Ｊ３よびチＶンネル領ｔｉ！７に
接続されたソース電極１２、ｎ＋のドレインコンタクト
領域１３に接続されたドレイン電極１４等で構成されて
いる。
ドレイン領域として、ｐ＋高不純物濃度領域を含むｐ形
のチャンネル領域７、チャンネル領域７内に形成された
ｎ＋ソース領域８、ｎ１ソース領域８およびドレイン領
域２間におけるチャンネル領域７上にゲート酸化膜９を
介して配設されたポリシリコンからなるゲート電極１１
、ｎ＋ソース領域８ Ｊ３よびチＶンネル領ｔｉ！７に
接続されたソース電極１２、ｎ＋のドレインコンタクト
領域１３に接続されたドレイン電極１４等で構成されて
いる。
１０ＭＯ８４は、チャンネル領域７がｐ形なのでｎチャ
ンネルとして構成され、また高比抵抗のｎ−エピタキシ
ャル層２がドレイン領域とされて高耐圧化が図られ、電
力用のＭ ＯＳ トランジスタとして動作する。
ンネルとして構成され、また高比抵抗のｎ−エピタキシ
ャル層２がドレイン領域とされて高耐圧化が図られ、電
力用のＭ ＯＳ トランジスタとして動作する。
一方、素子領域には、さらにρウェル領域１５が形成さ
れ、このｐウェル領域１５内に形成されたｎＭＯ３５と
、ｎ−エピタキシャル層２中に直接形成されたｐＭＯ３
６とで０ＭＯ８が構成されている。
れ、このｐウェル領域１５内に形成されたｎＭＯ３５と
、ｎ−エピタキシャル層２中に直接形成されたｐＭＯ３
６とで０ＭＯ８が構成されている。
ｎＭＯ３５は、ｐウェル領域１５を基板領域として、ｎ
＋ソース領域１６、ｎ＋ドレイン領域１７、ゲート酸化
ＩＩ！１８上に形成されたゲートＦＦｉ ｋ１９等で構
成されている。
＋ソース領域１６、ｎ＋ドレイン領域１７、ゲート酸化
ＩＩ！１８上に形成されたゲートＦＦｉ ｋ１９等で構
成されている。
また０ＭＯ８６は、ｎ−エピタキシャル層２を基板領域
として、ｐ＋ソース領域２１、ｐ＋ドレイン領域２２、
ゲート酸化膜２３上に形成されたゲート１橘２４等で構
成されている。
として、ｐ＋ソース領域２１、ｐ＋ドレイン領域２２、
ゲート酸化膜２３上に形成されたゲート１橘２４等で構
成されている。
このように１力用の１０ＭＯ８４と、その駆動回路等を
構成する周辺回路を１チツプ上に集積することは、特性
、チップコスト、および実装コスト等で有利となる。
構成する周辺回路を１チツプ上に集積することは、特性
、チップコスト、および実装コスト等で有利となる。
第４図は、他の従来例を示すもので上記第３図の従来例
における１０ＭＯ８４と類似のＬＤＭＯ８Ｆ！ＪＩ分の
みが開示されたものである（Ａ、ＢＩｉｃｈｅｒ茗”
Ｆ １ｅｌｄ Ｅ ｔｒｅａｔ ａｎｄ ３１ｐ
ｏｌａｒ ｐ ｏｗｅｒ Ｔｒａｎｓｉｓｔｅｒ
ｐｈｙｓｉｃｓ” 、 ＡＣＡＤＥＭ ＩＣＰＲＥＳ
Ｓ、ｐ２７７）。
における１０ＭＯ８４と類似のＬＤＭＯ８Ｆ！ＪＩ分の
みが開示されたものである（Ａ、ＢＩｉｃｈｅｒ茗”
Ｆ １ｅｌｄ Ｅ ｔｒｅａｔ ａｎｄ ３１ｐ
ｏｌａｒ ｐ ｏｗｅｒ Ｔｒａｎｓｉｓｔｅｒ
ｐｈｙｓｉｃｓ” 、 ＡＣＡＤＥＭ ＩＣＰＲＥＳ
Ｓ、ｐ２７７）。
第４図中、２５は中間絶縁膜、２６は最終保護膜、２７
はｐ＋チャンネルコンタクト領域で、チャンネル領域７
はｐ＋チャンネルコンタクト領域２７を介してソース電
極１２に接続されている。
はｐ＋チャンネルコンタクト領域で、チャンネル領域７
はｐ＋チャンネルコンタクト領域２７を介してソース電
極１２に接続されている。
ところで電力負荷がモータやソレノイド等の誘導性の負
荷である場合は、負荷電流を遮断した際に高電圧のサー
ジが発生し、この高電圧のサージは、１０ＭＯ８のドレ
イン・ソース間に加わる。
荷である場合は、負荷電流を遮断した際に高電圧のサー
ジが発生し、この高電圧のサージは、１０ＭＯ８のドレ
イン・ソース間に加わる。
即ち第４図のＬＤＭＯＳで云えば、この高電圧のサージ
は、ドレイン２とチャンネル領域７間のｐｎ接合部に逆
電圧として加わり、特にそのコーナーａの部分に集中し
て加わり易い。
は、ドレイン２とチャンネル領域７間のｐｎ接合部に逆
電圧として加わり、特にそのコーナーａの部分に集中し
て加わり易い。
そしてドレイン耐圧を越えた高電圧のサージが加わると
アバランシェ降伏を起し、コーナ一部ａへの電流集中に
よる発熱で１０ＭＯ８は破壊される。
アバランシェ降伏を起し、コーナ一部ａへの電流集中に
よる発熱で１０ＭＯ８は破壊される。
このため１０ＭＯ８は、予想されるサージ電圧よりも十
分高い耐圧特性を有するように設計しておく必要があり
、従来の１０ＭＯ５は、この耐圧特性の向上をｎ−エピ
タキシャル層ｉ２の比抵抗、云い換えればドレイン領域
の比抵抗を大にすることにより行なっていた。
分高い耐圧特性を有するように設計しておく必要があり
、従来の１０ＭＯ５は、この耐圧特性の向上をｎ−エピ
タキシャル層ｉ２の比抵抗、云い換えればドレイン領域
の比抵抗を大にすることにより行なっていた。
しかしながらｎ−エピタキシシル層２の比抵抗を大にす
ると、１０ＭＯ８の動作時のオン抵抗が高くなり過ぎ、
これを解決するためには素子面積を大にせざるを得ない
という問題点があった。またｎ−エピタキシャル層２に
は、ｎＭＯ３５および０ＭＯ８６等の他の半導体素子も
形成されているので、ｎ−エピタキシャル層２の比抵抗
を犬にすると、これらの他の半導体素子の設計にもＩＲ
が及び、同一特性の素子とでるためには、素子面積が大
になってチップ面積が増大し、コスト的に不利を１０
＜という問題点があった。
ると、１０ＭＯ８の動作時のオン抵抗が高くなり過ぎ、
これを解決するためには素子面積を大にせざるを得ない
という問題点があった。またｎ−エピタキシャル層２に
は、ｎＭＯ３５および０ＭＯ８６等の他の半導体素子も
形成されているので、ｎ−エピタキシャル層２の比抵抗
を犬にすると、これらの他の半導体素子の設計にもＩＲ
が及び、同一特性の素子とでるためには、素子面積が大
になってチップ面積が増大し、コスト的に不利を１０
＜という問題点があった。
［発明の目的］
この発明は、上記事情に幕づいてなされたもので、Ｌ
Ｄ Ｍ ＯＳのオン抵抗が低く動作特性が優れ、且つチ
ップ面積を小さくすることができてコスト低減を図るこ
とのできる半導体装置を提供することを目的どする。
Ｄ Ｍ ＯＳのオン抵抗が低く動作特性が優れ、且つチ
ップ面積を小さくすることができてコスト低減を図るこ
とのできる半導体装置を提供することを目的どする。
［発明の概要］
この発明は、上記目的を達成するために、第１導電形の
基板Ｊ３よびドレイン領域となる第２導電形のエピタキ
シャル層の間に第２導電形で且つ高不純物濃度の埋込層
を設け、第１１電形のチャンネル領域は当該埋込層に達
するように形成するとともに、チャンネル領域内にはソ
ース電極および前記埋込層に接続されるように第１導電
形で且つ高不純物濃度のツェナ電圧制御領域を形成し、
このツＩす電圧制御領域および前記の埋込層によりドレ
イン・ソース間に所要のツェナ電圧特性を有するツェナ
ダイオードを形成して、高電圧のサージはこのツェナダ
イオードを介してソースにバイパスされるようにしたも
のである。
基板Ｊ３よびドレイン領域となる第２導電形のエピタキ
シャル層の間に第２導電形で且つ高不純物濃度の埋込層
を設け、第１１電形のチャンネル領域は当該埋込層に達
するように形成するとともに、チャンネル領域内にはソ
ース電極および前記埋込層に接続されるように第１導電
形で且つ高不純物濃度のツェナ電圧制御領域を形成し、
このツＩす電圧制御領域および前記の埋込層によりドレ
イン・ソース間に所要のツェナ電圧特性を有するツェナ
ダイオードを形成して、高電圧のサージはこのツェナダ
イオードを介してソースにバイパスされるようにしたも
のである。
［発明の実施例］
以下この発明の実施例を図面に基づいて説明ザる。
第１図はこの発明の一実施例を示す図である。
なお第１図において面記第３図および第４図における部
祠または部位と同一ないし均等のものは、前記と同一符
号を以って示し重複した説明を省略する。
祠または部位と同一ないし均等のものは、前記と同一符
号を以って示し重複した説明を省略する。
まず構成を説明すると、ｎエピタキシャル）ｉ？ｔ２の
比抵抗は、電源電圧に対して十分なドレイン耐圧特性が
得られるような値に選ばられている。
比抵抗は、電源電圧に対して十分なドレイン耐圧特性が
得られるような値に選ばられている。
そしてＭＯＳトランジスタ領域におけるｎエピタキシャ
ル層２とｐ基板１との間に、高不純物濃度のｎ＋埋込層
（埋込ドレイン領域）２つが埋設されている。チャンネ
ル領域７の下部は、このｎ“埋込ｌｍ２９に広い面積に
亘って接している。チャンネル領域７のほぼ中央部位に
は、高不純物濃度のｐ＋ツェナ電圧制御領域２８が形成
されている。
ル層２とｐ基板１との間に、高不純物濃度のｎ＋埋込層
（埋込ドレイン領域）２つが埋設されている。チャンネ
ル領域７の下部は、このｎ“埋込ｌｍ２９に広い面積に
亘って接している。チャンネル領域７のほぼ中央部位に
は、高不純物濃度のｐ＋ツェナ電圧制御領域２８が形成
されている。
ｐ＋ツェナ電圧制御領域２８の上部は、チャンネルコン
タクト領域２７を介してソース電極１２に接続され、１
下部は広い面積でｎ＋埋込層２９に接している。ｐ＋ツ
ェナ電圧制御領域２８とｎ＋埋込層２９との間のｐｌ・
ｎ１接合により、ＬＤＭＯ８内のドレイン・ソース間に
所要のツェナ電圧と電流容量特性を有するツェナダイオ
ードが形成される。
タクト領域２７を介してソース電極１２に接続され、１
下部は広い面積でｎ＋埋込層２９に接している。ｐ＋ツ
ェナ電圧制御領域２８とｎ＋埋込層２９との間のｐｌ・
ｎ１接合により、ＬＤＭＯ８内のドレイン・ソース間に
所要のツェナ電圧と電流容量特性を有するツェナダイオ
ードが形成される。
ツェナダイオードのツェナ電圧は、ｐ＋制御領域２８の
不純物濃度を制御することにより、１０ＭＯ８のドレイ
ン・ソース間耐圧より所要値だけ低い（１ａに規定され
ている。
不純物濃度を制御することにより、１０ＭＯ８のドレイ
ン・ソース間耐圧より所要値だけ低い（１ａに規定され
ている。
なお第１図には、素子領域が図示省略されているが、素
子領域におけるｎエピタキシシル層２内には、前記第３
図におけるものとほぼ同様の０ＭＯ８５、およびｐＭＯ
８６等の他の半導体素子が形成されている。
子領域におけるｎエピタキシシル層２内には、前記第３
図におけるものとほぼ同様の０ＭＯ８５、およびｐＭＯ
８６等の他の半導体素子が形成されている。
次に作用を説明する。
電力負荷のスイッチング素子等として用いられている１
０ＭＯ８は、ドレイン領域として用いられているｎエピ
タキシャル層２の比抵抗が、電源電圧に対して十分なド
レイン耐圧が得られるような通常の値を有するものが用
いられているので、その動作時のオン抵抗は低く抑えら
れ、良好な動作特性が１７られる。
０ＭＯ８は、ドレイン領域として用いられているｎエピ
タキシャル層２の比抵抗が、電源電圧に対して十分なド
レイン耐圧が得られるような通常の値を有するものが用
いられているので、その動作時のオン抵抗は低く抑えら
れ、良好な動作特性が１７られる。
負荷電流を遮断したとき発生する高電圧の１ナージがド
レイン電極１４に加わるが、そのサージ電圧値がドレイ
ン耐圧を越えても、高電圧のサージは所要の電流容量を
有するツェナダイオードを介してソースにバイパスされ
、１０ＭＯ８の破壊が防止される。
レイン電極１４に加わるが、そのサージ電圧値がドレイ
ン耐圧を越えても、高電圧のサージは所要の電流容量を
有するツェナダイオードを介してソースにバイパスされ
、１０ＭＯ８の破壊が防止される。
次いで第２図にはこの発明の他の実施例を示づ−０この
実施例は、１）ＪＳ板１上にｐ形のエピタキシャルＦＩ
３２が形成されている。ｎエピタキシャル層３２におけ
るＭＯＳトランジスタ領域に相当する部位には、ｎ＋埋
込層２９に達するｎウェル領域３１が形成され、このｎ
ウェル領域３１がＬＤＭＯ３４のドレイン領域とされて
いる。
実施例は、１）ＪＳ板１上にｐ形のエピタキシャルＦＩ
３２が形成されている。ｎエピタキシャル層３２におけ
るＭＯＳトランジスタ領域に相当する部位には、ｎ＋埋
込層２９に達するｎウェル領域３１が形成され、このｎ
ウェル領域３１がＬＤＭＯ３４のドレイン領域とされて
いる。
ｎウェル領域３１に対しｐｎ接合分離されたｐエピタキ
シせル層３２の部分が素子領域とされている。
シせル層３２の部分が素子領域とされている。
素子領域におけるｐエピタキシャル層３２には、ｎウェ
ル領域３３が形成され、ｐＭｏｓ６がこのｎウェル領域
３３内に形成され、ｎＭＯ８５はｐエピタキシャル居３
２内に直接形成されている。
ル領域３３が形成され、ｐＭｏｓ６がこのｎウェル領域
３３内に形成され、ｎＭＯ８５はｐエピタキシャル居３
２内に直接形成されている。
この実施例によれば、ｐエピタキシャル層３２の比抵抗
は、ｎＭＯ８５おにび０ＭＯ８６からなる０ＭＯ８の設
計に合った値に選ぶことができる。
は、ｎＭＯ８５おにび０ＭＯ８６からなる０ＭＯ８の設
計に合った値に選ぶことができる。
また素子領域の縦方向＠造は、ｐエピタキシャル層３２
／ｐｍ板１となっているので、ｐエピタキシトル層３２
内にｎウェル領域３３を形成しても、奇生バイポーラト
ランジスタが構成されることがない。したがってツェナ
ダイオード内蔵のＬＤＭＯ３４側に高電圧のサージが入
力した場合であっても、奇生バイポーラトランジスタに
起因する０ＭＯ３の誤動作は生じることがなく動作特性
が向トする。
／ｐｍ板１となっているので、ｐエピタキシトル層３２
内にｎウェル領域３３を形成しても、奇生バイポーラト
ランジスタが構成されることがない。したがってツェナ
ダイオード内蔵のＬＤＭＯ３４側に高電圧のサージが入
力した場合であっても、奇生バイポーラトランジスタに
起因する０ＭＯ３の誤動作は生じることがなく動作特性
が向トする。
［発明の効果］
以上説明したように、この発明によればドレイン領域と
なるエピタキシャル層と基板との間に、エビタｔシャル
に４と同−導電形で高不純物濃度の埋込層を設け、この
埋込層およびソース電極に接続されるように埋込層とは
反対導電形で且つ高不純物濃度のツェナ電圧制御領域を
形成したので、横形ＭＯＳトランジスタ内のドレイン・
ソース間には所要のツェナ電圧特性を有するツェナダイ
オードが形成され、高電圧のサージはこのツェナダイオ
ードを介してソースにバイパスされる。したがってドレ
イン領域は、ドレイン耐圧を増大させるためにその比抵
抗を格別大にする必要がなくなり、横形ＭＯＳトランジ
スタの動作時のオン抵抗が低くなるとともに、同一特性
の素子であれば横形Ｍ ＯＳ ｌ−ランジスタおよび他
の半導体素子を含めて素子面積を小さくすることができ
、チップ面積も小さくすることができてコスト低減を図
ることができるという利点がある。
なるエピタキシャル層と基板との間に、エビタｔシャル
に４と同−導電形で高不純物濃度の埋込層を設け、この
埋込層およびソース電極に接続されるように埋込層とは
反対導電形で且つ高不純物濃度のツェナ電圧制御領域を
形成したので、横形ＭＯＳトランジスタ内のドレイン・
ソース間には所要のツェナ電圧特性を有するツェナダイ
オードが形成され、高電圧のサージはこのツェナダイオ
ードを介してソースにバイパスされる。したがってドレ
イン領域は、ドレイン耐圧を増大させるためにその比抵
抗を格別大にする必要がなくなり、横形ＭＯＳトランジ
スタの動作時のオン抵抗が低くなるとともに、同一特性
の素子であれば横形Ｍ ＯＳ ｌ−ランジスタおよび他
の半導体素子を含めて素子面積を小さくすることができ
、チップ面積も小さくすることができてコスト低減を図
ることができるという利点がある。
また基板と同−導電形のエピタキシャル層を形成し、こ
のエピタキシャル層に反対導電形のウェルｍ域を形成し
て、これをＭＯＳトランジスタ領域とし、上記ウェル領
域に対してｐｎ接合分離されたエピタキシャル層の領域
を素子領域とした実施例によれば、上記共通の効果に加
えて、素子領域に特性的により一層優れた０ＭＯ８等の
半導体素子を形成することができるという利点がある。
のエピタキシャル層に反対導電形のウェルｍ域を形成し
て、これをＭＯＳトランジスタ領域とし、上記ウェル領
域に対してｐｎ接合分離されたエピタキシャル層の領域
を素子領域とした実施例によれば、上記共通の効果に加
えて、素子領域に特性的により一層優れた０ＭＯ８等の
半導体素子を形成することができるという利点がある。
第１図はこの発明に係る半導体装置の一実施例を一部省
略して示ず縦断面図、第２図はこの発明の他の実施例を
示す縦断面図、第３図は従来の半導体装置を示す縦断面
図、第４図は使の従来例を示すｍｌ１７ｉ面図である。 １：基板、 ２．３２：エピタキシャル層、３：分離
領域、 ４ ： １０ＭＯ８（横形ＭＯＳトランジスタ）、５
： ｎＭＯ８’（他の半導体素子）、６ ： ｐＭＯ８
（他の半導体素子）、７：チャンネル領域、 ８：ソース領域、 ９：ゲート酸化膜（ゲート絶縁膜）、 １１ ：ゲート電極、 １２：ソース電極、 １４ニドレインｌ！極、 ２７；チせンネルコンタクト領域、 ２８：ツェナ電圧制御領域、 ２９：埋込層、 ３１：ウェル領域。
略して示ず縦断面図、第２図はこの発明の他の実施例を
示す縦断面図、第３図は従来の半導体装置を示す縦断面
図、第４図は使の従来例を示すｍｌ１７ｉ面図である。 １：基板、 ２．３２：エピタキシャル層、３：分離
領域、 ４ ： １０ＭＯ８（横形ＭＯＳトランジスタ）、５
： ｎＭＯ８’（他の半導体素子）、６ ： ｐＭＯ８
（他の半導体素子）、７：チャンネル領域、 ８：ソース領域、 ９：ゲート酸化膜（ゲート絶縁膜）、 １１ ：ゲート電極、 １２：ソース電極、 １４ニドレインｌ！極、 ２７；チせンネルコンタクト領域、 ２８：ツェナ電圧制御領域、 ２９：埋込層、 ３１：ウェル領域。
Claims (1)
- 【特許請求の範囲】 第１導電形の基板上に第２導電形のエピタキシャル層を
形成し、該エピタキシャル層の所要部に前記基板に達す
る第１導電形の分離領域を形成して当該エピタキシャル
層をＭＯＳトランジスタ領域と素子領域とに分離し、 前記ＭＯＳトランジスタ領域には、前記基板およびドレ
イン領域となる前記エピタキシャル層の間に埋設された
第２導電形で且つ高不純物濃度の埋込層と、該埋込層に
達するように前記エピタキシャル層中に形成された第１
導電形のチャンネル領域と、該チャンネル領域内に形成
された第２導電形のソース領域と、該ソース領域および
前記エピタキシャル層間における前記チャンネル領域上
にゲート絶縁膜を介して配設されたゲート電極と、前記
ソース領域に接続されたソース電極と、該ソース電極お
よび前記埋込層に接続されるように前記チャンネル領域
内に形成された第１導電形で且つ高不純物濃度のツェナ
電圧制御領域とを有する横形ＭＯＳトランジスタを形成
し、 前記素子領域には他の半導体素子を形成したことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61059278A JPS62217664A (ja) | 1986-03-19 | 1986-03-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61059278A JPS62217664A (ja) | 1986-03-19 | 1986-03-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62217664A true JPS62217664A (ja) | 1987-09-25 |
| JPH0553074B2 JPH0553074B2 (ja) | 1993-08-09 |
Family
ID=13108755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61059278A Granted JPS62217664A (ja) | 1986-03-19 | 1986-03-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62217664A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192989A (en) * | 1989-11-28 | 1993-03-09 | Nissan Motor Co., Ltd. | Lateral dmos fet device with reduced on resistance |
| US5701023A (en) * | 1994-08-03 | 1997-12-23 | National Semiconductor Corporation | Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness |
| JP2002141502A (ja) * | 2000-11-02 | 2002-05-17 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2006032682A (ja) * | 2004-07-16 | 2006-02-02 | Shindengen Electric Mfg Co Ltd | 横型短チャネルｄｍｏｓ |
| DE102007012380A1 (de) * | 2007-03-14 | 2008-09-18 | Austriamicrosystems Ag | MOSFET mit Kanalanschluss und Verfahren zur Herstellung eines MOSFETs mit Kanalanschluss |
| US7851883B2 (en) | 2004-05-14 | 2010-12-14 | Panasonic Corporation | Semiconductor device and method of manufacture thereof |
-
1986
- 1986-03-19 JP JP61059278A patent/JPS62217664A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192989A (en) * | 1989-11-28 | 1993-03-09 | Nissan Motor Co., Ltd. | Lateral dmos fet device with reduced on resistance |
| US5701023A (en) * | 1994-08-03 | 1997-12-23 | National Semiconductor Corporation | Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness |
| US5897355A (en) * | 1994-08-03 | 1999-04-27 | National Semiconductor Corporation | Method of manufacturing insulated gate semiconductor device to improve ruggedness |
| JP2002141502A (ja) * | 2000-11-02 | 2002-05-17 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| US7851883B2 (en) | 2004-05-14 | 2010-12-14 | Panasonic Corporation | Semiconductor device and method of manufacture thereof |
| JP2006032682A (ja) * | 2004-07-16 | 2006-02-02 | Shindengen Electric Mfg Co Ltd | 横型短チャネルｄｍｏｓ |
| DE102007012380A1 (de) * | 2007-03-14 | 2008-09-18 | Austriamicrosystems Ag | MOSFET mit Kanalanschluss und Verfahren zur Herstellung eines MOSFETs mit Kanalanschluss |
| US8273621B2 (en) | 2007-03-14 | 2012-09-25 | Austriamicrosystems Ag | MOS-FET having a channel connection, and method for the production of a MOS-FET having a channel connection |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0553074B2 (ja) | 1993-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |