JP2000286391A - レベルシフタ - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【課題】 ＭＯＳＦＥＴへの高バイアス印加を低減さ
せ、レベルシフタの信頼性を向上させる。 【解決手段】 Ｐ基板１３の上面内部に第１分離領域１
４及び第２分離領域８を形成し、第１分離領域１４内に
ソース５ｃ、チャネル１５及びドレイン５ｂを形成して
その上部にゲート５ａを配置することによりＮＭＯＳＦ
ＥＴ５を形成する。第１分離領域１４とは分離された第
２分離領域８内に高耐圧ピンチ抵抗３等の高電位部を配
置し、ワイヤ１８ａ、１８ｂによりＮＭＯＳＦＥＴ５と
高電位部を接続する。
せ、レベルシフタの信頼性を向上させる。 【解決手段】 Ｐ基板１３の上面内部に第１分離領域１
４及び第２分離領域８を形成し、第１分離領域１４内に
ソース５ｃ、チャネル１５及びドレイン５ｂを形成して
その上部にゲート５ａを配置することによりＮＭＯＳＦ
ＥＴ５を形成する。第１分離領域１４とは分離された第
２分離領域８内に高耐圧ピンチ抵抗３等の高電位部を配
置し、ワイヤ１８ａ、１８ｂによりＮＭＯＳＦＥＴ５と
高電位部を接続する。
Description
【０００１】
【発明の属する技術分野】本発明はパワーデバイスの制
御駆動用等に用いられるレベルシフタに関し、特に半導
体基板上に形成されたレベルシフタに関する。
御駆動用等に用いられるレベルシフタに関し、特に半導
体基板上に形成されたレベルシフタに関する。
【０００２】
【従来の技術】パワースイッチングデバイスを用いたイ
ンバータ装置などの電力変換装置に対する課題として
は、低消費電力化、高性能化、小型化、低コスト化、低
ノイズ化等が挙げられる。そのような中、これまでＩＧ
ＢＴ（Insulated Gate Bipolar Transistor）とＦＷＤ
（Free wheel Diode）の組み合わせで商品化されていた
パワーモジュール分野では、過電流検出及び保護、ある
いは過熱検出及び保護などのインテリジェント機能を搭
載し、インバータの動作プログラミングを行うマイクロ
コンピュータ及びパワーモジュールのインターフェイス
部品を取り込んだＩＰＭ（Intelligent Power Module）
の普及が進み、結果としてインバータ全体としての小型
化が進んでいる。しかし、このようなＩＰＭにおいて
は、これまでパワーモジュールの外で構成していた検出
回路あるいは保護回路をパワーモジュール内部に取り込
むため、部品点数が増加し、パワーモジュール自体の大
型化及びコストアップが生じるという問題があった。
ンバータ装置などの電力変換装置に対する課題として
は、低消費電力化、高性能化、小型化、低コスト化、低
ノイズ化等が挙げられる。そのような中、これまでＩＧ
ＢＴ（Insulated Gate Bipolar Transistor）とＦＷＤ
（Free wheel Diode）の組み合わせで商品化されていた
パワーモジュール分野では、過電流検出及び保護、ある
いは過熱検出及び保護などのインテリジェント機能を搭
載し、インバータの動作プログラミングを行うマイクロ
コンピュータ及びパワーモジュールのインターフェイス
部品を取り込んだＩＰＭ（Intelligent Power Module）
の普及が進み、結果としてインバータ全体としての小型
化が進んでいる。しかし、このようなＩＰＭにおいて
は、これまでパワーモジュールの外で構成していた検出
回路あるいは保護回路をパワーモジュール内部に取り込
むため、部品点数が増加し、パワーモジュール自体の大
型化及びコストアップが生じるという問題があった。
【０００３】そこで、このような問題を解決するために
登場したのが上下アームのドライバ機能と各種保護機能
を１つのあるいは複数のシリコンチップに搭載した高耐
圧ドライバＩＣであり、このＩＣ自身がＩＧＢＴの素子
耐圧である６００Ｖあるいは１２００Ｖといった高電圧
ををサポートすることができるような構成を有してい
る。この高耐圧ドライバＩＣでは、グランド（ＧＮＤ）
あるいはこれに近い低電位を基準とした回路部分と、イ
ンバータ装置の直流中間電位に相当する高電位を基準と
した回路部分を共有しており、それぞれの回路間で信号
伝達を行うために高耐圧レベルシフタが必要となる。
登場したのが上下アームのドライバ機能と各種保護機能
を１つのあるいは複数のシリコンチップに搭載した高耐
圧ドライバＩＣであり、このＩＣ自身がＩＧＢＴの素子
耐圧である６００Ｖあるいは１２００Ｖといった高電圧
ををサポートすることができるような構成を有してい
る。この高耐圧ドライバＩＣでは、グランド（ＧＮＤ）
あるいはこれに近い低電位を基準とした回路部分と、イ
ンバータ装置の直流中間電位に相当する高電位を基準と
した回路部分を共有しており、それぞれの回路間で信号
伝達を行うために高耐圧レベルシフタが必要となる。
【０００４】図１０に従来のＮチャネルレベルシフタの
構成例を示す。この構成例では、同一基板上にＮチャネ
ルレベルシフタを構成している。ＰＮ接合の逆バイアス
によって高耐圧部分を分離するために、Ｐ−基板１０６
上面内部にＮ−領域１０５を形成し、Ｐ−／Ｎ−接合の
曲率部分の電界を緩和するために、Ｐ−領域１０６も含
めたＲＥＳＵＲＦ（Reduced Surface electric field）
の原理に基づくＤｏｕｂｌｅ ＲＥＳＵＲＦ構造を採用
し、Ｐ−／Ｎ−の平行平板の接合耐圧近くまで耐圧を向
上させた構造を有している。
構成例を示す。この構成例では、同一基板上にＮチャネ
ルレベルシフタを構成している。ＰＮ接合の逆バイアス
によって高耐圧部分を分離するために、Ｐ−基板１０６
上面内部にＮ−領域１０５を形成し、Ｐ−／Ｎ−接合の
曲率部分の電界を緩和するために、Ｐ−領域１０６も含
めたＲＥＳＵＲＦ（Reduced Surface electric field）
の原理に基づくＤｏｕｂｌｅ ＲＥＳＵＲＦ構造を採用
し、Ｐ−／Ｎ−の平行平板の接合耐圧近くまで耐圧を向
上させた構造を有している。
【０００５】Ｎ−領域１０５の上面内部にはソース１０
２ｂ、１０２ｃが形成され、また、Ｎ−領域１０５がド
レイン１０４ａに電気的に接続され、ソース１０２ｂ、
１０２ｃの上部にゲート１０２ａが配置されることによ
り高耐圧ＮＭＯＳＦＥＴが構成される。Ｎ−領域１０５
内部には高耐圧ピンチ抵抗１０３が構成され、ドレイン
１０４ａはこの高耐圧ピンチ抵抗１０３の高電位側の引
き出し端子となる。また、ドレイン１０４ａはＮ−領域
１０５の上面に配置されたレベルシフト抵抗１０１と電
気的に接続される。
２ｂ、１０２ｃが形成され、また、Ｎ−領域１０５がド
レイン１０４ａに電気的に接続され、ソース１０２ｂ、
１０２ｃの上部にゲート１０２ａが配置されることによ
り高耐圧ＮＭＯＳＦＥＴが構成される。Ｎ−領域１０５
内部には高耐圧ピンチ抵抗１０３が構成され、ドレイン
１０４ａはこの高耐圧ピンチ抵抗１０３の高電位側の引
き出し端子となる。また、ドレイン１０４ａはＮ−領域
１０５の上面に配置されたレベルシフト抵抗１０１と電
気的に接続される。
【０００６】また、この例ではレベルシフト抵抗１０１
が、ＮＭＯＳＦＥＴと同一基板上に形成されているが、
別の方法としてレベルシフト抵抗１０１を別のチップ上
に形成し、この別チップに形成したレベルシフト抵抗１
０１をワイヤ配線によりドレイン１０４ａと電気的に接
続した複数チップ構成とする方法もある。
が、ＮＭＯＳＦＥＴと同一基板上に形成されているが、
別の方法としてレベルシフト抵抗１０１を別のチップ上
に形成し、この別チップに形成したレベルシフト抵抗１
０１をワイヤ配線によりドレイン１０４ａと電気的に接
続した複数チップ構成とする方法もある。
【０００７】図１１は、Ｐチャネルレベルシフタを同一
基板上に構成した場合の断面構造図である。この構成例
においても図１０と同様にＤｏｕｂｌｅ ＲＥＳＵＲＦ
構造を使用し、Ｐ基板１１６の上面内部にＮ−領域１１
４、１１８を形成し、Ｎ−領域１１８の上面内部にドレ
イン１１１ｂ、Ｐ−領域１１９及びソース１１１ａを形
成してＰ−領域１１９をドレイン１１１ｂに接続し、上
面にゲート１１１ａを配置することにより高耐圧ＰＭＯ
ＳＦＥＴを構成している。Ｎ−領域１１４の上部にはレ
ベルシフト抵抗１１２が配置され、ワイヤ１２０ａによ
りドレイン１１１ｂと電気的に接続される。そして、Ｐ
−領域１１９内には高耐圧ピンチ抵抗１１３が構成され
ることとなる。
基板上に構成した場合の断面構造図である。この構成例
においても図１０と同様にＤｏｕｂｌｅ ＲＥＳＵＲＦ
構造を使用し、Ｐ基板１１６の上面内部にＮ−領域１１
４、１１８を形成し、Ｎ−領域１１８の上面内部にドレ
イン１１１ｂ、Ｐ−領域１１９及びソース１１１ａを形
成してＰ−領域１１９をドレイン１１１ｂに接続し、上
面にゲート１１１ａを配置することにより高耐圧ＰＭＯ
ＳＦＥＴを構成している。Ｎ−領域１１４の上部にはレ
ベルシフト抵抗１１２が配置され、ワイヤ１２０ａによ
りドレイン１１１ｂと電気的に接続される。そして、Ｐ
−領域１１９内には高耐圧ピンチ抵抗１１３が構成され
ることとなる。
【０００８】また、この高耐圧ＭＯＳＦＥＴに接続され
るレベルシフト抵抗１１２は、図１０の場合と同様に別
チップに形成しワイヤ配線などにより電気的に接続する
場合もある。
るレベルシフト抵抗１１２は、図１０の場合と同様に別
チップに形成しワイヤ配線などにより電気的に接続する
場合もある。
【０００９】
【発明が解決しようとする課題】しかし、従来の構成の
レベルシフタでは信頼性が十分ではなく、高温、高湿条
件下においてＭＯＳＦＥＴに高バイアスが印加されると
ＭＯＳＦＥＴのしきい値を低下させ、それによりレベル
シフタの耐圧を低下させてしまうという問題点がある。
レベルシフタでは信頼性が十分ではなく、高温、高湿条
件下においてＭＯＳＦＥＴに高バイアスが印加されると
ＭＯＳＦＥＴのしきい値を低下させ、それによりレベル
シフタの耐圧を低下させてしまうという問題点がある。
【００１０】本発明はこのような点に鑑みなされたもの
であり、ＭＯＳＦＥＴへの高バイアス印加を低減させ、
信頼性を向上させたレベルシフタを提供することを目的
とする。
であり、ＭＯＳＦＥＴへの高バイアス印加を低減させ、
信頼性を向上させたレベルシフタを提供することを目的
とする。
【００１１】
【課題を解決するための手段】本発明では上記課題を解
決するために、半導体基板上に形成されるパワーデバイ
ス制御駆動用のレベルシフタにおいて、中間電圧回路と
電気的に接続されるレベルシフト抵抗と、前記レベルシ
フト抵抗と電気的に接続される高耐圧ピンチ抵抗領域
と、前記高耐圧ピンチ抵抗領域と電気的に接続される電
界効果トランジスタ領域とを有し、前記電界効果トラン
ジスタ領域は、前記レベルシフト抵抗及び前記高耐圧ピ
ンチ抵抗領域と非接触の位置に配置されることを特徴と
するレベルシフタが提供される。
決するために、半導体基板上に形成されるパワーデバイ
ス制御駆動用のレベルシフタにおいて、中間電圧回路と
電気的に接続されるレベルシフト抵抗と、前記レベルシ
フト抵抗と電気的に接続される高耐圧ピンチ抵抗領域
と、前記高耐圧ピンチ抵抗領域と電気的に接続される電
界効果トランジスタ領域とを有し、前記電界効果トラン
ジスタ領域は、前記レベルシフト抵抗及び前記高耐圧ピ
ンチ抵抗領域と非接触の位置に配置されることを特徴と
するレベルシフタが提供される。
【００１２】ここで、レベルシフト抵抗は中間電圧回路
と電気的に接続され、高耐圧ピンチ抵抗領域はレベルシ
フト抵抗と電気的に接続され、電界効果トランジスタ領
域は高耐圧ピンチ抵抗領域と電気的に接続され、電界効
果トランジスタ領域は、レベルシフト抵抗及び高耐圧ピ
ンチ抵抗領域と非接触の位置に配置されることにより、
電界効果トランジスタ領域への高バイアス印加が抑えら
れる。
と電気的に接続され、高耐圧ピンチ抵抗領域はレベルシ
フト抵抗と電気的に接続され、電界効果トランジスタ領
域は高耐圧ピンチ抵抗領域と電気的に接続され、電界効
果トランジスタ領域は、レベルシフト抵抗及び高耐圧ピ
ンチ抵抗領域と非接触の位置に配置されることにより、
電界効果トランジスタ領域への高バイアス印加が抑えら
れる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。まず、本発明における第１の実施
の形態について説明する。
を参照して説明する。まず、本発明における第１の実施
の形態について説明する。
【００１４】図２は、第１の実施の形態におけるレベル
シフタ１の等価回路図である。本形態はＮチャネルレベ
ルシフタの構成例であり、本形態のレベルシフタ１は、
レベルシフト抵抗２、高耐圧ピンチ抵抗３、保護用ダイ
オード４及びＮＭＯＳＦＥＴ５によって構成されてい
る。ここで、レベルシフタ抵抗２はその一方を直流中間
電位を基準とするＶfloat電位回路と電気的に接続し、
他方をＯＵＴ端子及び高耐圧ピンチ抵抗３と電気的に接
続されている。高耐圧抵抗３はＮＭＯＳＦＥＴ５のソー
ス及び保護用ダイオード４のカソードと電気的に接続さ
れ、ＮＭＯＳＦＥＴ５のドレイン及び保護用ダイオード
４のアノードはＧＮＤに接続される。ここで、保護用ダ
イオード４にはＮＭＯＳＦＥＴ５よりも耐圧が低いツェ
ナダイオード等を用い、ＮＭＯＳＦＥＴ５に過電圧が付
加されたときであってもＮＭＯＳＦＥＴ５を保護できる
構成とする。
シフタ１の等価回路図である。本形態はＮチャネルレベ
ルシフタの構成例であり、本形態のレベルシフタ１は、
レベルシフト抵抗２、高耐圧ピンチ抵抗３、保護用ダイ
オード４及びＮＭＯＳＦＥＴ５によって構成されてい
る。ここで、レベルシフタ抵抗２はその一方を直流中間
電位を基準とするＶfloat電位回路と電気的に接続し、
他方をＯＵＴ端子及び高耐圧ピンチ抵抗３と電気的に接
続されている。高耐圧抵抗３はＮＭＯＳＦＥＴ５のソー
ス及び保護用ダイオード４のカソードと電気的に接続さ
れ、ＮＭＯＳＦＥＴ５のドレイン及び保護用ダイオード
４のアノードはＧＮＤに接続される。ここで、保護用ダ
イオード４にはＮＭＯＳＦＥＴ５よりも耐圧が低いツェ
ナダイオード等を用い、ＮＭＯＳＦＥＴ５に過電圧が付
加されたときであってもＮＭＯＳＦＥＴ５を保護できる
構成とする。
【００１５】図１は、レベルシフタ１の実際の構成を示
す断面構成図である。レベルシフタ１は、Ｐ型基板１３
上面内部に構成された第１分離領域１４、第２分離領域
８、チャネル１５、ソース５ｃ、ドレイン５ｂ、保護用
ダイオードアノード４ａ、保護用ダイオードカソード４
ｂ、Ｐ＋領域１２、Ｐ領域９、１１、Ｐ−領域１６、Ｎ
＋領域６、７、１０並びにそれらの表面に配置されたワ
イヤ１８ａ、１８ｂ、ゲート５ａ、レベルシフト抵抗２
により構成されている。
す断面構成図である。レベルシフタ１は、Ｐ型基板１３
上面内部に構成された第１分離領域１４、第２分離領域
８、チャネル１５、ソース５ｃ、ドレイン５ｂ、保護用
ダイオードアノード４ａ、保護用ダイオードカソード４
ｂ、Ｐ＋領域１２、Ｐ領域９、１１、Ｐ−領域１６、Ｎ
＋領域６、７、１０並びにそれらの表面に配置されたワ
イヤ１８ａ、１８ｂ、ゲート５ａ、レベルシフト抵抗２
により構成されている。
【００１６】６００Ｖクラスの高耐圧レベルシフタを想
定した場合、Ｐ基板１３としては抵抗率１００Ωｃｍ程
度のものを用い、その上面の一部に対し１Ｅ１２〜１Ｅ
１３ｃｍ−２のチャージ量でＮ−拡散を行い、第１分離
領域１４及び第２分離領域８を形成する。第１分離領域
１４の上面内部にはＰ型のチャネル１５が構成され、チ
ャネル領域１５の上面内部にはドープ処理されたＮ＋の
ソース５ｃ及びドレイン５ｂが形成される。チャネル１
５の上面には酸化絶縁膜を介してゲート５ａが配置さ
れ、これらによりＮＭＯＳＦＥＴ５が形成される。ここ
で、このＮＭＯＳＦＥＴ５はＣＭＯＳ論理回路を構成す
るものと同程度の耐圧を有するものとする。また、第１
分離領域１４の上面内部には保護用ダイオードアノード
４ａが形成され、保護用ダイオードアノード４ａの上面
内部には保護用ダイオードカソード４ｂが形成されるこ
とにより保護用ダイオード４を形成する。この保護用ダ
イオード４が配置されることにより、ＮＭＯＳＦＥＴ５
に耐圧以上の電圧が印加されることを防止する。
定した場合、Ｐ基板１３としては抵抗率１００Ωｃｍ程
度のものを用い、その上面の一部に対し１Ｅ１２〜１Ｅ
１３ｃｍ−２のチャージ量でＮ−拡散を行い、第１分離
領域１４及び第２分離領域８を形成する。第１分離領域
１４の上面内部にはＰ型のチャネル１５が構成され、チ
ャネル領域１５の上面内部にはドープ処理されたＮ＋の
ソース５ｃ及びドレイン５ｂが形成される。チャネル１
５の上面には酸化絶縁膜を介してゲート５ａが配置さ
れ、これらによりＮＭＯＳＦＥＴ５が形成される。ここ
で、このＮＭＯＳＦＥＴ５はＣＭＯＳ論理回路を構成す
るものと同程度の耐圧を有するものとする。また、第１
分離領域１４の上面内部には保護用ダイオードアノード
４ａが形成され、保護用ダイオードアノード４ａの上面
内部には保護用ダイオードカソード４ｂが形成されるこ
とにより保護用ダイオード４を形成する。この保護用ダ
イオード４が配置されることにより、ＮＭＯＳＦＥＴ５
に耐圧以上の電圧が印加されることを防止する。
【００１７】第２分離領域８の内部には高耐圧ピンチ抵
抗３及び寄生抵抗１７が生じ、第２分離領域８の上面内
部には、このピンチ抵抗を取り出すためのＮ＋領域６、
７、１０、Ｐ領域９、１１が形成される。さらに第２分
離領域８の上面内部には、Ｐ領域９とＮ＋領域７との間
には、それらの耐圧を確保するためにＰ−領域１６が構
成される。ここで、Ｐ−領域１６、第２分離領域８及び
Ｐ基板１３はＤｏｕｂｌｅ ＲＥＳＵＲＦを構成するた
め、それぞれのドープ濃度によって電界がＰ領域９側あ
るいはＮ＋領域７側に集中し、結果として所望の耐圧が
得られなくなるが、本構成の場合におけるＰ−領域１６
の目安は、５Ｅ１２ｃｍ−２のチャージ量で１〜２マイ
クロメートル程度の深さが適当である。
抗３及び寄生抵抗１７が生じ、第２分離領域８の上面内
部には、このピンチ抵抗を取り出すためのＮ＋領域６、
７、１０、Ｐ領域９、１１が形成される。さらに第２分
離領域８の上面内部には、Ｐ領域９とＮ＋領域７との間
には、それらの耐圧を確保するためにＰ−領域１６が構
成される。ここで、Ｐ−領域１６、第２分離領域８及び
Ｐ基板１３はＤｏｕｂｌｅ ＲＥＳＵＲＦを構成するた
め、それぞれのドープ濃度によって電界がＰ領域９側あ
るいはＮ＋領域７側に集中し、結果として所望の耐圧が
得られなくなるが、本構成の場合におけるＰ−領域１６
の目安は、５Ｅ１２ｃｍ−２のチャージ量で１〜２マイ
クロメートル程度の深さが適当である。
【００１８】またＰ基板１３の上面内部にはＧＮＤ端子
引き出しの為のＰ＋領域１２が形成され、Ｐ＋領域１２
はワイヤ１８ａを介してＧＮＤ端子と電気的に接続され
てＧＮＤ端子はワイヤ１８aを介してソース５ｃ、保護
用ダイオードアノード４ａ、Ｐ領域９、１１と電気的に
接続される。ソース５ｃはワイヤ１８ａを介して保護用
ダイオードアノード４ａ、Ｐ領域９及びＰ領域１１と電
気的に接続され、ドレイン５ｂはワイヤ１８ｂを介して
保護用ダイオードカソード４ｂ及びＮ＋領域１０と電気
的に接続される。
引き出しの為のＰ＋領域１２が形成され、Ｐ＋領域１２
はワイヤ１８ａを介してＧＮＤ端子と電気的に接続され
てＧＮＤ端子はワイヤ１８aを介してソース５ｃ、保護
用ダイオードアノード４ａ、Ｐ領域９、１１と電気的に
接続される。ソース５ｃはワイヤ１８ａを介して保護用
ダイオードアノード４ａ、Ｐ領域９及びＰ領域１１と電
気的に接続され、ドレイン５ｂはワイヤ１８ｂを介して
保護用ダイオードカソード４ｂ及びＮ＋領域１０と電気
的に接続される。
【００１９】第２分離領域８の上面には導電膜を用いた
レベルシフト抵抗２が配置され、その一端をＮ＋領域７
及びＯＵＴ端子に接続し、他の一端をＮ＋領域６及びＶ
floa t電位回路に接続される。
レベルシフト抵抗２が配置され、その一端をＮ＋領域７
及びＯＵＴ端子に接続し、他の一端をＮ＋領域６及びＶ
floa t電位回路に接続される。
【００２０】ここで、このＶfloat電位回路はＮ＋領域
６を介して第２分離領域とも接続され、Ｖfloatと直流
中間電位との間で構成されるＣＭＯＳ回路の電源電位と
しても機能するため、Ｎ＋領域７とＮ＋領域６との間に
は寄生抵抗１７が存在することとなる。この寄生抵抗１
７はレベルシフト抵抗２と並列に接続されることとなる
ため、本構成がレベルシフタとして動作するためには、
この寄生抵抗１７の抵抗値がレベルシフト抵抗２の抵抗
値よりも十分大きい値をとるようにしなければならな
い。
６を介して第２分離領域とも接続され、Ｖfloatと直流
中間電位との間で構成されるＣＭＯＳ回路の電源電位と
しても機能するため、Ｎ＋領域７とＮ＋領域６との間に
は寄生抵抗１７が存在することとなる。この寄生抵抗１
７はレベルシフト抵抗２と並列に接続されることとなる
ため、本構成がレベルシフタとして動作するためには、
この寄生抵抗１７の抵抗値がレベルシフト抵抗２の抵抗
値よりも十分大きい値をとるようにしなければならな
い。
【００２１】このように本形態では、Ｐ基板１３の上面
内部に第１分離領域１４及び第２分離領域８を形成し、
第１分離領域１４内にソース５ｃ、チャネル１５及びド
レイン５ｂを形成してその上部にゲート５ａを配置する
ことによりＮＭＯＳＦＥＴ５を形成し、第１分離領域１
４とは分離された第２分離領域８内に高耐圧ピンチ抵抗
３等の高電位部が配置され、ワイヤ１８ａ、１８ｂによ
りＮＭＯＳＦＥＴ５と高電位部を接続することとしたた
め、高耐圧ピンチ抵抗３等の高電位部の影響によるＮＭ
ＯＳＦＥＴ５への高バイアス印加を低減させることが可
能になり、これにより長期的な信頼性の向上を図ること
ができる。
内部に第１分離領域１４及び第２分離領域８を形成し、
第１分離領域１４内にソース５ｃ、チャネル１５及びド
レイン５ｂを形成してその上部にゲート５ａを配置する
ことによりＮＭＯＳＦＥＴ５を形成し、第１分離領域１
４とは分離された第２分離領域８内に高耐圧ピンチ抵抗
３等の高電位部が配置され、ワイヤ１８ａ、１８ｂによ
りＮＭＯＳＦＥＴ５と高電位部を接続することとしたた
め、高耐圧ピンチ抵抗３等の高電位部の影響によるＮＭ
ＯＳＦＥＴ５への高バイアス印加を低減させることが可
能になり、これにより長期的な信頼性の向上を図ること
ができる。
【００２２】なお、本形態では、第２分離領域８の上部
に導電膜を配置してレベルシフト抵抗２を構成すること
としたが、第２分離領域８の上面内部にＰ拡散抵抗を形
成してそれをレベルシフト抵抗としてもよく、あるいは
第２分離領域の上面内部にＰ拡散部を形成し、その内部
に形成したＮ＋拡散抵抗をレベルシフト抵抗として用い
てもよい。
に導電膜を配置してレベルシフト抵抗２を構成すること
としたが、第２分離領域８の上面内部にＰ拡散抵抗を形
成してそれをレベルシフト抵抗としてもよく、あるいは
第２分離領域の上面内部にＰ拡散部を形成し、その内部
に形成したＮ＋拡散抵抗をレベルシフト抵抗として用い
てもよい。
【００２３】また、本形態ではレベルシフト抵抗２をＮ
ＭＯＳＦＥＴ５等と同一基板上に形成することとした
が、レベルシフト抵抗を別基板に構成し、Ｎ＋領域７と
ワイヤ接続する構成としてもよい。
ＭＯＳＦＥＴ５等と同一基板上に形成することとした
が、レベルシフト抵抗を別基板に構成し、Ｎ＋領域７と
ワイヤ接続する構成としてもよい。
【００２４】さらに、本形態では、ＮＭＯＳＦＥＴ５保
護のために保護用ダイオード４をＮＭＯＳＦＥＴ５と逆
並列に接続することとしたが、耐電圧の高いＮＭＯＳＦ
ＥＴを使用し、保護用ダイオード４を用いない構成とし
てもよい。
護のために保護用ダイオード４をＮＭＯＳＦＥＴ５と逆
並列に接続することとしたが、耐電圧の高いＮＭＯＳＦ
ＥＴを使用し、保護用ダイオード４を用いない構成とし
てもよい。
【００２５】次に、本発明における第２の実施の形態に
ついて説明する。図３は、第２の実施の形態におけるレ
ベルシフタ２０の等価回路図である。本形態はＰチャネ
ルレベルシフタの構成例であり、本形態のレベルシフタ
２０は、レベルシフト抵抗２４、高耐圧ピンチ抵抗２
３、保護用ダイオード２２及びＰＭＯＳＦＥＴ２１によ
って構成されている。ここで、レベルシフト抵抗２４は
その一方をＧＮＤに電気的に接続され、他方をアウト端
子及び高耐圧ピンチ抵抗２３に電気的に接続される。高
耐圧ピンチ抵抗２３は、保護用ダイオード２２のアノー
ド及びＰＭＯＳＦＥＴ２１のドレインに電気的に接続さ
れ、ＰＭＯＳＦＥＴ２１のソース及び保護用ダイオード
２２のカソードは直流中間電位を基準とするＶfloat電
位回路に電気的に接続される。ここでも、保護用ダイオ
ード２２にはＰＭＯＳＦＥＴ２１よりも耐圧が低いツェ
ナダイオード等を用い、ＰＭＯＳＦＥＴ２１に過電圧が
付加されたときであってもＰＭＯＳＦＥＴ５を保護でき
る構成とする。
ついて説明する。図３は、第２の実施の形態におけるレ
ベルシフタ２０の等価回路図である。本形態はＰチャネ
ルレベルシフタの構成例であり、本形態のレベルシフタ
２０は、レベルシフト抵抗２４、高耐圧ピンチ抵抗２
３、保護用ダイオード２２及びＰＭＯＳＦＥＴ２１によ
って構成されている。ここで、レベルシフト抵抗２４は
その一方をＧＮＤに電気的に接続され、他方をアウト端
子及び高耐圧ピンチ抵抗２３に電気的に接続される。高
耐圧ピンチ抵抗２３は、保護用ダイオード２２のアノー
ド及びＰＭＯＳＦＥＴ２１のドレインに電気的に接続さ
れ、ＰＭＯＳＦＥＴ２１のソース及び保護用ダイオード
２２のカソードは直流中間電位を基準とするＶfloat電
位回路に電気的に接続される。ここでも、保護用ダイオ
ード２２にはＰＭＯＳＦＥＴ２１よりも耐圧が低いツェ
ナダイオード等を用い、ＰＭＯＳＦＥＴ２１に過電圧が
付加されたときであってもＰＭＯＳＦＥＴ５を保護でき
る構成とする。
【００２６】図４は、レベルシフタ２０の実際の構成を
示す断面構成図である。レベルシフタ２０は、Ｐ型基板
２９上面内部に構成された第１分離領域３１、第２分離
領域２７、ソース２１ｂ、ドレイン２１ｃ、保護用ダイ
オードアノード２２ａ、保護用ダイオードカソード２２
ｂ、Ｎ＋領域２５、Ｐ領域２６、２８、Ｐ−領域３３、
Ｐ領域３２及びＰ＋領域３０並びにそれらの表面に配置
されたワイヤ３４ａ、３４ｂ、３４ｃ、３４ｄ、ゲート
２１ａ、レベルシフト抵抗２４により構成されている。
示す断面構成図である。レベルシフタ２０は、Ｐ型基板
２９上面内部に構成された第１分離領域３１、第２分離
領域２７、ソース２１ｂ、ドレイン２１ｃ、保護用ダイ
オードアノード２２ａ、保護用ダイオードカソード２２
ｂ、Ｎ＋領域２５、Ｐ領域２６、２８、Ｐ−領域３３、
Ｐ領域３２及びＰ＋領域３０並びにそれらの表面に配置
されたワイヤ３４ａ、３４ｂ、３４ｃ、３４ｄ、ゲート
２１ａ、レベルシフト抵抗２４により構成されている。
【００２７】Ｐ基板の上面内部には、Ｎ＋拡散によりそ
れぞれ独立した第１分離領域３１及び第２分離領域２７
が形成される。第２分離領域２７の上面内部にはドープ
処理されたソース２１ｂ及びドレイン２１ｃが構成さ
れ、これらのソース２１ｂ及びドレイン２１ｃ間に位置
する第２分離領域２７の上部には酸化絶縁膜を介してゲ
ート２１ａが配置され、これらによりＰＭＯＳＦＥＴ２
１が形成される。また、第２分離領域２７の上面内部に
はＰ＋の保護用ダイオードアノード２２ａが形成され、
保護用ダイオードアノード２２ａの上面内部には保護用
ダイオードカソード２２ｂが形成され、これらにより保
護用ダイオード２２が形成される。ドレイン２１ｃから
みて保護用ダイオードアノード２２ａを隔てた第２分離
領域２７の上面内部には、Ｎ＋領域２５、Ｐ領域２６、
２８及びＰ−領域３３が形成され、Ｐ領域２６はＰ−領
域３３を介してＰ領域２８に接続される。Ｐ−領域３３
の内部には高耐圧ピンチ抵抗２３が構成され、Ｐ端子２
８がこの高耐圧ピンチ抵抗２３の低電位側の引き出し端
子となり、Ｐ端子２６が高耐圧ピンチ抵抗２３の高電位
側の引き出し端子となることとなる。
れぞれ独立した第１分離領域３１及び第２分離領域２７
が形成される。第２分離領域２７の上面内部にはドープ
処理されたソース２１ｂ及びドレイン２１ｃが構成さ
れ、これらのソース２１ｂ及びドレイン２１ｃ間に位置
する第２分離領域２７の上部には酸化絶縁膜を介してゲ
ート２１ａが配置され、これらによりＰＭＯＳＦＥＴ２
１が形成される。また、第２分離領域２７の上面内部に
はＰ＋の保護用ダイオードアノード２２ａが形成され、
保護用ダイオードアノード２２ａの上面内部には保護用
ダイオードカソード２２ｂが形成され、これらにより保
護用ダイオード２２が形成される。ドレイン２１ｃから
みて保護用ダイオードアノード２２ａを隔てた第２分離
領域２７の上面内部には、Ｎ＋領域２５、Ｐ領域２６、
２８及びＰ−領域３３が形成され、Ｐ領域２６はＰ−領
域３３を介してＰ領域２８に接続される。Ｐ−領域３３
の内部には高耐圧ピンチ抵抗２３が構成され、Ｐ端子２
８がこの高耐圧ピンチ抵抗２３の低電位側の引き出し端
子となり、Ｐ端子２６が高耐圧ピンチ抵抗２３の高電位
側の引き出し端子となることとなる。
【００２８】第１分離領域３１の上面には導電膜を配置
することによりレベルシフト抵抗２４が構成され、第１
分離領域３１の上面内部に形成したＰ領域３２と電気的
に接続される。
することによりレベルシフト抵抗２４が構成され、第１
分離領域３１の上面内部に形成したＰ領域３２と電気的
に接続される。
【００２９】またＰ基板２９の上面内部にはＧＮＤ端子
引き出しの為のＰ＋領域３０が形成され、Ｐ＋領域３０
はワイヤ３４ｄを介してＧＮＤ端子及びレベルシフト抵
抗２４に電気的に接続され、レベルシフト抵抗２４はワ
イヤ３４ｃを介してＯＵＴ端子及び高耐圧ピンチ抵抗２
３引出しのためにＰ領域２８に電気的に接続される。ま
た、Ｐ領域２６は、ワイヤ３４ａを介して保護用ダイオ
ードアノード２２ａ及びドレイン２１ｃと電気的に接続
され、Ｎ＋領域２５はワイヤ３４ｂを介して保護用ダイ
オードカソード２２ｂ及びソース２１ｂと電気的に接続
される。そしてワイヤ３４ｂは直流中間電位を基準とす
るＶfloat電位回路に電気的に接続される。
引き出しの為のＰ＋領域３０が形成され、Ｐ＋領域３０
はワイヤ３４ｄを介してＧＮＤ端子及びレベルシフト抵
抗２４に電気的に接続され、レベルシフト抵抗２４はワ
イヤ３４ｃを介してＯＵＴ端子及び高耐圧ピンチ抵抗２
３引出しのためにＰ領域２８に電気的に接続される。ま
た、Ｐ領域２６は、ワイヤ３４ａを介して保護用ダイオ
ードアノード２２ａ及びドレイン２１ｃと電気的に接続
され、Ｎ＋領域２５はワイヤ３４ｂを介して保護用ダイ
オードカソード２２ｂ及びソース２１ｂと電気的に接続
される。そしてワイヤ３４ｂは直流中間電位を基準とす
るＶfloat電位回路に電気的に接続される。
【００３０】このように本形態では、ドレイン２１ｃか
らみて保護用ダイオードアノード２２ａを隔てた位置に
Ｐ−領域３３を配置し、Ｐ−領域３３に接続された高耐
圧ピンチ抵抗２３の高電位側の引き出し端子であるＰ領
域２６とドレイン２１ｃをワイヤ３４ａを介して電気的
に接続することとしたため、高耐圧ピンチ抵抗２３の高
電位部の影響によるＰＭＯＳＦＥＴ２１への高バイアス
印加を低減することが可能になり、これにより長期的な
信頼性の向上を図ることができる。
らみて保護用ダイオードアノード２２ａを隔てた位置に
Ｐ−領域３３を配置し、Ｐ−領域３３に接続された高耐
圧ピンチ抵抗２３の高電位側の引き出し端子であるＰ領
域２６とドレイン２１ｃをワイヤ３４ａを介して電気的
に接続することとしたため、高耐圧ピンチ抵抗２３の高
電位部の影響によるＰＭＯＳＦＥＴ２１への高バイアス
印加を低減することが可能になり、これにより長期的な
信頼性の向上を図ることができる。
【００３１】なお、本形態では、第１分離領域３１の上
部に導電膜を配置してレベルシフト抵抗２４を構成する
こととしたが、第１分離領域３１の上面内部にＰ拡散抵
抗を形成してそれをレベルシフト抵抗としてもよく、あ
るいは第２分離領域の上面内部にＰ拡散部を形成し、そ
の内部に形成したＮ＋拡散抵抗をレベルシフト抵抗とし
て用いてもよい。
部に導電膜を配置してレベルシフト抵抗２４を構成する
こととしたが、第１分離領域３１の上面内部にＰ拡散抵
抗を形成してそれをレベルシフト抵抗としてもよく、あ
るいは第２分離領域の上面内部にＰ拡散部を形成し、そ
の内部に形成したＮ＋拡散抵抗をレベルシフト抵抗とし
て用いてもよい。
【００３２】また、本形態ではレベルシフト抵抗２４を
ＰＭＯＳＦＥＴ２１等と同一基板上に形成することとし
たが、レベルシフト抵抗を別基板に構成し、Ｐ領域３２
とワイヤ接続する構成としてもよい。
ＰＭＯＳＦＥＴ２１等と同一基板上に形成することとし
たが、レベルシフト抵抗を別基板に構成し、Ｐ領域３２
とワイヤ接続する構成としてもよい。
【００３３】さらに、本形態では、ＰＭＯＳＦＥＴ２１
保護のために保護用ダイオード２２をＰＭＯＳＦＥＴ２
１と逆並列に接続することとしたが、耐電圧の高いＰＭ
ＯＳＦＥＴを使用し、保護用ダイオード２２を用いない
構成としてもよい。
保護のために保護用ダイオード２２をＰＭＯＳＦＥＴ２
１と逆並列に接続することとしたが、耐電圧の高いＰＭ
ＯＳＦＥＴを使用し、保護用ダイオード２２を用いない
構成としてもよい。
【００３４】次に、本発明における第３の実施の形態に
ついて説明する。本形態は、第１の実施の形態における
高耐圧ピンチ抵抗部の変形例であり、高耐圧ピンチ抵抗
部以外は第１の実施の形態と同一構成とする。
ついて説明する。本形態は、第１の実施の形態における
高耐圧ピンチ抵抗部の変形例であり、高耐圧ピンチ抵抗
部以外は第１の実施の形態と同一構成とする。
【００３５】図５は、本形態における高耐圧ピンチ抵抗
部を示した断面構成図である。本形態の高耐圧ピンチ抵
抗部はＳｉｎｇｌｅ ＲＥＳＵＲＦ構造を用いた構成例
であり、第１の実施の形態から、Ｐ−領域１６を省いた
構成である。Ｐ基板４６の上面内部にドープ処理された
Ｎ−分離領域４２を形成し、Ｎ−分離領域４２の上面内
部にＰ領域４５、４３、Ｎ＋領域４４及びＮ領域４１が
構成される。またＰ基板４６の上面内部にはＧＮＤ端子
引出しのためのＰ＋領域４７が構成され、Ｐ＋領域４７
はワイヤ４８を介してＰ領域４３、４５と接続される。
高耐圧ピンチ抵抗４０はＮ−分離領域４２内部に構成さ
れ、Ｎ＋領域４４は高耐圧ピンチ抵抗４０の低電位側の
引き出し端子となり、Ｎ端子４１は高耐圧ピンチ抵抗４
０の高電位側の引き出し端子となる。
部を示した断面構成図である。本形態の高耐圧ピンチ抵
抗部はＳｉｎｇｌｅ ＲＥＳＵＲＦ構造を用いた構成例
であり、第１の実施の形態から、Ｐ−領域１６を省いた
構成である。Ｐ基板４６の上面内部にドープ処理された
Ｎ−分離領域４２を形成し、Ｎ−分離領域４２の上面内
部にＰ領域４５、４３、Ｎ＋領域４４及びＮ領域４１が
構成される。またＰ基板４６の上面内部にはＧＮＤ端子
引出しのためのＰ＋領域４７が構成され、Ｐ＋領域４７
はワイヤ４８を介してＰ領域４３、４５と接続される。
高耐圧ピンチ抵抗４０はＮ−分離領域４２内部に構成さ
れ、Ｎ＋領域４４は高耐圧ピンチ抵抗４０の低電位側の
引き出し端子となり、Ｎ端子４１は高耐圧ピンチ抵抗４
０の高電位側の引き出し端子となる。
【００３６】次に、本発明における第４の実施の形態に
ついて説明する。図６は、本形態における高耐圧ピンチ
抵抗部を示した断面構成図である。本形態は、第２の実
施の形態における高耐圧ピンチ抵抗部の変形例であり、
第２の実施の形態で用いたＰ基板をＮ基板に置き換えた
ものである。Ｎ基板の上面内部にＰ領域６２、６５、Ｐ
−領域６３及びＮ領域６１が形成され、Ｐ領域６２はＰ
−領域６３を介してＰ領域６５に電気的に接続される。
そして、Ｐ−領域６３内部に高耐圧ピンチ抵抗６０が構
成されることとなり、Ｐ領域６５が高耐圧ピンチ抵抗６
０の低電位側の引き出し端子となり、Ｐ領域６２が高耐
圧ピンチ抵抗６０の高電位側の引き出し端子となる。
ついて説明する。図６は、本形態における高耐圧ピンチ
抵抗部を示した断面構成図である。本形態は、第２の実
施の形態における高耐圧ピンチ抵抗部の変形例であり、
第２の実施の形態で用いたＰ基板をＮ基板に置き換えた
ものである。Ｎ基板の上面内部にＰ領域６２、６５、Ｐ
−領域６３及びＮ領域６１が形成され、Ｐ領域６２はＰ
−領域６３を介してＰ領域６５に電気的に接続される。
そして、Ｐ−領域６３内部に高耐圧ピンチ抵抗６０が構
成されることとなり、Ｐ領域６５が高耐圧ピンチ抵抗６
０の低電位側の引き出し端子となり、Ｐ領域６２が高耐
圧ピンチ抵抗６０の高電位側の引き出し端子となる。
【００３７】次に、本発明における第５の実施の形態に
ついて説明する。第５の実施の形態は第１の実施の形態
の変形例であり、第１の実施の形態におけるレベルシフ
タのレベルシフト抵抗付近の構成を変更したものであ
る。その他については第１の実施の形態と同一構成とす
る。
ついて説明する。第５の実施の形態は第１の実施の形態
の変形例であり、第１の実施の形態におけるレベルシフ
タのレベルシフト抵抗付近の構成を変更したものであ
る。その他については第１の実施の形態と同一構成とす
る。
【００３８】図７は、本形態におけるレベルシフト抵抗
７７の周辺構成を示す断面構造図である。本形態では、
第１の実施の形態における構成に加え、第３分離領域７
０が付加されている。図７において、Ｐ基板７８の上面
内部に第２分離領域７１及び第３分離領域７０が形成さ
れており、第２分離領域７１の上面内部にはＰ−領域７
６及びＮ＋領域７３が形成され、第３分離領域７０の上
面内部にはＮ＋領域７２が形成される。Ｐ基板７８の上
面にはレベルシフト抵抗７７が配置され、その一端をＮ
＋領域７３及びＯＵＴ端子に電気的に接続し、もう一端
をＮ＋領域７２及びＶfloat電位回路と電気的に接続す
る。ここで、第２分離領域７１、Ｐ基板７８及び第３分
離領域７０内部にはレベルシフト抵抗７７と並列に接続
される寄生抵抗７４が生じることとなる。
７７の周辺構成を示す断面構造図である。本形態では、
第１の実施の形態における構成に加え、第３分離領域７
０が付加されている。図７において、Ｐ基板７８の上面
内部に第２分離領域７１及び第３分離領域７０が形成さ
れており、第２分離領域７１の上面内部にはＰ−領域７
６及びＮ＋領域７３が形成され、第３分離領域７０の上
面内部にはＮ＋領域７２が形成される。Ｐ基板７８の上
面にはレベルシフト抵抗７７が配置され、その一端をＮ
＋領域７３及びＯＵＴ端子に電気的に接続し、もう一端
をＮ＋領域７２及びＶfloat電位回路と電気的に接続す
る。ここで、第２分離領域７１、Ｐ基板７８及び第３分
離領域７０内部にはレベルシフト抵抗７７と並列に接続
される寄生抵抗７４が生じることとなる。
【００３９】このように本形態では、第２分離領域７１
及び第３分離領域７０を形成することにより寄生抵抗７
４が発生する位置をＰ基板７８により分離することとし
たため、寄生抵抗７４の抵抗値を大きくとることが可能
となり、レベルシフト抵抗７７に与える寄生抵抗７４の
影響を小さく抑えることが可能となる。
及び第３分離領域７０を形成することにより寄生抵抗７
４が発生する位置をＰ基板７８により分離することとし
たため、寄生抵抗７４の抵抗値を大きくとることが可能
となり、レベルシフト抵抗７７に与える寄生抵抗７４の
影響を小さく抑えることが可能となる。
【００４０】なお、本形態では、第２分離領域７１及び
第３分離領域７０をＰ基板７８より完全に分離すること
としたが、第２分離領域７１及び第３分離領域７０を部
分的に接続する構成としてもよい。
第３分離領域７０をＰ基板７８より完全に分離すること
としたが、第２分離領域７１及び第３分離領域７０を部
分的に接続する構成としてもよい。
【００４１】次に、本発明における第６の実施の形態に
ついて説明する。第６の実施の形態は第２の実施の形態
の変形例であり、第２の実施の形態におけるＧＮＤ端子
引き出し部であるＰ＋領域３０付近の構成を変更したも
のである。その他については第２の実施の形態と同一構
成とする。
ついて説明する。第６の実施の形態は第２の実施の形態
の変形例であり、第２の実施の形態におけるＧＮＤ端子
引き出し部であるＰ＋領域３０付近の構成を変更したも
のである。その他については第２の実施の形態と同一構
成とする。
【００４２】図８は、本形態におけるＧＮＤ端子引き出
し部の周辺構成を示す断面構造図である。本形態では、
Ｐ基板８６の上面内部に形成されたＧＮＤ引き出し部で
あるＰ＋領域８７と第２分離領域８２の上面内部に形成
されたＰ領域８３との間にＰ−領域８４及びＰ−領域８
５を介在させている。Ｐ−領域８５はＰ＋領域８７、Ｐ
基板８６及び第２分離領域８２と接触して配置され、Ｐ
−領域８４はＰ領域８３及び第２分離領域８２と接触し
て配置される。これにより耐圧の向上を図ることができ
る。ここで、安定的に耐圧を得るには、Ｐ−領域８４及
びＰ−領域８５を完全に接続しておくことが好ましい
が、このＰ−領域８４及びＰ−領域８５の接続により発
生する寄生抵抗を抑えるため、本形態ではＰ−領域８４
及びＰ−領域８５を分離して形成することとする。
し部の周辺構成を示す断面構造図である。本形態では、
Ｐ基板８６の上面内部に形成されたＧＮＤ引き出し部で
あるＰ＋領域８７と第２分離領域８２の上面内部に形成
されたＰ領域８３との間にＰ−領域８４及びＰ−領域８
５を介在させている。Ｐ−領域８５はＰ＋領域８７、Ｐ
基板８６及び第２分離領域８２と接触して配置され、Ｐ
−領域８４はＰ領域８３及び第２分離領域８２と接触し
て配置される。これにより耐圧の向上を図ることができ
る。ここで、安定的に耐圧を得るには、Ｐ−領域８４及
びＰ−領域８５を完全に接続しておくことが好ましい
が、このＰ−領域８４及びＰ−領域８５の接続により発
生する寄生抵抗を抑えるため、本形態ではＰ−領域８４
及びＰ−領域８５を分離して形成することとする。
【００４３】なお、本形態では、Ｐ−領域８４とＰ−領
域８５を完全に分離して構成することとしたが、Ｐ−領
域８４とＰ−領域８５の一部を接続して構成することと
してもよい。
域８５を完全に分離して構成することとしたが、Ｐ−領
域８４とＰ−領域８５の一部を接続して構成することと
してもよい。
【００４４】次に、本発明における第７の実施の形態に
ついて説明する。本形態は、第１の実施の形態における
第２分離領域８及び第２の実施の形態における第２分離
領域２７を共有化したものである。
ついて説明する。本形態は、第１の実施の形態における
第２分離領域８及び第２の実施の形態における第２分離
領域２７を共有化したものである。
【００４５】図９は、本形態における分離領域９６の構
成を示した平面図である。本形態の分離領域９６は、Ｐ
基板９０の上面内部に形成され、さらに分離領域９６の
上面内部には、Ｐ−領域９１、９８、Ｐ領域９３、９
７、９９及びＮ＋領域９２、９４、９５が形成される。
ここで、Ｎ＋領域９５からＰ−領域９１、Ｎ＋領域９
２、Ｐ領域９３、Ｎ＋領域９４までの領域は、図１に示
した第１の実施の形態におけるレベルシフタ１の第２分
離領域８を構成し、具体的には、Ｎ＋領域９５がＮ＋領
域６に、Ｎ＋領域９２がＮ＋領域７に、Ｐ−領域９１が
Ｐ−領域１６に、Ｐ領域９３がＰ領域９、１１に、Ｎ＋
領域９４がＰ＋領域１０にそれぞれ該当する。また、Ｎ
＋領域９５からＰ−領域９１、Ｐ領域９７、９９、Ｐ−
領域９８までの領域は、図４に示した第２分離領域２７
の一部を構成し、具体的には、Ｎ＋領域９５がＮ＋領域
２５に、Ｐ領域９７がＰ領域２６に、Ｐ−領域９８がＰ
−領域３３に、Ｐ領域９９がＰ領域２８にそれぞれ該当
する。
成を示した平面図である。本形態の分離領域９６は、Ｐ
基板９０の上面内部に形成され、さらに分離領域９６の
上面内部には、Ｐ−領域９１、９８、Ｐ領域９３、９
７、９９及びＮ＋領域９２、９４、９５が形成される。
ここで、Ｎ＋領域９５からＰ−領域９１、Ｎ＋領域９
２、Ｐ領域９３、Ｎ＋領域９４までの領域は、図１に示
した第１の実施の形態におけるレベルシフタ１の第２分
離領域８を構成し、具体的には、Ｎ＋領域９５がＮ＋領
域６に、Ｎ＋領域９２がＮ＋領域７に、Ｐ−領域９１が
Ｐ−領域１６に、Ｐ領域９３がＰ領域９、１１に、Ｎ＋
領域９４がＰ＋領域１０にそれぞれ該当する。また、Ｎ
＋領域９５からＰ−領域９１、Ｐ領域９７、９９、Ｐ−
領域９８までの領域は、図４に示した第２分離領域２７
の一部を構成し、具体的には、Ｎ＋領域９５がＮ＋領域
２５に、Ｐ領域９７がＰ領域２６に、Ｐ−領域９８がＰ
−領域３３に、Ｐ領域９９がＰ領域２８にそれぞれ該当
する。
【００４６】ここで、Ｎ＋領域９５とＮ＋領域９２の間
にＰ−領域９１を介在させている点が第１の実施の形態
における第２分離領域８と相違し、Ｐ領域９７とＮ＋領
域９５の間にＰ−領域９１が介在しており、Ｐ−領域９
１とＰ領域９７の間を分離している点が第２の実施の形
態における第２分離領域２７と相違する。図示していな
いその他の部分構成については、第１の実施の形態及び
第２の実施の形態と同様とする。
にＰ−領域９１を介在させている点が第１の実施の形態
における第２分離領域８と相違し、Ｐ領域９７とＮ＋領
域９５の間にＰ−領域９１が介在しており、Ｐ−領域９
１とＰ領域９７の間を分離している点が第２の実施の形
態における第２分離領域２７と相違する。図示していな
いその他の部分構成については、第１の実施の形態及び
第２の実施の形態と同様とする。
【００４７】
【発明の効果】以上説明したように本発明では、電界効
果トランジスタをレベルシフト抵抗及び高耐圧ピンチ抵
抗等の高電位部から引き離して配置することとしたた
め、それらの高電位部からの影響による電界効果トラン
ジスタへの高バイアス印加を低減することが可能とな
り、レベルシフタの長期的な信頼性を向上させることが
できる。
果トランジスタをレベルシフト抵抗及び高耐圧ピンチ抵
抗等の高電位部から引き離して配置することとしたた
め、それらの高電位部からの影響による電界効果トラン
ジスタへの高バイアス印加を低減することが可能とな
り、レベルシフタの長期的な信頼性を向上させることが
できる。
【図１】第１の実施の形態におけるレベルシフタの実際
の構成を示す断面構成図である。
の構成を示す断面構成図である。
【図２】第１の実施の形態におけるレベルシフタの等価
回路図である。
回路図である。
【図３】第２の実施の形態におけるレベルシフタの等価
回路図である。
回路図である。
【図４】第２の実施の形態におけるレベルシフタの実際
の構成を示す断面構成図である。
の構成を示す断面構成図である。
【図５】第３の実施の形態における高耐圧ピンチ抵抗部
を示した断面構成図である。
を示した断面構成図である。
【図６】第４の実施の形態における高耐圧ピンチ抵抗部
を示した断面構成図である。
を示した断面構成図である。
【図７】第５の実施の形態におけるレベルシフト抵抗の
周辺構成を示す断面構造図である。
周辺構成を示す断面構造図である。
【図８】第６の実施の形態におけるＧＮＤ端子引き出し
部の周辺構成を示す断面構造図である。
部の周辺構成を示す断面構造図である。
【図９】第７の実施の形態における第２分離領域の平面
図である。
図である。
【図１０】従来のＮチャネルレベルシフタの構成例を示
す構成図である。
す構成図である。
【図１１】従来のＰチャネルレベルシフタの構成例を示
す構成図である。
す構成図である。
１ レベルシフタ ２ レベルシフト抵抗 ３ 高耐圧ピンチ抵抗 ４ 保護用ダイオード ４ａ 保護用ダイオードアノード ４ｂ 保護用ダイオードカソード ５ ＮＭＯＳＦＥＴ ５ａ ゲート ５ｂ ドレイン ５ｃ ソース ８ 第２分離領域 １３ Ｐ基板 １４ 第１分離領域 １５ チャネル １８ａ ワイヤ １８ｂ ワイヤ
Claims (13)
- 【請求項１】 半導体基板上に形成されるパワーデバイ
ス制御駆動用のレベルシフタにおいて、 中間電位回路と電気的に接続されるレベルシフト抵抗
と、 前記レベルシフト抵抗と電気的に接続される高耐圧ピン
チ抵抗領域と、 前記高耐圧ピンチ抵抗領域と電気的に接続される電界効
果トランジスタ領域とを有し、 前記電界効果トランジスタ領域は、前記レベルシフト抵
抗及び前記高耐圧ピンチ抵抗領域と非接触の位置に配置
されることを特徴とするレベルシフタ。 - 【請求項２】 前記電界効果トランジスタ領域は、前記
高耐圧ピンチ抵抗領域及び電界効果トランジスタ領域と
分離された領域内に配置されることを特徴とする請求項
１記載のレベルシフタ。 - 【請求項３】 前記電界効果トランジスタ領域は、前記
高耐圧ピンチ抵抗領域とワイヤ接続されることを特徴と
する請求項１記載のレベルシフタ。 - 【請求項４】 前記電界効果トランジスタ領域への過付
加を防止する保護手段を有することを特徴とする請求項
１記載のレベルシフタ。 - 【請求項５】 前記保護手段は、前記電界効果トランジ
スタ領域のドメイン領域とソース領域間に、前記ドメイ
ン領域及び前記ソース領域と逆並列に接続される保護用
ダイオード領域であることを特徴とする請求項４記載の
レベルシフタ。 - 【請求項６】 前期電界効果トランジスタ領域は、Ｎチ
ャネルのＭＯＳＦＥＴであることを特徴とする請求項１
記載のレベルシフタ。 - 【請求項７】 前期電界効果トランジスタ領域は、Ｐチ
ャネルのＭＯＳＦＥＴであることを特徴とする請求項１
記載のレベルシフタ。 - 【請求項８】 半導体基板領域と、前記半導体基板領域
の上面部内部に形成される第１分離領域と、前記半導体
基板領域の上面内部に形成され、前記高耐圧ピンチ抵抗
領域を有する第２分離領域と、前記第１分離領域の上面
内部に形成されるチャネル領域と、前記チャネル領域の
上面内部に形成されるソース領域と、前記チャネル領域
の上面内部に形成されるドレイン領域と、前記ソース領
域及び前記ドレイン領域間の前記チャネル領域の上面に
配置されるゲートと、前記第１分離領域の上面内部に形
成される保護用ダイオードアノード領域と、前記保護用
ダイオードアノード領域の上面内部に形成される保護用
ダイオードカソード領域と、前記第２分離領域の上面に
配置される前記レベルシフト抵抗とを有し、 前記ソース領域、前記ドレイン領域、前記保護用ダイオ
ードアノード領域、前記保護用ダイオードカソード領域
は、前記前記第２分離領域と電気的にワイヤ接続される
ことを特徴とする請求項１記載のレベルシフタ。 - 【請求項９】 前記半導体基板領域の上面内部に第３分
離領域を有し、前記レベルシフト抵抗は、その一端を前
記第２分離領域に電気的に接続し、他の一端を前記第３
分離領域に電気的に接続して配置されることを特徴とす
る請求項８記載のレベルシフタ。 - 【請求項１０】 半導体基板領域と、前記半導体基板領
域の上面部内部に形成される第１分離領域と、前記半導
体基板領域の上面内部に形成される第２分離領域と、前
記第１分離領域の上面に配置される前記レベルシフト抵
抗と、前記第２分離領域の上面内部に形成される前記高
耐圧ピンチ抵抗領域と、前記第２分離領域の上面内部に
形成される保護用ダイオードアノード領域と、前記保護
用ダイオードアノード領域の上面内部に形成される保護
用ダイオードカソード領域と、前記第２分離領域の上面
内部に形成されるドレイン領域と、前記第２分離領域の
上面内部に形成されるソース領域と、前記ソース領域及
び前記ドレイン領域間の前記第２分離領域の上面に配置
されるゲートとを有し、 前記レベルシフト抵抗は、前記高耐圧ピンチ抵抗領域と
電気的にワイヤ接続され、 前記高耐圧ピンチ抵抗領域は、前記保護用ダイオードア
ノード領域及び前記ドレイン領域と電気的にワイヤ接続
されることを特徴とする請求項１記載のレベルシフタ。 - 【請求項１１】 前記半導体基板領域の上面内部に形成
されたグランド引き出し領域と、前記第２分離領域に形
成された前記高耐圧ピンチ抵抗領域を前記ワイヤに電気
的に接続させる抵抗引き出し領域と、前記グランド引き
出し領域及び前記抵抗引き出し領域間に配置される耐圧
領域を有することを特徴とする請求項１０記載のレベル
シフタ。 - 【請求項１２】 半導体基板上に形成された１つの分離
領域を他のレベルシフタと共有して構成されることを特
徴とする請求項１記載のレベルシフタ。 - 【請求項１３】 半導体基板領域と、前記半導体基板領
域の上面内部に形成された分離領域と、前記分離領域の
上面内部に形成された第１領域、第２領域、第３領域、
第４領域、第５領域、第６領域、第７領域及び第８領域
と、第１のレベルシフト抵抗と、第２のレベルシフト抵
抗と、第１の電界効果トランジスタ領域と、第２の電界
効果トランジスタ領域とを有し、 前記第１領域及び前記第３領域は前記第１のレベルシフ
ト抵抗と電気的に接続され、前記第４領域及び前記第５
領域は前記第１の電界効果トランジスタ領域と電気的に
ワイヤ接続され、前記第１領域及び前記第６領域は前記
第２の電界効果トランジスタ領域と電気的にワイヤ接続
され、前記第８領域は前記第２のレベルシフト抵抗と電
気的にワイヤ接続されることを特徴とする請求項１２記
載のレベルシフタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11093468A JP2000286391A (ja) | 1999-03-31 | 1999-03-31 | レベルシフタ |
| DE10014455.1A DE10014455B4 (de) | 1999-03-31 | 2000-03-23 | Pegelschieber |
| US09/539,145 US6809393B1 (en) | 1999-03-31 | 2000-03-30 | Level shifter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11093468A JP2000286391A (ja) | 1999-03-31 | 1999-03-31 | レベルシフタ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006123695A Division JP4525629B2 (ja) | 2006-04-27 | 2006-04-27 | レベルシフタ |
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| Publication Number | Publication Date |
|---|---|
| JP2000286391A true JP2000286391A (ja) | 2000-10-13 |
Family
ID=14083181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11093468A Pending JP2000286391A (ja) | 1999-03-31 | 1999-03-31 | レベルシフタ |
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| Country | Link |
|---|---|
| US (1) | US6809393B1 (ja) |
| JP (1) | JP2000286391A (ja) |
| DE (1) | DE10014455B4 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002057349A (ja) * | 2000-08-10 | 2002-02-22 | Fuji Electric Co Ltd | 半導体装置 |
| US6600679B2 (en) | 2000-12-27 | 2003-07-29 | Kabushiki Kaisha Toshiba | Level shifter for converting a voltage level and a semiconductor memory device having the level shifter |
| JP2007088198A (ja) * | 2005-09-22 | 2007-04-05 | Mitsubishi Electric Corp | 半導体装置 |
| JP2010287909A (ja) * | 2003-04-11 | 2010-12-24 | Fuji Electric Systems Co Ltd | 半導体装置および降伏電圧の決定方法 |
| WO2013073539A1 (ja) * | 2011-11-14 | 2013-05-23 | 富士電機株式会社 | 高耐圧半導体装置 |
| JP2014063834A (ja) * | 2012-09-20 | 2014-04-10 | Mega Chips Corp | 過電圧保護回路 |
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|---|---|---|---|---|
| TW201306416A (zh) * | 2011-07-28 | 2013-02-01 | Raydium Semiconductor Corp | 具有靜電放電保護效應的電子裝置 |
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|---|---|---|---|---|
| US3885998A (en) * | 1969-12-05 | 1975-05-27 | Siemens Ag | Method for the simultaneous formation of semiconductor components with individually tailored isolation regions |
| JPH0693485B2 (ja) * | 1985-11-29 | 1994-11-16 | 日本電装株式会社 | 半導体装置 |
| JPH04208517A (ja) * | 1990-11-30 | 1992-07-30 | Nec Corp | 半導体装置 |
| JP3808116B2 (ja) | 1995-04-12 | 2006-08-09 | 富士電機デバイステクノロジー株式会社 | 高耐圧ｉｃ |
| US5917341A (en) * | 1996-01-17 | 1999-06-29 | Texas Instruments Incorporated | Low-side physical interface driver circuit for microcomputer date transmission applications |
| US5801418A (en) * | 1996-02-12 | 1998-09-01 | International Rectifier Corporation | High voltage power integrated circuit with level shift operation and without metal crossover |
| JP3347615B2 (ja) * | 1996-11-28 | 2002-11-20 | 富士通株式会社 | 半導体集積回路および光送信モジュール |
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-
1999
- 1999-03-31 JP JP11093468A patent/JP2000286391A/ja active Pending
-
2000
- 2000-03-23 DE DE10014455.1A patent/DE10014455B4/de not_active Expired - Fee Related
- 2000-03-30 US US09/539,145 patent/US6809393B1/en not_active Expired - Lifetime
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| JPWO2013073539A1 (ja) * | 2011-11-14 | 2015-04-02 | 富士電機株式会社 | 高耐圧半導体装置 |
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| JP2014063834A (ja) * | 2012-09-20 | 2014-04-10 | Mega Chips Corp | 過電圧保護回路 |
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|---|---|
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| DE10014455B4 (de) | 2014-08-07 |
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