JPH04208517A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04208517A JPH04208517A JP34092290A JP34092290A JPH04208517A JP H04208517 A JPH04208517 A JP H04208517A JP 34092290 A JP34092290 A JP 34092290A JP 34092290 A JP34092290 A JP 34092290A JP H04208517 A JPH04208517 A JP H04208517A
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- JP
- Japan
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- semiconductor
- type
- film
- polycrystalline silicon
- junction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000002184 metal Substances 0.000 abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 12
- 230000004888 barrier function Effects 0.000 abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特にピンチ抵抗に関する
。
。
Ｃ従来の技術〕
従来の半導体装置のピンチ抵抗を図面を用いて説明する
。
。
第５図は従来の半導体装置のピンチ抵抗の平面図、第６
図はＡ−Ａ′の縦断面図である。ここでは、Ｎ型拡散ピ
ンチ抵抗の例について述べる。
図はＡ−Ａ′の縦断面図である。ここでは、Ｎ型拡散ピ
ンチ抵抗の例について述べる。
従来の半導体装置のピンチ抵抗は、第５，６図のように
Ｐ型半導体基板９内にＮ型拡散抵抗層１１を有し、その
Ｎ型拡散抵抗層１１の中央部付近にＰ型頭域１２を選択
的に形成し、Ｐ型半導体基板９上とＮ型拡散抵抗層１１
上は開孔部を設けたシリコン酸化膜２で覆われ、Ｎ型拡
散抵抗層上の開孔部は金属−半導体接合をオーミック接
合にするためのＮ＋領域１３と、バリアメタル７（Ｐｔ
・Ｓｉ、Ｔｉ −８ｉ、 ・Ｗ−８ｉ等）と、配線金
属４ （信号用）を有し、Ｐ型半導体基板９上の開孔部
はＰ″型領領域１０、バリアメタル７（Ｐｔ・Ｓｉ、Ｔ
ｉ・Ｓｉ、 ・Ｗ・Ｓｉ等）と、配線金属８（制御用
）を有している。たたしバリアメタルは無くてもよい。
Ｐ型半導体基板９内にＮ型拡散抵抗層１１を有し、その
Ｎ型拡散抵抗層１１の中央部付近にＰ型頭域１２を選択
的に形成し、Ｐ型半導体基板９上とＮ型拡散抵抗層１１
上は開孔部を設けたシリコン酸化膜２で覆われ、Ｎ型拡
散抵抗層上の開孔部は金属−半導体接合をオーミック接
合にするためのＮ＋領域１３と、バリアメタル７（Ｐｔ
・Ｓｉ、Ｔｉ −８ｉ、 ・Ｗ−８ｉ等）と、配線金
属４ （信号用）を有し、Ｐ型半導体基板９上の開孔部
はＰ″型領領域１０、バリアメタル７（Ｐｔ・Ｓｉ、Ｔ
ｉ・Ｓｉ、 ・Ｗ・Ｓｉ等）と、配線金属８（制御用
）を有している。たたしバリアメタルは無くてもよい。
この制御用配線金属８に電圧を加え、その電圧を調節す
る二とにより、Ｐ型半導体基板９とＮ型拡散抵抗層１１
の接合部に発生する空乏層を制御してピンチ抵抗を形成
する。
る二とにより、Ｐ型半導体基板９とＮ型拡散抵抗層１１
の接合部に発生する空乏層を制御してピンチ抵抗を形成
する。
従来この種の半導体装置は、抵抗体として拡散抵抗を用
い、基板と拡散抵抗とのＰＮ接合部に逆バイアスを加え
た時に発生する空乏層を利用してピンチ抵抗を形成して
いたので、拡散抵抗の底部全面及び側面に基板との容量
かつくため、容量が大きくなり動作も低速であり、また
、抵抗体のまわりに素子分離領域が必要となるため微細
化しにくいという問題点があった。
い、基板と拡散抵抗とのＰＮ接合部に逆バイアスを加え
た時に発生する空乏層を利用してピンチ抵抗を形成して
いたので、拡散抵抗の底部全面及び側面に基板との容量
かつくため、容量が大きくなり動作も低速であり、また
、抵抗体のまわりに素子分離領域が必要となるため微細
化しにくいという問題点があった。
本発明の半導体装置は、抵抗体として半導体基板上の第
１の絶縁膜上に形成された一導電型半導体被膜を用い、
前記半導体基板を覆う第２の絶縁膜と、前記半導体被膜
上の前記第２の絶縁膜に少なくとも２ケ所設けられた第
１の開孔と、前記第１の開孔に狭まれた位置にあって前
記半導体被膜を実質的に横切る少なくとも１つの第２の
開孔と、前記第１の開孔を介し前記半導体被膜に接続す
る第１の電極と、前記第２の開孔を介し前記半導体被膜
に接続する第２の電極とを有し、前記第２の電極と、前
記半導体被膜との間に形成したショットキー接合、ある
いは第２の開孔において前記半導体被膜に形成されたＰ
°接合、に逆バイアスを加えた時に発生する空乏層を利
用してピンチ抵抗を形成している。
１の絶縁膜上に形成された一導電型半導体被膜を用い、
前記半導体基板を覆う第２の絶縁膜と、前記半導体被膜
上の前記第２の絶縁膜に少なくとも２ケ所設けられた第
１の開孔と、前記第１の開孔に狭まれた位置にあって前
記半導体被膜を実質的に横切る少なくとも１つの第２の
開孔と、前記第１の開孔を介し前記半導体被膜に接続す
る第１の電極と、前記第２の開孔を介し前記半導体被膜
に接続する第２の電極とを有し、前記第２の電極と、前
記半導体被膜との間に形成したショットキー接合、ある
いは第２の開孔において前記半導体被膜に形成されたＰ
°接合、に逆バイアスを加えた時に発生する空乏層を利
用してピンチ抵抗を形成している。
〔実施例１〕
次に本発明について図面を参照して説明する。
第１図、第２図はそれぞれ本発明の一実施例の半導体装
置の平面図、Ａ−Ａ′の縦断面図である。
置の平面図、Ａ−Ａ′の縦断面図である。
Ｐ型あるいはＮ型半導体基板１上に絶縁膜としてのシリ
コン酸化膜２（シリコン窒化膜でも可能）を形成し、そ
のシリコン酸化膜２上に多結晶シリコンを成長させパタ
ーンニングを行い多結晶シリコン体を形成する。
コン酸化膜２（シリコン窒化膜でも可能）を形成し、そ
のシリコン酸化膜２上に多結晶シリコンを成長させパタ
ーンニングを行い多結晶シリコン体を形成する。
次にこの多結晶シリコン体にイオン注入（工／工あるい
は拡散によりＮ型不純物をドープし不純物濃度が１０
”〜ｌ Ｏ”ａｔｏｍ／′ｃｎ！となるＮ型多結８７９
７７体５を形成する。そして、その上に７・υコン窒化
膜３（ノリコン酸化膜でも可能）を形成しＮ型多結８７
９７７体５に達する開孔部を３箇所設ける。ここでＮ型
多結晶シリコ７体５の両端に設けた開孔部に選択的にＮ
型不純物をＩ／Ｉあるいは拡散によりトープし不純物濃
度が１ｏｌａａｔｏｍ、／ｃｆｆ１以上のＮ°領域６を
形成する。
は拡散によりＮ型不純物をドープし不純物濃度が１０
”〜ｌ Ｏ”ａｔｏｍ／′ｃｎ！となるＮ型多結８７９
７７体５を形成する。そして、その上に７・υコン窒化
膜３（ノリコン酸化膜でも可能）を形成しＮ型多結８７
９７７体５に達する開孔部を３箇所設ける。ここでＮ型
多結晶シリコ７体５の両端に設けた開孔部に選択的にＮ
型不純物をＩ／Ｉあるいは拡散によりトープし不純物濃
度が１ｏｌａａｔｏｍ、／ｃｆｆ１以上のＮ°領域６を
形成する。
そしてＮ型多結晶７９７７体５の両端の開孔部にはさま
れた開孔部には配線金属８（制御用）両端の開孔部には
配線金属４ （信号用）を形成する。
れた開孔部には配線金属８（制御用）両端の開孔部には
配線金属４ （信号用）を形成する。
また凹孔部全てにバリアメタル７（Ｐｔ−８ｉ。
Ｔｉ−８ｉ、Ｗ−３ｉ等）を形成した方が好ましい。こ
れによりＮ型多結晶シリコ７体５の両端の開孔部にはさ
まれた開孔部における配線金属（制御用）８あるいはバ
リアメタル７と、Ｎ型多結晶シリコ７体５の接合はショ
ットキー接合になり、Ｎ型多結８７９７７体５の両端の
開孔部における配線金属（信号用）４あるし・はバリア
メタル７と、Ｎ型多結８７９７７体５のＮ”領域６との
接合はオーミ、り接合になる。
れによりＮ型多結晶シリコ７体５の両端の開孔部にはさ
まれた開孔部における配線金属（制御用）８あるいはバ
リアメタル７と、Ｎ型多結晶シリコ７体５の接合はショ
ットキー接合になり、Ｎ型多結８７９７７体５の両端の
開孔部における配線金属（信号用）４あるし・はバリア
メタル７と、Ｎ型多結８７９７７体５のＮ”領域６との
接合はオーミ、り接合になる。
この配線金属８（制御用）に電圧を加えその電圧を調節
することにより前記ショットキー接合部の空乏層を制御
してピンチ抵抗を形成する。
することにより前記ショットキー接合部の空乏層を制御
してピンチ抵抗を形成する。
また本発明のピンチ抵抗は素子分離領域が必要ないため
微細化しやすく、半導体基板１とはシリコン酸化膜２に
よって分離されてし・るので半導体基板１との容量も小
さい。
微細化しやすく、半導体基板１とはシリコン酸化膜２に
よって分離されてし・るので半導体基板１との容量も小
さい。
また、前記ショットキー接合部のＮ型多結晶７９７７体
５にショットキー接合を形成する代わりにＰ°接合を形
成しても同じ効果が得られる。またＰ°接合を形成する
場合、前記Ｎ型多結晶シリコン体５はＰ型多結晶シリコ
ン体でもかまわない。
５にショットキー接合を形成する代わりにＰ°接合を形
成しても同じ効果が得られる。またＰ°接合を形成する
場合、前記Ｎ型多結晶シリコン体５はＰ型多結晶シリコ
ン体でもかまわない。
〔実施例２〕
次に本発明の第２の実施例について図面を参照して説明
する。
する。
第３図、第４図はそれぞれ本発明の第２の実施例の半導
体装置の平面図、Ａ−Ａ’の縦断面図である。
体装置の平面図、Ａ−Ａ’の縦断面図である。
この第２の実施例は、Ｎ型多結晶７９７７体５の配線金
属（制御用）８あるいはバリアメタル７が７ヨツトキ一
接合を形成するための開孔部を複数箇所設けることによ
りとれか一つ配線金属（制御用）８に最低電位を加える
とオフとなる論理回路を形成するものである。この論理
回路の入力数は前述したショットキー接合を形成するた
めの開孔部数と等しい。
属（制御用）８あるいはバリアメタル７が７ヨツトキ一
接合を形成するための開孔部を複数箇所設けることによ
りとれか一つ配線金属（制御用）８に最低電位を加える
とオフとなる論理回路を形成するものである。この論理
回路の入力数は前述したショットキー接合を形成するた
めの開孔部数と等しい。
また第１の実施例と同様にショットキー接合を形成する
代わりにＰ°接合を形成しても同じ効果か得られる。
代わりにＰ°接合を形成しても同じ効果か得られる。
Ｊ発明の効果〕
以上説明したように本発明は抵抗体として、半導体基板
上の第１の絶縁膜上に形成された一導電型半導体被膜を
用い、電極と前記半導体被膜とのショットキー接合部、
あるいはＰ″接合部に逆バイアスを加えた時に発生する
空乏層を利用してピンチ抵抗を形成しているので従来の
拡散抵抗を用いたものに比較して、 ■ 半導体基板との容量が小さく、局所的に、つまりシ
ョットキー接合部、あるいはＰ″接合部に容量がつくた
けなので、動作が高速である。
上の第１の絶縁膜上に形成された一導電型半導体被膜を
用い、電極と前記半導体被膜とのショットキー接合部、
あるいはＰ″接合部に逆バイアスを加えた時に発生する
空乏層を利用してピンチ抵抗を形成しているので従来の
拡散抵抗を用いたものに比較して、 ■ 半導体基板との容量が小さく、局所的に、つまりシ
ョットキー接合部、あるいはＰ″接合部に容量がつくた
けなので、動作が高速である。
■ 同一半導体被膜に複数のショットキー接合、あるい
はＰ’接合を形成することにより、論理回路が構成でき
る。
はＰ’接合を形成することにより、論理回路が構成でき
る。
■ 微細化し易い。
のような長所を有する。
第１図は本発明の一実施例の平面図、第２図は第１図Ａ
−Ａ′の縦断面図、第３図は本発明の第２の実施例の平
面図、第４図は、第３図Ａ−Ａ′の縦断面図、第５図は
従来技術の例の平面図、第６図は第５図Ａ−Ａ’ と縦
断面図である。 １ 半導体基板、２・・・・・ンリコン酸化膜、３・
・シリコン窒化膜、４・・・信号用配線金属、５ ・
Ｎ型多結晶シリコン体、６・・・Ｎ＋領領域ＣＮ型多結
晶９コ７７ ル、８・・・制御用配線金属、９・−・・Ｐ型半導体基
板、１０・・・・・・Ｐ゛領域１１・・・・Ｎ型拡散抵
抗層、１２ ・Ｐ領域、１３・・・Ｎ゛領域Ｎ型拡散抵
抗層内） 代理人 弁理士 内 原 晋 第２図 グ ヂ〜疼フィーＬ４ネ反− ２ シリコノＩ＆化」ｔ ３ シＩノフン賃λζ１ＩＬ ４、 ＜Ｒ＋ｆｆ４＋己ａｆＡ Ｓ． Ｎ繁〜句晶啓シソコン佛 Ｏ Ｎ６豊フ截ど〜ｇ％鰺晶シｑクン４−７ バッフメ
タ幕し ８、 ？Ｉ牟１起綽を為 １ｂ伝 １４回 ７５圀 ２６凹
−Ａ′の縦断面図、第３図は本発明の第２の実施例の平
面図、第４図は、第３図Ａ−Ａ′の縦断面図、第５図は
従来技術の例の平面図、第６図は第５図Ａ−Ａ’ と縦
断面図である。 １ 半導体基板、２・・・・・ンリコン酸化膜、３・
・シリコン窒化膜、４・・・信号用配線金属、５ ・
Ｎ型多結晶シリコン体、６・・・Ｎ＋領領域ＣＮ型多結
晶９コ７７ ル、８・・・制御用配線金属、９・−・・Ｐ型半導体基
板、１０・・・・・・Ｐ゛領域１１・・・・Ｎ型拡散抵
抗層、１２ ・Ｐ領域、１３・・・Ｎ゛領域Ｎ型拡散抵
抗層内） 代理人 弁理士 内 原 晋 第２図 グ ヂ〜疼フィーＬ４ネ反− ２ シリコノＩ＆化」ｔ ３ シＩノフン賃λζ１ＩＬ ４、 ＜Ｒ＋ｆｆ４＋己ａｆＡ Ｓ． Ｎ繁〜句晶啓シソコン佛 Ｏ Ｎ６豊フ截ど〜ｇ％鰺晶シｑクン４−７ バッフメ
タ幕し ８、 ？Ｉ牟１起綽を為 １ｂ伝 １４回 ７５圀 ２６凹
Claims (4)
- （１）表面に第１の絶縁膜を有する半導体基板上にパタ
ーンニング形成された一導電型半導体被膜と、前記半導
体基板を覆う第２の絶縁膜と、前記半導体被膜上の前記
第２の絶縁膜に少くとも２ケ所設けられた第１の開孔と
、前記第１の開孔に狭まれた位置にあって前記半導体被
膜を実質的に横切る少なくとも１つの第２の開孔と、前
記第１の開孔を介し前記半導体被膜に接続する第１の電
極と、前記第２の開孔を介し前記半導体被膜に接続する
第２の電極とを有し、前記第２の電極に印加された電圧
により前記第１の電極間を流れる電流を制御することを
特徴とする半導体装置。 - （２）前記第２の電極は前記第２の開孔において前記半
導体被膜とショットキー接合を形成する特許請求の範囲
（１）記載の半導体装置。 - （３）前記第２の開孔において前記半導体被膜にＰＮ接
合を形成する特許請求の範囲第（１）記載の半導体装置
。 - （４）前記半導体被膜は多結晶半導体被膜である特許請
求の範囲第（１）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34092290A JPH04208517A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34092290A JPH04208517A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04208517A true JPH04208517A (ja) | 1992-07-30 |
Family
ID=18341537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34092290A Pending JPH04208517A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04208517A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5675269A (en) * | 1994-10-26 | 1997-10-07 | Nec Corporation | Semiconductor device including resistor having precise resistance value |
| US6809393B1 (en) * | 1999-03-31 | 2004-10-26 | Fuji Electric Co., Ltd. | Level shifter |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5131178A (ja) * | 1974-09-11 | 1976-03-17 | Fujitsu Ltd | Denkaikokagatahandotaisochi |
| JPS52122484A (en) * | 1976-04-07 | 1977-10-14 | Hitachi Ltd | Field effect type polisilicon resistance element |
| JPS62281371A (ja) * | 1986-05-29 | 1987-12-07 | Seiko Instr & Electronics Ltd | 薄膜トランジスタとその製造方法 |
-
1990
- 1990-11-30 JP JP34092290A patent/JPH04208517A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5131178A (ja) * | 1974-09-11 | 1976-03-17 | Fujitsu Ltd | Denkaikokagatahandotaisochi |
| JPS52122484A (en) * | 1976-04-07 | 1977-10-14 | Hitachi Ltd | Field effect type polisilicon resistance element |
| JPS62281371A (ja) * | 1986-05-29 | 1987-12-07 | Seiko Instr & Electronics Ltd | 薄膜トランジスタとその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5675269A (en) * | 1994-10-26 | 1997-10-07 | Nec Corporation | Semiconductor device including resistor having precise resistance value |
| US6809393B1 (en) * | 1999-03-31 | 2004-10-26 | Fuji Electric Co., Ltd. | Level shifter |
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