JPH0936352A - 半導体装置 - Google Patents
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- JPH0936352A JPH0936352A JP7185807A JP18580795A JPH0936352A JP H0936352 A JPH0936352 A JP H0936352A JP 7185807 A JP7185807 A JP 7185807A JP 18580795 A JP18580795 A JP 18580795A JP H0936352 A JPH0936352 A JP H0936352A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 チャネル領域とソース領域とがともにソース
電極に接続され、オフ状態でチャネル領域とドレイン領
域とのあいだに逆バイアスの電圧が印加されるとともに
ゲート電極によりオンオフが制御されるＭＯＳＦＥＴを
有する半導体装置であっても、ソース・ドレイン間の印
加電圧の大小に拘らず、安定したしきい値電圧がえられ
る半導体装置を提供する。 【解決手段】 ドレイン領域１と、ソース領域３と、該
ドレイン領域およびソース領域に挟まれたチャネル領域
２と、該チャネル領域上に絶縁膜を介して設けられたゲ
ート電極５と、前記ソース領域およびチャネル領域の両
域に接続して設けられたソース電極８と、前記ドレイン
領域に接続して設けられたドレイン電極９とからなるＭ
ＯＳＦＥＴを有し、前記チャネル領域上の絶縁膜４ａ、
４ｂが前記ドレイン領域側で薄く、前記ソース領域側で
厚く形成されている。
電極に接続され、オフ状態でチャネル領域とドレイン領
域とのあいだに逆バイアスの電圧が印加されるとともに
ゲート電極によりオンオフが制御されるＭＯＳＦＥＴを
有する半導体装置であっても、ソース・ドレイン間の印
加電圧の大小に拘らず、安定したしきい値電圧がえられ
る半導体装置を提供する。 【解決手段】 ドレイン領域１と、ソース領域３と、該
ドレイン領域およびソース領域に挟まれたチャネル領域
２と、該チャネル領域上に絶縁膜を介して設けられたゲ
ート電極５と、前記ソース領域およびチャネル領域の両
域に接続して設けられたソース電極８と、前記ドレイン
領域に接続して設けられたドレイン電極９とからなるＭ
ＯＳＦＥＴを有し、前記チャネル領域上の絶縁膜４ａ、
４ｂが前記ドレイン領域側で薄く、前記ソース領域側で
厚く形成されている。
Description
【０００１】
【発明の属する技術分野】本発明はパワーＭＯＳＦＥＴ
などのソース領域とチャネル領域とが同じ電極に接続さ
れ、ドレイン領域とのあいだに逆バイアスの電圧が印加
され、ゲート電極によりオンオフされるＭＯＳＦＥＴを
有する半導体装置に関する。さらに詳しくは、ソース領
域とドレイン領域とのあいだに印加される電圧に拘ら
ず、一定のしきい値電圧でオンオフさせることができる
ＭＯＳＦＥＴを有する半導体装置に関する。
などのソース領域とチャネル領域とが同じ電極に接続さ
れ、ドレイン領域とのあいだに逆バイアスの電圧が印加
され、ゲート電極によりオンオフされるＭＯＳＦＥＴを
有する半導体装置に関する。さらに詳しくは、ソース領
域とドレイン領域とのあいだに印加される電圧に拘ら
ず、一定のしきい値電圧でオンオフさせることができる
ＭＯＳＦＥＴを有する半導体装置に関する。
【０００２】
【従来の技術】たとえばパワーＭＯＳＦＥＴは図２〜３
にその概略平面説明図および部分断面説明図が示される
ように、半導体基板１の表面にソース領域３とチャネル
領域２からなるＦＥＴセル１０が複数個マトリクス状に
形成され、その各ＦＥＴセル１０のソース電極８および
ゲート電極５はそれぞれ連結されて電極端子とするため
のソース電極パッド８ａおよびゲート電極パッド７が各
チップごとに形成される。なお、７ａはゲート電極パッ
ド７と連続してチップ外周に設けられたアルミニウム配
線で、ゲート電極パッド７から遠いところでもポリシリ
コンからなるゲート電極５の累積抵抗を減少させるもの
で、２１、２２はそれぞれゲート電極パッド７およびソ
ース電極パッド８ａ部にボンディングされるワイヤであ
る。また、ドレイン電極９は半導体基板１の裏面に設け
られ、表面から裏面に向かって電流が流れる、いわゆる
縦型ＭＯＳＦＥＴで、各セルの電流の合計がドレイン電
流としてえられる。
にその概略平面説明図および部分断面説明図が示される
ように、半導体基板１の表面にソース領域３とチャネル
領域２からなるＦＥＴセル１０が複数個マトリクス状に
形成され、その各ＦＥＴセル１０のソース電極８および
ゲート電極５はそれぞれ連結されて電極端子とするため
のソース電極パッド８ａおよびゲート電極パッド７が各
チップごとに形成される。なお、７ａはゲート電極パッ
ド７と連続してチップ外周に設けられたアルミニウム配
線で、ゲート電極パッド７から遠いところでもポリシリ
コンからなるゲート電極５の累積抵抗を減少させるもの
で、２１、２２はそれぞれゲート電極パッド７およびソ
ース電極パッド８ａ部にボンディングされるワイヤであ
る。また、ドレイン電極９は半導体基板１の裏面に設け
られ、表面から裏面に向かって電流が流れる、いわゆる
縦型ＭＯＳＦＥＴで、各セルの電流の合計がドレイン電
流としてえられる。
【０００３】図３はＦＥＴセル１０の一部の断面説明図
で、半導体基板１は、たとえばｎ+型のサブ基板１ａ上
にエピタキシャル成長されたｎ-型のエピ層１ｂとから
なっており、各ＦＥＴセル１０のチャネルを形成するた
めのｐ型領域２ａが形成され、ｐ型領域２ａ内にｎ+型
のソース領域３が形成され、ソース領域３とドレイン領
域１とで挟まれたチャネル領域２がｐ型領域２ａの端部
に形成されている。各チャネル領域２上にはゲート絶縁
膜４が設けられ、その上にポリシリコンなどからなるゲ
ート電極５が設けられている。各ＦＥＴセル１０のソー
ス領域３およびｐ型領域２ａと接続されるように、か
つ、各ＦＥＴセル１０のソース領域３を連結するよう
に、また前記ゲート電極５と電気的に絶縁するための層
間絶縁膜６を介してソース電極８が設けられ、半導体基
板の裏面にドレイン電極９が設けられている。ソース電
極８がソース領域３と接続されるだけでなく、ソース領
域３を囲みチャネル領域２を形成するｐ型領域２ａとも
接続されているのは、この１つのＦＥＴセル１０が小さ
い面積でソース領域３のみに接続することが困難なこ
と、およびバイポーラの寄生トランジスタが形成される
のを防止するためである。
で、半導体基板１は、たとえばｎ+型のサブ基板１ａ上
にエピタキシャル成長されたｎ-型のエピ層１ｂとから
なっており、各ＦＥＴセル１０のチャネルを形成するた
めのｐ型領域２ａが形成され、ｐ型領域２ａ内にｎ+型
のソース領域３が形成され、ソース領域３とドレイン領
域１とで挟まれたチャネル領域２がｐ型領域２ａの端部
に形成されている。各チャネル領域２上にはゲート絶縁
膜４が設けられ、その上にポリシリコンなどからなるゲ
ート電極５が設けられている。各ＦＥＴセル１０のソー
ス領域３およびｐ型領域２ａと接続されるように、か
つ、各ＦＥＴセル１０のソース領域３を連結するよう
に、また前記ゲート電極５と電気的に絶縁するための層
間絶縁膜６を介してソース電極８が設けられ、半導体基
板の裏面にドレイン電極９が設けられている。ソース電
極８がソース領域３と接続されるだけでなく、ソース領
域３を囲みチャネル領域２を形成するｐ型領域２ａとも
接続されているのは、この１つのＦＥＴセル１０が小さ
い面積でソース領域３のみに接続することが困難なこ
と、およびバイポーラの寄生トランジスタが形成される
のを防止するためである。
【０００４】この構造のＭＯＳＦＥＴで、たとえばソー
ス電極８側を負に、ドレイン電極９に正の電圧を印加
し、ゲート電極５に印加される電圧に応じてチャネル領
域２が導通になったり非導通になることによりオンオフ
され、オン時に流れる電子はすべて半導体基板の裏面の
ドレイン電極９に集中し、縦型の高電流のＭＯＳＦＥＴ
となる。
ス電極８側を負に、ドレイン電極９に正の電圧を印加
し、ゲート電極５に印加される電圧に応じてチャネル領
域２が導通になったり非導通になることによりオンオフ
され、オン時に流れる電子はすべて半導体基板の裏面の
ドレイン電極９に集中し、縦型の高電流のＭＯＳＦＥＴ
となる。
【０００５】
【発明が解決しようとする課題】前述のパワーＭＯＳＦ
ＥＴのように、ＭＯＳＦＥＴのソース領域とチャネル領
域とが同電位に接続されてソース電極とされ、ドレイン
領域とのあいだに逆バイアスとなる電圧が印加される
と、ゲート電圧がしきい値より小さい電圧のときはチャ
ネル領域とドレイン領域とのあいだのｐｎ接合に空乏層
が形成され、チャネル領域内に空乏層が広がり、しきい
値電圧をゲート電極に印加してもオンしにくくなる。し
かも空乏層の広がりはソース電極とドレイン電極とのあ
いだに印加される電圧が大きくなる程広くなる。そのた
め、ドレイン・ソース間に印加される電圧によってしき
い値電圧が変ることになり、ユーザの使用条件によって
特性が安定しないという問題がある。
ＥＴのように、ＭＯＳＦＥＴのソース領域とチャネル領
域とが同電位に接続されてソース電極とされ、ドレイン
領域とのあいだに逆バイアスとなる電圧が印加される
と、ゲート電圧がしきい値より小さい電圧のときはチャ
ネル領域とドレイン領域とのあいだのｐｎ接合に空乏層
が形成され、チャネル領域内に空乏層が広がり、しきい
値電圧をゲート電極に印加してもオンしにくくなる。し
かも空乏層の広がりはソース電極とドレイン電極とのあ
いだに印加される電圧が大きくなる程広くなる。そのた
め、ドレイン・ソース間に印加される電圧によってしき
い値電圧が変ることになり、ユーザの使用条件によって
特性が安定しないという問題がある。
【０００６】本発明はこのような問題を解決し、チャネ
ル領域とソース領域とがともにソース電極に接続され、
オフ状態でチャネル領域とドレイン領域とのあいだに逆
バイアスの電圧が印加されるとともにゲート電極により
オンオフが制御されるＭＯＳＦＥＴを有する半導体装置
であっても、ソース・ドレイン間の印加電圧の大小に拘
らず、安定したしきい値電圧がえられる半導体装置を提
供することを目的とする。
ル領域とソース領域とがともにソース電極に接続され、
オフ状態でチャネル領域とドレイン領域とのあいだに逆
バイアスの電圧が印加されるとともにゲート電極により
オンオフが制御されるＭＯＳＦＥＴを有する半導体装置
であっても、ソース・ドレイン間の印加電圧の大小に拘
らず、安定したしきい値電圧がえられる半導体装置を提
供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
ドレイン領域と、ソース領域と、該ドレイン領域および
ソース領域に挟まれたチャネル領域と、該チャネル領域
上に絶縁膜を介して設けられたゲート電極と、前記ソー
ス領域およびチャネル領域の両域に接続して設けられた
ソース電極と、前記ドレイン領域に接続して設けられた
ドレイン電極とからなるＭＯＳＦＥＴを有する半導体装
置であって、前記チャネル領域上の絶縁膜が前記ドレイ
ン領域側で薄く、前記ソース領域側で厚く形成されてい
る。
ドレイン領域と、ソース領域と、該ドレイン領域および
ソース領域に挟まれたチャネル領域と、該チャネル領域
上に絶縁膜を介して設けられたゲート電極と、前記ソー
ス領域およびチャネル領域の両域に接続して設けられた
ソース電極と、前記ドレイン領域に接続して設けられた
ドレイン電極とからなるＭＯＳＦＥＴを有する半導体装
置であって、前記チャネル領域上の絶縁膜が前記ドレイ
ン領域側で薄く、前記ソース領域側で厚く形成されてい
る。
【０００８】その結果、空乏層の広がる部分はゲート絶
縁膜が薄く形成されており、ゲート絶縁膜の薄い部分は
しきい値電圧より低い電圧でチャネル領域がオンにな
り、ゲート絶縁膜の厚い方でしきい値電圧が制御され
る。すなわち、空乏層の広がる部分はしきい値電圧より
低い状態でオンになるため、空乏層の広がりの程度に拘
らず常に一定状態となり、ゲート絶縁膜の厚い側でしき
い値電圧により正確にオンオフが制御される。
縁膜が薄く形成されており、ゲート絶縁膜の薄い部分は
しきい値電圧より低い電圧でチャネル領域がオンにな
り、ゲート絶縁膜の厚い方でしきい値電圧が制御され
る。すなわち、空乏層の広がる部分はしきい値電圧より
低い状態でオンになるため、空乏層の広がりの程度に拘
らず常に一定状態となり、ゲート絶縁膜の厚い側でしき
い値電圧により正確にオンオフが制御される。
【０００９】前記絶縁膜の厚さをドレイン領域側とソー
ス領域側とで変える簡単な手段としては、段差を形成す
ることにより簡単にえられる。ゲート絶縁膜の薄い側の
長さは使用時にドレイン・ソース間に印加される電圧の
一番高い電圧で形成される空乏層の幅以上に形成される
ことが好ましい。またゲート絶縁膜の厚い側の長さは短
チャネル効果が生じないで、しきい値電圧によりオンオ
フを制御できる長さに設定される。
ス領域側とで変える簡単な手段としては、段差を形成す
ることにより簡単にえられる。ゲート絶縁膜の薄い側の
長さは使用時にドレイン・ソース間に印加される電圧の
一番高い電圧で形成される空乏層の幅以上に形成される
ことが好ましい。またゲート絶縁膜の厚い側の長さは短
チャネル効果が生じないで、しきい値電圧によりオンオ
フを制御できる長さに設定される。
【００１０】前記チャネル領域上の絶縁膜が前記ドレイ
ン領域上に延びて形成され、該ドレイン領域上の絶縁膜
が前記チャネル領域上の絶縁膜の前記ソース領域側の厚
さより厚く形成されていることが、ゲート電極とドレイ
ン領域との耐圧を高くすることができて好ましい。
ン領域上に延びて形成され、該ドレイン領域上の絶縁膜
が前記チャネル領域上の絶縁膜の前記ソース領域側の厚
さより厚く形成されていることが、ゲート電極とドレイ
ン領域との耐圧を高くすることができて好ましい。
【００１１】
【発明の実施の形態】つぎに、本発明の半導体装置につ
いて図面を参照しながら説明する。
いて図面を参照しながら説明する。
【００１２】図１は本発明の半導体装置の実施形態を説
明するための図で、図３に示される構造の１つのセルの
チャネル領域部に相当する部分の拡大断面説明図であ
る。
明するための図で、図３に示される構造の１つのセルの
チャネル領域部に相当する部分の拡大断面説明図であ
る。
【００１３】図１において、図２〜３に示される部分と
同じ部分には同じ符号を付して、その説明を省略する
が、本発明ではゲート絶縁膜がチャネル領域２上のソー
ス領域３側で厚いゲート絶縁膜４ａおよびドレイン領域
１側の薄いゲート絶縁膜４ｂからなっていることに特徴
がある。図１に示される実施例ではドレイン領域１上に
延びる絶縁膜４ｃがソース領域３側の厚い絶縁膜４ａよ
りさらに厚く形成されている。
同じ部分には同じ符号を付して、その説明を省略する
が、本発明ではゲート絶縁膜がチャネル領域２上のソー
ス領域３側で厚いゲート絶縁膜４ａおよびドレイン領域
１側の薄いゲート絶縁膜４ｂからなっていることに特徴
がある。図１に示される実施例ではドレイン領域１上に
延びる絶縁膜４ｃがソース領域３側の厚い絶縁膜４ａよ
りさらに厚く形成されている。
【００１４】本発明の半導体装置のＭＯＳＦＥＴのチャ
ネル領域２の長さＬのうち、ソース領域３側の長さＬ1
上の厚いゲート絶縁膜４ａは設計値によるゲート電極５
に印加されるしきい値電圧によりオンオフを制御するこ
とができる厚さｔ1およびチャネル長さＬ1を有するよう
に形成されている。チャネル領域２上のゲート絶縁膜の
うち、ドレイン領域１側の長さＬ2上の薄いゲート絶縁
膜４ｂは前述のゲート電極５に印加されるしきい値電圧
より低い電圧でオンになるように形成されている。あま
り薄くし過ぎると、ゲート電極５とチャネル領域２との
あいだで絶縁破壊が生じ、ＭＯＳＦＥＴとして機能しな
くなるため、薄いゲート絶縁膜４ｂは、ゲート電極５と
ソース電極８とのあいだに印加される電圧に対して充分
耐圧を維持できるとともに、本来のしきい値電圧より低
い電圧でオンになるように薄く形成されている。また、
薄いゲート絶縁膜４ｂの部分のチャネル領域２上の長さ
Ｌ2はチャネル領域２とドレイン領域１とのあいだのｐ
ｎ接合１１に形成される空乏層（図示せず）のチャネル
領域２側に延びる幅程度の長さになるように形成され
る。
ネル領域２の長さＬのうち、ソース領域３側の長さＬ1
上の厚いゲート絶縁膜４ａは設計値によるゲート電極５
に印加されるしきい値電圧によりオンオフを制御するこ
とができる厚さｔ1およびチャネル長さＬ1を有するよう
に形成されている。チャネル領域２上のゲート絶縁膜の
うち、ドレイン領域１側の長さＬ2上の薄いゲート絶縁
膜４ｂは前述のゲート電極５に印加されるしきい値電圧
より低い電圧でオンになるように形成されている。あま
り薄くし過ぎると、ゲート電極５とチャネル領域２との
あいだで絶縁破壊が生じ、ＭＯＳＦＥＴとして機能しな
くなるため、薄いゲート絶縁膜４ｂは、ゲート電極５と
ソース電極８とのあいだに印加される電圧に対して充分
耐圧を維持できるとともに、本来のしきい値電圧より低
い電圧でオンになるように薄く形成されている。また、
薄いゲート絶縁膜４ｂの部分のチャネル領域２上の長さ
Ｌ2はチャネル領域２とドレイン領域１とのあいだのｐ
ｎ接合１１に形成される空乏層（図示せず）のチャネル
領域２側に延びる幅程度の長さになるように形成され
る。
【００１５】すなわち、このＭＯＳＦＥＴの動作の際に
はソース電極８側にアースまたは負側の電位が印加さ
れ、ドレイン電極９に正側の電位が印加されるととも
に、ゲート電極５に正のしきい値電圧が印加されること
によりチャネル領域２に電子が引き寄せられてオンにな
り、ソース・ドレイン間に電流が流れる。しかし、ゲー
ト電極５にしきい値電圧が印加されていないときは、チ
ャネル領域２の表面の反転が起らず、オフ状態を維持し
てソース・ドレイン間には電流が流れない。このオフ状
態のときはソース電極８側が負電位でドレイン電極９側
が正電位であるため、チャネル領域（ｐ型）２とドレイ
ン領域（ｎ型）１とのあいだのｐｎ接合１１に逆バイア
スの電圧が印加されている。そのためｐｎ接合１１の両
側に空乏層が形成されている。この空乏層の広がりはソ
ース・ドレイン間に印加される電圧が高い程広く、低い
程狭い範囲で形成される。
はソース電極８側にアースまたは負側の電位が印加さ
れ、ドレイン電極９に正側の電位が印加されるととも
に、ゲート電極５に正のしきい値電圧が印加されること
によりチャネル領域２に電子が引き寄せられてオンにな
り、ソース・ドレイン間に電流が流れる。しかし、ゲー
ト電極５にしきい値電圧が印加されていないときは、チ
ャネル領域２の表面の反転が起らず、オフ状態を維持し
てソース・ドレイン間には電流が流れない。このオフ状
態のときはソース電極８側が負電位でドレイン電極９側
が正電位であるため、チャネル領域（ｐ型）２とドレイ
ン領域（ｎ型）１とのあいだのｐｎ接合１１に逆バイア
スの電圧が印加されている。そのためｐｎ接合１１の両
側に空乏層が形成されている。この空乏層の広がりはソ
ース・ドレイン間に印加される電圧が高い程広く、低い
程狭い範囲で形成される。
【００１６】ソース・ドレイン間の電圧は、同じ構造の
ＭＯＳＦＥＴでも使用目的に応じて、たとえば１０〜１
００Ｖ程度の範囲でユーザの選択によって使用される。
そのため１００Ｖ程度で使用するときは広い幅の空乏層
が形成され、１０Ｖ程度で使用するときは狭い幅の空乏
層が形成される。前述の薄いゲート絶縁膜４ｂの長さＬ
2は使用されうる一番高い電圧のときに形成される空乏
層の幅をカバーできるように形成されている。
ＭＯＳＦＥＴでも使用目的に応じて、たとえば１０〜１
００Ｖ程度の範囲でユーザの選択によって使用される。
そのため１００Ｖ程度で使用するときは広い幅の空乏層
が形成され、１０Ｖ程度で使用するときは狭い幅の空乏
層が形成される。前述の薄いゲート絶縁膜４ｂの長さＬ
2は使用されうる一番高い電圧のときに形成される空乏
層の幅をカバーできるように形成されている。
【００１７】このような構造のＭＯＳＦＥＴにおいて
は、前述のようにオフ時にチャネル領域２とドレイン領
域１とのあいだのｐｎ接合１１部に空乏層が形成されて
いるため、ゲート電極５にしきい値電圧を印加しても空
乏層に電子を引き寄せてチャネル領域２の表面層を反転
させることが困難となり、オンにするしきい値電圧を高
くする必要がある。しかし、ソース・ドレイン間に印加
される電圧によりそのしきい値電圧が変化するため、一
定のしきい値電圧で制御することができなかった。本発
明では、チャネル領域２のうち空乏層の広がる領域をし
きい値電圧により支配する領域と切り離して低い電圧で
極性を反転させる領域とし、残りの領域でしきい値電圧
を変化させている。すなわち、チャネル領域２上のゲー
ト絶縁膜のうち、薄いゲート絶縁膜４ｂの部分はゲート
電極５に印加される電圧が同じでもチャネル領域２への
作用が強く、低い電圧でオン状態になり易い。一方厚い
ゲート絶縁膜４ａの部分は通常のしきい値電圧の印加に
よりオンとなり、しかもこの部分には空乏層の広がりが
延びないため、しきい値電圧の印加により正確に制御さ
れる。
は、前述のようにオフ時にチャネル領域２とドレイン領
域１とのあいだのｐｎ接合１１部に空乏層が形成されて
いるため、ゲート電極５にしきい値電圧を印加しても空
乏層に電子を引き寄せてチャネル領域２の表面層を反転
させることが困難となり、オンにするしきい値電圧を高
くする必要がある。しかし、ソース・ドレイン間に印加
される電圧によりそのしきい値電圧が変化するため、一
定のしきい値電圧で制御することができなかった。本発
明では、チャネル領域２のうち空乏層の広がる領域をし
きい値電圧により支配する領域と切り離して低い電圧で
極性を反転させる領域とし、残りの領域でしきい値電圧
を変化させている。すなわち、チャネル領域２上のゲー
ト絶縁膜のうち、薄いゲート絶縁膜４ｂの部分はゲート
電極５に印加される電圧が同じでもチャネル領域２への
作用が強く、低い電圧でオン状態になり易い。一方厚い
ゲート絶縁膜４ａの部分は通常のしきい値電圧の印加に
よりオンとなり、しかもこの部分には空乏層の広がりが
延びないため、しきい値電圧の印加により正確に制御さ
れる。
【００１８】図１に示された構造では、ゲート絶縁膜の
ドレイン領域１上に延びた部分の絶縁膜４ｃはソース領
域３側の厚いゲート絶縁膜４ａよりさらに厚く形成され
ている。このようにドレイン領域１上の絶縁膜４ｃの厚
さを厚くすることにより、ゲート電極５とドレイン領域
１とのあいだの容量を小さくすることができ、スイッチ
ング時間を短くすることができるとともに、アバランシ
ェ破壊耐量を改善することができる。
ドレイン領域１上に延びた部分の絶縁膜４ｃはソース領
域３側の厚いゲート絶縁膜４ａよりさらに厚く形成され
ている。このようにドレイン領域１上の絶縁膜４ｃの厚
さを厚くすることにより、ゲート電極５とドレイン領域
１とのあいだの容量を小さくすることができ、スイッチ
ング時間を短くすることができるとともに、アバランシ
ェ破壊耐量を改善することができる。
【００１９】前述のゲート絶縁膜４ａ、４ｂならびに絶
縁膜４ｃの厚さを変えて形成するには、たとえば厚い絶
縁膜を形成しておいて部分的にエチングすることにより
厚さを変えたり、薄い絶縁膜を形成したのち部分的にレ
ジスト膜などによるマスクを形成してさらに絶縁膜を成
膜し、そののちマスクを除去するリフトオフ法によって
形成することもできる。
縁膜４ｃの厚さを変えて形成するには、たとえば厚い絶
縁膜を形成しておいて部分的にエチングすることにより
厚さを変えたり、薄い絶縁膜を形成したのち部分的にレ
ジスト膜などによるマスクを形成してさらに絶縁膜を成
膜し、そののちマスクを除去するリフトオフ法によって
形成することもできる。
【００２０】図１に示された構造では、チャネル領域２
上のゲート絶縁膜４ａ、４ｂの厚さを段差を有するよう
に変化させたが、ドレイン領域１側で薄く、ソース領域
３側で厚くなるように、傾斜面により変化させてもよ
い。
上のゲート絶縁膜４ａ、４ｂの厚さを段差を有するよう
に変化させたが、ドレイン領域１側で薄く、ソース領域
３側で厚くなるように、傾斜面により変化させてもよ
い。
【００２１】さらに、前記図１に示された構造において
は、ドレイン領域１とソース領域３がｎ型でチャネル領
域２がｐ型のｎチャネルのＭＯＳＦＥＴが示されていた
が、ｎ型とｐ型のそれぞれが逆のｐチャネルのＭＯＳＦ
ＥＴであっても、同様である。すなわち、このようなｐ
チャネルのＭＯＳＦＥＴではドレイン電極９側に負側の
電位が印加され、ソース電極８側に正側の電位が印加さ
れ、ゲート電極に負の電圧が印加されることによりオン
状態になるが、オフ状態ではチャネル領域２とドレイン
領域１とのあいだのｐｎ接合１１に逆バイアスの電圧が
印加されることになり、ドレイン領域１側のゲート絶縁
膜４ｂを薄くすることにより、同様に空乏層の影響をな
くすることができる。
は、ドレイン領域１とソース領域３がｎ型でチャネル領
域２がｐ型のｎチャネルのＭＯＳＦＥＴが示されていた
が、ｎ型とｐ型のそれぞれが逆のｐチャネルのＭＯＳＦ
ＥＴであっても、同様である。すなわち、このようなｐ
チャネルのＭＯＳＦＥＴではドレイン電極９側に負側の
電位が印加され、ソース電極８側に正側の電位が印加さ
れ、ゲート電極に負の電圧が印加されることによりオン
状態になるが、オフ状態ではチャネル領域２とドレイン
領域１とのあいだのｐｎ接合１１に逆バイアスの電圧が
印加されることになり、ドレイン領域１側のゲート絶縁
膜４ｂを薄くすることにより、同様に空乏層の影響をな
くすることができる。
【００２２】
【発明の効果】本発明によれば、チャネル領域上のゲー
ト絶縁膜の厚さをドレイン領域側で薄くし、ソース領域
側で厚く形成して厚い絶縁膜部分でのみしきい値電圧に
よる制御が行われているため、チャネル領域とドレイン
領域とのあいだで形成される空乏層の広がりによるしき
い値電圧の影響をなくすることができる。その結果、使
用状態のドレイン・ソース間の電圧に拘らず安定したし
きい値電圧の制御をすることができ、動作を安定させる
ことができる。
ト絶縁膜の厚さをドレイン領域側で薄くし、ソース領域
側で厚く形成して厚い絶縁膜部分でのみしきい値電圧に
よる制御が行われているため、チャネル領域とドレイン
領域とのあいだで形成される空乏層の広がりによるしき
い値電圧の影響をなくすることができる。その結果、使
用状態のドレイン・ソース間の電圧に拘らず安定したし
きい値電圧の制御をすることができ、動作を安定させる
ことができる。
【図１】本発明の半導体装置の一実施例のチャネル領域
部の拡大断面説明図である。
部の拡大断面説明図である。
【図２】パワーＭＯＳＦＥＴを設けた半導体装置の概略
説明図である。
説明図である。
【図３】図２のセル部の断面説明図である。
１ ドレイン領域 ２ チャネル領域 ３ ソース領域 ４ａ 厚いゲート絶縁膜 ４ｂ 薄いゲート絶縁膜 ４ｃ 絶縁膜 ５ ゲート電極 ８ ソース電極 ９ ドレイン電極
Claims (5)
- 【請求項１】 ドレイン領域と、ソース領域と、該ドレ
イン領域およびソース領域に挟まれたチャネル領域と、
該チャネル領域上に絶縁膜を介して設けられたゲート電
極と、前記ソース領域およびチャネル領域の両域に接続
して設けられたソース電極と、前記ドレイン領域に接続
して設けられたドレイン電極とからなるＭＯＳＦＥＴを
有する半導体装置であって、前記チャネル領域上の絶縁
膜が前記ドレイン領域側で薄く、前記ソース領域側で厚
く形成されてなる半導体装置。 - 【請求項２】 前記チャネル領域上の絶縁膜に段差が形
成され、前記ドレイン領域側の絶縁膜の厚さが薄く形成
されてなる請求項１記載の半導体装置。 - 【請求項３】 前記チャネル領域上の絶縁膜が前記ドレ
イン領域上に延びて形成され、該ドレイン領域上の絶縁
膜が前記チャネル領域上の絶縁膜の前記ソース領域側の
厚さより厚く形成されてなる請求項１または２記載の半
導体装置。 - 【請求項４】 第１導電型半導体層に第２導電型半導体
領域が形成され、該第２導電型半導体領域内に第１導電
型半導体領域が形成され、前記第１導電型半導体層がド
レイン領域に、前記第１導電型半導体領域がソース領域
に、該ドレイン領域とソース領域とで挟まれた前記第２
導電型半導体領域の表面層がチャネル領域とされてなる
請求項１、２または３記載の半導体装置。 - 【請求項５】 前記ＭＯＳＦＥＴが１つの半導体基板上
に複数個形成され、各電極がそれぞれ並列に接続されて
なる請求項１、２、３または４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185807A JPH0936352A (ja) | 1995-07-21 | 1995-07-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185807A JPH0936352A (ja) | 1995-07-21 | 1995-07-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936352A true JPH0936352A (ja) | 1997-02-07 |
Family
ID=16177239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7185807A Pending JPH0936352A (ja) | 1995-07-21 | 1995-07-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936352A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015033406A1 (ja) * | 2013-09-04 | 2015-03-12 | 株式会社日立製作所 | 半導体装置およびその製造方法、電力変換装置ならびに鉄道車両 |
| JP2016054181A (ja) * | 2014-09-03 | 2016-04-14 | トヨタ自動車株式会社 | 絶縁ゲート型スイッチング素子 |
| CN106876445A (zh) * | 2017-03-23 | 2017-06-20 | 深圳基本半导体有限公司 | 一种大功率平面栅d‑mosfet结构设计 |
-
1995
- 1995-07-21 JP JP7185807A patent/JPH0936352A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015033406A1 (ja) * | 2013-09-04 | 2015-03-12 | 株式会社日立製作所 | 半導体装置およびその製造方法、電力変換装置ならびに鉄道車両 |
| JP2016054181A (ja) * | 2014-09-03 | 2016-04-14 | トヨタ自動車株式会社 | 絶縁ゲート型スイッチング素子 |
| CN106876445A (zh) * | 2017-03-23 | 2017-06-20 | 深圳基本半导体有限公司 | 一种大功率平面栅d‑mosfet结构设计 |
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