JP2004288873A - 半導体装置 - Google Patents
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Abstract
【課題】素子面積およびゲート容量の増大を抑制しながら、ハンプ特性を有効に防止する。
【解決手段】素子分離絶縁層2と、素子分離絶縁層2の周囲の半導体表面領域1Aと、半導体表面領域1A上に絶縁膜を介して形成され一方向の両端が素子分離絶縁層2上に重なっているゲート電極4と、を有する。ゲート電極4の両端のそれぞれの側で、素子分離絶縁層2の境界に沿って、第1導電型半導体からなる第1のソース・ドレイン領域5、ゲート電極4Aの下方に位置する第1の第2導電型半導体領域、ゲート電極4が上方に形成されていない第2の第2導電型半導体領域1A−2、ゲート電極4Bの下方に位置する第3の第2導電型半導体領域、第1導電型半導体からなる第2のソース・ドレイン領域6が、この順で位置している。
【選択図】 図1
【解決手段】素子分離絶縁層2と、素子分離絶縁層2の周囲の半導体表面領域1Aと、半導体表面領域1A上に絶縁膜を介して形成され一方向の両端が素子分離絶縁層2上に重なっているゲート電極4と、を有する。ゲート電極4の両端のそれぞれの側で、素子分離絶縁層2の境界に沿って、第1導電型半導体からなる第1のソース・ドレイン領域5、ゲート電極4Aの下方に位置する第1の第2導電型半導体領域、ゲート電極4が上方に形成されていない第2の第2導電型半導体領域1A−2、ゲート電極4Bの下方に位置する第3の第2導電型半導体領域、第1導電型半導体からなる第2のソース・ドレイン領域6が、この順で位置している。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、絶縁ゲート形電界効果トランジスタのゲート電極が素子分離絶縁層に重なる端部付近でサブチャンネルが形成され、これによってトランジスタの電気特性に生じるハンプと称される現象を防止または抑制することができる構造の半導体装置に関する。
【0002】
【従来の技術】
集積回路(IC)のロジック回路を構成する能動素子として、MOSFETが知られている。近年、MOSFETの微細化により、ICの高集積化が進み、バイポーラトランジスタやHEMT(High Electron Mobility Transistor)でしか満足な特性が得られず、今まで別チップとして作製されていた回路の機能がMOSFETにより実現されるようになってきた。特に、MOSFETの微細化により、その動作周波数が向上し、高速スイッチング素子やRF素子にまで、MOSFETを使用するようになってきている。
【0003】
ところで、MOSFETの高集積化にともない、高い素子分離特性を維持しながら素子分離絶縁層の占有面積を縮小しないと、ICの高集積化が図れない。この要請を満たす技術として、たとえばSTI(Shallow Trench Isolation)などの微細なトレンチ素子分離技術が知られている。
【0004】
しかし、素子分離絶縁層をもつ従来のMOSFETは、素子分離絶縁層とゲート電極が交差する箇所で、本来のチャネルとは特性が異なるサブチャンネルを形成することが知られている。このサブチャネルの形成は、特にトレンチ素子分離絶縁層をもつMOSFETで顕著である。
【0005】
図8は、N型MOSFETのサブチャネルの形成箇所を示す素子断面図である。また、図9は本来のチャネル特性とサブチャネル特性が合成されることにより現出したMOSFETのゲート電圧(Vg)対ドレイン電流(Id)特性曲線を示すグラフである。
P型シリコン基板またはP型ウェル100の表面部に、所定間隔をおいてトレンチ素子分離絶縁層101A,101Bが形成されている。トレンチ素子分離絶縁層101A,101Bは、素子活性領域となるシリコン表面をマスク層で保護した状態で、シリコンに溝(トレンチ)をドライエッチングにより掘り、トレンチを絶縁物で埋め込んだ後、表面を平坦化することにより形成される。トレンチ素子分離絶縁層101A,101Bおよびその周囲の素子活性領域の表面にゲート絶縁膜102が形成され、その上にポリシリコン等からなるゲート電極103が形成されている。
【0006】
このような構造のMOSFETにおいて、図8において破線で示した領域100Aおよび100Bの閾値電圧が半導体表面領域の中心部の閾値電圧より低くなる傾向ある。その原因は種々考えられるが、その1つに、半導体領域の不純物が製造工程中の熱処理によってトレンチ素子分離絶縁層内に拡散し、トレンチ素子分離絶縁層に近接した半導体領域部分で不純物濃度が低下することが挙げられる。また、トレンチ素子分離絶縁層の形成工程で、そのエッジ部分にリセスが生じ、これが原因で、そのエッジ部分で半導体領域上の実効的なゲート絶縁膜が相対的に薄くなることがあり、その場合も、閾値電圧の低下を招く。
トレンチ素子分離絶縁層の近接領域のチャネルは、その閾値が本来のチャネルの閾値電圧より低いことから、サブチャネルと称せられる。
【0007】
このようなMOSFETの動作時に、サブチャネルが先にオンし、その後に本来のチャネルがオンする。このように動作するMOSFETは、等価的に、閾値電圧が異なる2種類のトランジスタが並列に接続されているとみなすことができ、Vg−Id特性は、2つの等価トランジスタ特性を合成したものとなる。即ち、図9に示すように、本来のトランジスタ特性Aに対し、サブチャネルのトランジスタ特性Bは、より低いゲート電圧Vgからドレイン電流Idが流れ始める。また、サブチャネルのトランジスタはチャネル幅が相対的に小さいため、飽和電流値も小さい。したがって、それらの合成特性C(=A+B)は非飽和領域に“ハンプ(hump)”が形成される。このようなトランジスタの正特性を、以下、ハンプ特性という。
【0008】
ハンプ特性は、本来のMOSFETの特性とずれた特性を示すため、本来のMOSFETの特性を前提に設計された回路の動作マージンを低下させる。また、仮にハンプ特性を加味して設計したとしても、ハンプの大きさや位置が製造工程あるいは製造ロット間で容易にばらつくため、回路の動作マージンを低下させることに変わりない。特に非飽和領域での特性が重要となる高速スイッチング回路やRF回路に於いては、設計した特性とのずれが致命的となり、これが回路の誤動作を引き起こし、或いは、当該回路を内蔵したICの出力特性が仕様を逸脱する原因となる。
【0009】
このハンプ特性を防止するために、H型ゲートを有する半導体集積回路装置が知られている(たとえば、特許文献1参照)。
図10に、特許文献1に記載されたMISFETの平面パターンを示す。
図10に示すように矩形パターンを有するアクティブ領域104にゲート電極105が重なっているが、このゲート電極105がH型形状を有する。つまり、ゲート電極105が、アクティブ領域104をソース領域Sとドレイン領域Dに仕切るゲート細線部105Aと、その片側端に接続されアクティブ領域104の一辺に重なる部分105Bと、ゲート細線部105Aの他方端に接続され、アクティブ領域104の他の辺に重なる部分105Cと、を有する。
【特許文献1】
特開2001−217325号公報(第3図、第6図、第22図、および、5頁等)。
【0010】
【発明が解決しようとする課題】
ところが、特許文献1に記載されたH型ゲート105は、ゲート細線部105Aの両端側で、大きな面積を必要とし、FETの占有面積が大きい。また、ゲート電極105の面積が大きいため、ゲート容量が増大し、たとえばRF分野での高周波動作が難しくなるという不利益がある。このゲート容量は、特許文献1の第22図に記載されたFETのように、アクティブ領域104の4辺をゲート電極で覆う構造では、さらに大きなものとなる。
【0011】
特許文献1には、その第6図に、ゲート細線部両端の部分(図10では105Bおよび105Cに対応する部分)の幅を小さくしたSRAMメモリセルが開示されている。ところが、この特許文献1の第6図は、図3においてゲート細線部両側の部分105Bおよび105Cの幅を小さくしたものに相当することから、ハンプ特性を効果的に防止できないという課題がある。
【0012】
本発明の目的は、素子面積およびゲート容量の増大を抑制しながら、ハンプ特性を有効に防止した半導体装置を提供することにある。
【0013】
【課題を解決するための手段】
本発明に係る半導体装置は、基板に形成されている素子分離絶縁層と、前記素子分離絶縁層周囲の半導体表面領域と、前記半導体表面領域上に絶縁膜を介して形成され一方向の両端が前記素子分離絶縁層上に重なっているゲート電極と、を有し、前記素子分離絶縁層に重なっているゲート電極の前記両端のそれぞれの側で、前記半導体表面領域と前記素子分離絶縁層との境界に沿って、第1導電型半導体からなる第1のソース・ドレイン領域、前記ゲート電極の下方に位置する第1の第2導電型半導体領域、前記ゲート電極が上方に形成されていない第2の第2導電型半導体領域、前記ゲート電極の下方に位置する第3の第2導電型半導体領域、第1導電型半導体からなる第2のソース・ドレイン領域が、この順で位置している。
【0014】
半導体装置では、動作時に、第1および第2のソース・ドレイン領域にはさまれた第2導電型半導体部分で、その少数キャリアによりチャネルが形成される。一般に、素子分離絶縁層の境界に沿った半導体表面領域の部分は、素子分離絶縁層に不純物が吸い出されることにより第2導電型が低下することがある。あるいは、この境界に沿った素子分離絶縁層にリセスが形成されることが原因で、このリセス部分で実効的にゲート絶縁膜が薄くなることがある。そのため、閾値電圧が相対的に低いサブチャネルが形成される可能性がある。
ところが、本発明では、素子分離絶縁層の境界に沿った半導体表面領域に、ゲート電極が上方に形成されていない第2の第2導電型半導体領域を有する。そのため、この素子分離絶縁層の境界に沿った半導体表面領域にサブチャネルが形成されようとしても、ゲート電極の印加電圧により電界の支配を受けない第2の第2導電型半導体領域の存在によりサブチャネルがつながらず、このサブチャネルを有する寄生トランジスタがオンしない。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態を、N型チャネルを有するMISFETを例として、図面を参照しながら詳細に説明する。なお、P型チャネルの場合は、適宜不純物の導電型を逆にすることにより、以下の説明が適用できる。
【0016】
[第1の実施の形態]
図1は、本発明の第1の実施の形態に係るMISFETの平面図である。また、図2および図3は図1に示すA−A線の断面図である。
このMISFETは、たとえば矩形のパターンを有する半導体表面領域1Aを有する。半導体表面領域1Aは、図2および図3に示すように、半導体基板または基板に支持されたSOI半導体層等の表面部分であり、ソース・ドレイン領域やチャネル形成領域などのアクティブ領域を含む。図2および図3に、この半導体基板または基板に支持されたSOI半導体層等を基板1で表す。基板1の半導体表面領域1A周囲には、たとえばSTIにより形成されたトレンチ素子分離絶縁層2が形成されている。トレンチ素子分離絶縁層2は、基板1の表面をマスク層で保護した状態で、基板1に溝(トレンチ)をドライエッチングにより掘り、トレンチを絶縁物で埋め込んだ後、表面を平坦化することにより形成される。トレンチ素子分離絶縁層2およびその周囲の半導体表面領域1Aの表面にゲート絶縁膜3が形成され、その上にポリシリコン等からなるゲート電極4が形成されている。但し、半導体表面領域1を熱酸化することによりゲート絶縁膜3を形成する場合、実際には、絶縁物からなるトレンチ素子分離絶縁層3の表面にゲート絶縁膜3が殆ど形成されない。
【0017】
ゲート電極4のチャネル長方向(図1の左右の方向)の半導体表面領域1に、それぞれN+型不純物領域からなる第1および第2のソース・ドレイン領域5,6が形成されている。ゲート電極4は、チャネル幅方向(図1の上下の方向)に長く、その両端部で素子分離絶縁層2に重なる第1のゲートライン部4Aと、第1のゲートライン部4Aの途中から分岐し、第1のゲートライン部4Aが素子分離絶縁層2と重なる部分より離れた位置で当該素子分離絶縁層2に重なる第2のゲートライン部4Bとを有する。第2のゲートライン部4Bは、チャネル幅方向の両側端のそれぞれに設けられ、その一方側には、さらにゲート電極引き出し用のパッド部4Cが形成されている。これらの第1および第2のゲートライン部4A,4Bおよびパッド部4Cは、同一の導電材料をパターンニングすることにより一体として形成される。
このようなゲート電極4のパターン形状によって、そのチャネル幅方向の両端のそれぞれの側に、一方が素子分離絶縁層2に接し、他の3方がゲート電極(第1および第2のゲートライン部2A,2B)により囲まれたP型半導体領域1A−2が形成されている。P型半導体領域1A−2は、図2に示すように、その上方にゲート電極が形成されていない半導体表面領域1Aの部分であってもよい。あるいは、図3に示すように、P型半導体領域1A−2は、半導体表面領域1Aの表面部に、同じ導電型となるように不純物を導入して形成したものであってもよい。
【0018】
半導体表面領域1において、このようなパターン形状のゲート電極4の直下はP型半導体領域であり、その殆どがチャネル形成領域となる。但し、図2および図3に示す素子分離絶縁層2の境界に沿った領域では、図の右から順に、第1のソース・ドレイン領域5、第1のP型半導体領域1A−1、第2のP型半導体領域1A−2、第3のP型半導体領域1A−3、および、第2のソース・ドレイン領域6が配置された構造となる。このような構造では、中間にゲート電極4に印加された電圧による電界に支配されない第2のP型半導体領域1A−2が存在することから、動作時にサブチャネル(Sub−Ch)がつながらず、そのため寄生トランジスタが形成されない。つまり、この領域における第1〜第3のP型半導体領域1A−1〜A−3はチャネル形成領域とならない。
【0019】
なお、第1の実施の形態では、第1のゲートライン部4Aから分岐した第2のゲートライン部4Bは、素子分離絶縁層2に対して、第1のゲートライン部4Aと同じ側で重なっている。そして、その2つのゲートライン部間の幅、即ち第2のP型半導体領域1A−2のチャネル方向の幅は、所定の電圧印加条件下でサブチャネルが形成されない程度であればよい。したがって、第2のゲートライン部4Aが設けられることによるゲート容量の増大は最小限に抑えられている。なお、ゲートライン部間距離dが比較的小さくてすむような場合などにあっては、たとえば図4に示すように、第1のゲートライン部4AをL字状に屈曲させないで、第2のゲートライン部4Bのみ屈曲したパターンであってもよい。また、第2のゲートライン部4Bを斜めに分岐させて、屈曲することがない直線形状とすることも可能である。
【0020】
第1および第2のソース・ドレイン領域5,6およびゲート電極のパッド部4Cに、図1に示すようにコンタクトC1またはC2が形成されている。図示を省略しているが、これらのコンタクトに重ねてゲート、ソースまたはドレインの配線が形成されている。
【0021】
[第2の実施の形態]
図5は、本発明の第2の実施の形態に係るMISFETの平面図である。また、図6は、ゲート電極の一方端部周囲を拡大した平面図である。
第2の実施の形態に係るMISFETが、第1の実施の形態に係るMISFETと異なる点は、第1に、ゲート電極4が、第1および第2のゲートライン部4A,4Bに代えて、単一ライン状のゲートライン部4Dを有することである。また、第2に、このゲートライン部4Dがそのチャネル幅方向の両端で素子分離絶縁層2に重なる部分に、それぞれ、半導体表面領域1Aの平面パターンが素子分離絶縁層側に突起した凸状部を有していることである。この凸状部は、その根元がゲートライン部4Dに重なり、その先端部分がゲートライン部4Dと重なっていない。この凸状部の先端部分にサブチャネル形成を阻止する第2のP型半導体領域1A−2が位置する。
【0022】
より詳細には、図6に示すように、素子分離絶縁層2の境界に沿った領域に、図6の右側から順に、第1のソース・ドレイン領域5、第1のP型半導体領域1A−1、第2のP型半導体領域1A−2、第3のP型半導体領域1A−3、および、第2のソース・ドレイン領域6が配置された構造となる。したがって、図6に示すように、第1の実施の形態と同様に、素子分離絶縁層2の境界に沿った領域でサブチャネル(Sub−Ch1)が形成されない。さらに、このような構造では、図6に示すように、ゲート電極の幅方向(チャネル方向)の抵抗値が小さい場合、最短距離でサブチャネル(Sub−Ch2)が形成される可能性も考えられる。ところが、凸状部の幅がある程度大きな場合、素子分離絶縁層2の境界に沿って不純物濃度が低下している領域1B間がつながらず、間に正規のチャネル形成領域が位置するので、このようなサブチャネル(Sub−Ch2)も形成されない。
また、素子分離絶縁層2の境界がゲートライン部の幅方向を横切らないので、素子分離絶縁層2のエッジ部にできた薄い絶縁膜がチャネル方向全域に形成されず、間に正規の比較的厚いゲート絶縁膜が存在するため、この意味でもサブチャネル(Sub−Ch2)が形成されない。
【0023】
以上の第1および第2の実施の形態によれば、以下の効果を奏する。
第1に、素子分離絶縁層2の境界に沿った半導体表面領域1Aの部分に、閾値電圧が相対的に低いサブチャネル(Sub−ChまたはSub−Ch1)が形成されない。また、第2の実施の形態の構造において、素子分離絶縁層2の境界に沿った半導体表面領域1Aの部分同士を貫通するサブチャネル(Sub−Ch2)も形成されない。その結果、ハンプ特性が有効に防止される。
第2に、ハンプ特性防止のための素子占有面積の増大は必要最小限に抑制されている。ハンプ特性防止のために新たに設けている第2のP型半導体領域1A−2は、電圧を印加してバイアスする必要はなく、したがってコンタクトの形成を前提とした大きな面積にする必要はない。第2のP型半導体領域1A−2は、サブチャネルをカットする目的であるため、多くの場合、リソグラフィの解像最小寸法で十分である。
第3に、ゲート電極の面積増大も、ハンプ防止のために最小限で済む。このためゲート容量の増大が僅かであり、素子の高速性が阻害されない。
以上より、特に、ハンプ特性が生じる非飽和領域が動作に影響する高速スイッチングあるいはRF用途の半導体素子において、素子面積やゲート容量の増大を防止しながら特性改善を実現し、あるいは、リニアリティが悪いため動作周波数の向上が抑制されていた素子などの場合、動作周波数を向上させる余地が増大する。
【0024】
図7(A)および図7(B)に、このようなMISFETを好適に用いることができ、高速スイッチング動作する半導体集積回路の例として、ADコンバータの入出力特性の改善例を示す。
図7(B)は、従来のゲート電極パターンを有するFETを用いていることからハンプ特性によりリニアリティが低下しているADコンバータの入出力特性を示す。ADコンバータでは、入力アナログ信号を、抵抗ストリングといった基準電圧をステップ状に変化させる手段から出力される各電圧と比較し、その比較結果を基にディジタル信号のビット列(出力データ)を生成する。その際、たとえばコンパレータ等のリニアリティが悪いと、図7(B)のように、入力アナログ信号の電圧値と出力データとの対応がばらつき、ADコンバータ自体のリニアリティも低下する。
本実施の形態の適用によって、このようなADコンバータの特性低下が、図7(A)に示すように改善されている。
【0025】
【発明の効果】
本発明によれば、素子面積およびゲート容量の増大を抑制しながら、ハンプ特性を有効に防止した半導体装置を提供することが可能となった。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るMISFETの平面図である。
【図2】図1に示すA−A線の断面の一例を示す断面図である。
【図3】図1に示すA−A線の断面の他の例を示す断面図である。
【図4】ゲート電極パターンの変形例を示す平面図である。
【図5】本発明の第2の実施の形態に係るMISFETの平面図である。
【図6】ゲート電極の一方端部周囲を拡大した平面図である。
【図7】(A)は、本発明の実施の形態に係るMISFETの適用によって特性が改善された半導体集積回路(ADコンバータ)の入出力特性を示すグラフ、(B)は適用前の半導体集積回路の入出力特性を示すグラフある。
【図8】N型MOSFETのサブチャネルの形成箇所を示す素子断面図である。
【図9】本来のチャネル特性とサブチャネル特性が合成されることによりハンプが現出したMOSFETのゲート電圧(Vg)対ドレイン電流(Id)特性曲線を示すグラフである。
【図10】特許文献1に記載されたMISFETの平面図である。
【符号の説明】
1…基板、1A…半導体表面領域、1A−1…第1の第2導電(P)型半導体領域、1A−2…第2の第2導電(P)型半導体領域、1A−3…第3の第2導電(P)型半導体領域、2…素子分離絶縁層、3…ゲート絶縁膜、4…ゲート電極、4A…第1のゲートライン部、4B…第2のゲートライン部、4C…パッド部、4D…ゲートライン部、5…第1のソース・ドレイン領域、6…第2のソース・ドレイン領域
【発明の属する技術分野】
本発明は、絶縁ゲート形電界効果トランジスタのゲート電極が素子分離絶縁層に重なる端部付近でサブチャンネルが形成され、これによってトランジスタの電気特性に生じるハンプと称される現象を防止または抑制することができる構造の半導体装置に関する。
【0002】
【従来の技術】
集積回路(IC)のロジック回路を構成する能動素子として、MOSFETが知られている。近年、MOSFETの微細化により、ICの高集積化が進み、バイポーラトランジスタやHEMT(High Electron Mobility Transistor)でしか満足な特性が得られず、今まで別チップとして作製されていた回路の機能がMOSFETにより実現されるようになってきた。特に、MOSFETの微細化により、その動作周波数が向上し、高速スイッチング素子やRF素子にまで、MOSFETを使用するようになってきている。
【0003】
ところで、MOSFETの高集積化にともない、高い素子分離特性を維持しながら素子分離絶縁層の占有面積を縮小しないと、ICの高集積化が図れない。この要請を満たす技術として、たとえばSTI(Shallow Trench Isolation)などの微細なトレンチ素子分離技術が知られている。
【0004】
しかし、素子分離絶縁層をもつ従来のMOSFETは、素子分離絶縁層とゲート電極が交差する箇所で、本来のチャネルとは特性が異なるサブチャンネルを形成することが知られている。このサブチャネルの形成は、特にトレンチ素子分離絶縁層をもつMOSFETで顕著である。
【0005】
図8は、N型MOSFETのサブチャネルの形成箇所を示す素子断面図である。また、図9は本来のチャネル特性とサブチャネル特性が合成されることにより現出したMOSFETのゲート電圧(Vg)対ドレイン電流(Id)特性曲線を示すグラフである。
P型シリコン基板またはP型ウェル100の表面部に、所定間隔をおいてトレンチ素子分離絶縁層101A,101Bが形成されている。トレンチ素子分離絶縁層101A,101Bは、素子活性領域となるシリコン表面をマスク層で保護した状態で、シリコンに溝(トレンチ)をドライエッチングにより掘り、トレンチを絶縁物で埋め込んだ後、表面を平坦化することにより形成される。トレンチ素子分離絶縁層101A,101Bおよびその周囲の素子活性領域の表面にゲート絶縁膜102が形成され、その上にポリシリコン等からなるゲート電極103が形成されている。
【0006】
このような構造のMOSFETにおいて、図8において破線で示した領域100Aおよび100Bの閾値電圧が半導体表面領域の中心部の閾値電圧より低くなる傾向ある。その原因は種々考えられるが、その1つに、半導体領域の不純物が製造工程中の熱処理によってトレンチ素子分離絶縁層内に拡散し、トレンチ素子分離絶縁層に近接した半導体領域部分で不純物濃度が低下することが挙げられる。また、トレンチ素子分離絶縁層の形成工程で、そのエッジ部分にリセスが生じ、これが原因で、そのエッジ部分で半導体領域上の実効的なゲート絶縁膜が相対的に薄くなることがあり、その場合も、閾値電圧の低下を招く。
トレンチ素子分離絶縁層の近接領域のチャネルは、その閾値が本来のチャネルの閾値電圧より低いことから、サブチャネルと称せられる。
【0007】
このようなMOSFETの動作時に、サブチャネルが先にオンし、その後に本来のチャネルがオンする。このように動作するMOSFETは、等価的に、閾値電圧が異なる2種類のトランジスタが並列に接続されているとみなすことができ、Vg−Id特性は、2つの等価トランジスタ特性を合成したものとなる。即ち、図9に示すように、本来のトランジスタ特性Aに対し、サブチャネルのトランジスタ特性Bは、より低いゲート電圧Vgからドレイン電流Idが流れ始める。また、サブチャネルのトランジスタはチャネル幅が相対的に小さいため、飽和電流値も小さい。したがって、それらの合成特性C(=A+B)は非飽和領域に“ハンプ(hump)”が形成される。このようなトランジスタの正特性を、以下、ハンプ特性という。
【0008】
ハンプ特性は、本来のMOSFETの特性とずれた特性を示すため、本来のMOSFETの特性を前提に設計された回路の動作マージンを低下させる。また、仮にハンプ特性を加味して設計したとしても、ハンプの大きさや位置が製造工程あるいは製造ロット間で容易にばらつくため、回路の動作マージンを低下させることに変わりない。特に非飽和領域での特性が重要となる高速スイッチング回路やRF回路に於いては、設計した特性とのずれが致命的となり、これが回路の誤動作を引き起こし、或いは、当該回路を内蔵したICの出力特性が仕様を逸脱する原因となる。
【0009】
このハンプ特性を防止するために、H型ゲートを有する半導体集積回路装置が知られている(たとえば、特許文献1参照)。
図10に、特許文献1に記載されたMISFETの平面パターンを示す。
図10に示すように矩形パターンを有するアクティブ領域104にゲート電極105が重なっているが、このゲート電極105がH型形状を有する。つまり、ゲート電極105が、アクティブ領域104をソース領域Sとドレイン領域Dに仕切るゲート細線部105Aと、その片側端に接続されアクティブ領域104の一辺に重なる部分105Bと、ゲート細線部105Aの他方端に接続され、アクティブ領域104の他の辺に重なる部分105Cと、を有する。
【特許文献1】
特開2001−217325号公報(第3図、第6図、第22図、および、5頁等)。
【0010】
【発明が解決しようとする課題】
ところが、特許文献1に記載されたH型ゲート105は、ゲート細線部105Aの両端側で、大きな面積を必要とし、FETの占有面積が大きい。また、ゲート電極105の面積が大きいため、ゲート容量が増大し、たとえばRF分野での高周波動作が難しくなるという不利益がある。このゲート容量は、特許文献1の第22図に記載されたFETのように、アクティブ領域104の4辺をゲート電極で覆う構造では、さらに大きなものとなる。
【0011】
特許文献1には、その第6図に、ゲート細線部両端の部分(図10では105Bおよび105Cに対応する部分)の幅を小さくしたSRAMメモリセルが開示されている。ところが、この特許文献1の第6図は、図3においてゲート細線部両側の部分105Bおよび105Cの幅を小さくしたものに相当することから、ハンプ特性を効果的に防止できないという課題がある。
【0012】
本発明の目的は、素子面積およびゲート容量の増大を抑制しながら、ハンプ特性を有効に防止した半導体装置を提供することにある。
【0013】
【課題を解決するための手段】
本発明に係る半導体装置は、基板に形成されている素子分離絶縁層と、前記素子分離絶縁層周囲の半導体表面領域と、前記半導体表面領域上に絶縁膜を介して形成され一方向の両端が前記素子分離絶縁層上に重なっているゲート電極と、を有し、前記素子分離絶縁層に重なっているゲート電極の前記両端のそれぞれの側で、前記半導体表面領域と前記素子分離絶縁層との境界に沿って、第1導電型半導体からなる第1のソース・ドレイン領域、前記ゲート電極の下方に位置する第1の第2導電型半導体領域、前記ゲート電極が上方に形成されていない第2の第2導電型半導体領域、前記ゲート電極の下方に位置する第3の第2導電型半導体領域、第1導電型半導体からなる第2のソース・ドレイン領域が、この順で位置している。
【0014】
半導体装置では、動作時に、第1および第2のソース・ドレイン領域にはさまれた第2導電型半導体部分で、その少数キャリアによりチャネルが形成される。一般に、素子分離絶縁層の境界に沿った半導体表面領域の部分は、素子分離絶縁層に不純物が吸い出されることにより第2導電型が低下することがある。あるいは、この境界に沿った素子分離絶縁層にリセスが形成されることが原因で、このリセス部分で実効的にゲート絶縁膜が薄くなることがある。そのため、閾値電圧が相対的に低いサブチャネルが形成される可能性がある。
ところが、本発明では、素子分離絶縁層の境界に沿った半導体表面領域に、ゲート電極が上方に形成されていない第2の第2導電型半導体領域を有する。そのため、この素子分離絶縁層の境界に沿った半導体表面領域にサブチャネルが形成されようとしても、ゲート電極の印加電圧により電界の支配を受けない第2の第2導電型半導体領域の存在によりサブチャネルがつながらず、このサブチャネルを有する寄生トランジスタがオンしない。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態を、N型チャネルを有するMISFETを例として、図面を参照しながら詳細に説明する。なお、P型チャネルの場合は、適宜不純物の導電型を逆にすることにより、以下の説明が適用できる。
【0016】
[第1の実施の形態]
図1は、本発明の第1の実施の形態に係るMISFETの平面図である。また、図2および図3は図1に示すA−A線の断面図である。
このMISFETは、たとえば矩形のパターンを有する半導体表面領域1Aを有する。半導体表面領域1Aは、図2および図3に示すように、半導体基板または基板に支持されたSOI半導体層等の表面部分であり、ソース・ドレイン領域やチャネル形成領域などのアクティブ領域を含む。図2および図3に、この半導体基板または基板に支持されたSOI半導体層等を基板1で表す。基板1の半導体表面領域1A周囲には、たとえばSTIにより形成されたトレンチ素子分離絶縁層2が形成されている。トレンチ素子分離絶縁層2は、基板1の表面をマスク層で保護した状態で、基板1に溝(トレンチ)をドライエッチングにより掘り、トレンチを絶縁物で埋め込んだ後、表面を平坦化することにより形成される。トレンチ素子分離絶縁層2およびその周囲の半導体表面領域1Aの表面にゲート絶縁膜3が形成され、その上にポリシリコン等からなるゲート電極4が形成されている。但し、半導体表面領域1を熱酸化することによりゲート絶縁膜3を形成する場合、実際には、絶縁物からなるトレンチ素子分離絶縁層3の表面にゲート絶縁膜3が殆ど形成されない。
【0017】
ゲート電極4のチャネル長方向(図1の左右の方向)の半導体表面領域1に、それぞれN+型不純物領域からなる第1および第2のソース・ドレイン領域5,6が形成されている。ゲート電極4は、チャネル幅方向(図1の上下の方向)に長く、その両端部で素子分離絶縁層2に重なる第1のゲートライン部4Aと、第1のゲートライン部4Aの途中から分岐し、第1のゲートライン部4Aが素子分離絶縁層2と重なる部分より離れた位置で当該素子分離絶縁層2に重なる第2のゲートライン部4Bとを有する。第2のゲートライン部4Bは、チャネル幅方向の両側端のそれぞれに設けられ、その一方側には、さらにゲート電極引き出し用のパッド部4Cが形成されている。これらの第1および第2のゲートライン部4A,4Bおよびパッド部4Cは、同一の導電材料をパターンニングすることにより一体として形成される。
このようなゲート電極4のパターン形状によって、そのチャネル幅方向の両端のそれぞれの側に、一方が素子分離絶縁層2に接し、他の3方がゲート電極(第1および第2のゲートライン部2A,2B)により囲まれたP型半導体領域1A−2が形成されている。P型半導体領域1A−2は、図2に示すように、その上方にゲート電極が形成されていない半導体表面領域1Aの部分であってもよい。あるいは、図3に示すように、P型半導体領域1A−2は、半導体表面領域1Aの表面部に、同じ導電型となるように不純物を導入して形成したものであってもよい。
【0018】
半導体表面領域1において、このようなパターン形状のゲート電極4の直下はP型半導体領域であり、その殆どがチャネル形成領域となる。但し、図2および図3に示す素子分離絶縁層2の境界に沿った領域では、図の右から順に、第1のソース・ドレイン領域5、第1のP型半導体領域1A−1、第2のP型半導体領域1A−2、第3のP型半導体領域1A−3、および、第2のソース・ドレイン領域6が配置された構造となる。このような構造では、中間にゲート電極4に印加された電圧による電界に支配されない第2のP型半導体領域1A−2が存在することから、動作時にサブチャネル(Sub−Ch)がつながらず、そのため寄生トランジスタが形成されない。つまり、この領域における第1〜第3のP型半導体領域1A−1〜A−3はチャネル形成領域とならない。
【0019】
なお、第1の実施の形態では、第1のゲートライン部4Aから分岐した第2のゲートライン部4Bは、素子分離絶縁層2に対して、第1のゲートライン部4Aと同じ側で重なっている。そして、その2つのゲートライン部間の幅、即ち第2のP型半導体領域1A−2のチャネル方向の幅は、所定の電圧印加条件下でサブチャネルが形成されない程度であればよい。したがって、第2のゲートライン部4Aが設けられることによるゲート容量の増大は最小限に抑えられている。なお、ゲートライン部間距離dが比較的小さくてすむような場合などにあっては、たとえば図4に示すように、第1のゲートライン部4AをL字状に屈曲させないで、第2のゲートライン部4Bのみ屈曲したパターンであってもよい。また、第2のゲートライン部4Bを斜めに分岐させて、屈曲することがない直線形状とすることも可能である。
【0020】
第1および第2のソース・ドレイン領域5,6およびゲート電極のパッド部4Cに、図1に示すようにコンタクトC1またはC2が形成されている。図示を省略しているが、これらのコンタクトに重ねてゲート、ソースまたはドレインの配線が形成されている。
【0021】
[第2の実施の形態]
図5は、本発明の第2の実施の形態に係るMISFETの平面図である。また、図6は、ゲート電極の一方端部周囲を拡大した平面図である。
第2の実施の形態に係るMISFETが、第1の実施の形態に係るMISFETと異なる点は、第1に、ゲート電極4が、第1および第2のゲートライン部4A,4Bに代えて、単一ライン状のゲートライン部4Dを有することである。また、第2に、このゲートライン部4Dがそのチャネル幅方向の両端で素子分離絶縁層2に重なる部分に、それぞれ、半導体表面領域1Aの平面パターンが素子分離絶縁層側に突起した凸状部を有していることである。この凸状部は、その根元がゲートライン部4Dに重なり、その先端部分がゲートライン部4Dと重なっていない。この凸状部の先端部分にサブチャネル形成を阻止する第2のP型半導体領域1A−2が位置する。
【0022】
より詳細には、図6に示すように、素子分離絶縁層2の境界に沿った領域に、図6の右側から順に、第1のソース・ドレイン領域5、第1のP型半導体領域1A−1、第2のP型半導体領域1A−2、第3のP型半導体領域1A−3、および、第2のソース・ドレイン領域6が配置された構造となる。したがって、図6に示すように、第1の実施の形態と同様に、素子分離絶縁層2の境界に沿った領域でサブチャネル(Sub−Ch1)が形成されない。さらに、このような構造では、図6に示すように、ゲート電極の幅方向(チャネル方向)の抵抗値が小さい場合、最短距離でサブチャネル(Sub−Ch2)が形成される可能性も考えられる。ところが、凸状部の幅がある程度大きな場合、素子分離絶縁層2の境界に沿って不純物濃度が低下している領域1B間がつながらず、間に正規のチャネル形成領域が位置するので、このようなサブチャネル(Sub−Ch2)も形成されない。
また、素子分離絶縁層2の境界がゲートライン部の幅方向を横切らないので、素子分離絶縁層2のエッジ部にできた薄い絶縁膜がチャネル方向全域に形成されず、間に正規の比較的厚いゲート絶縁膜が存在するため、この意味でもサブチャネル(Sub−Ch2)が形成されない。
【0023】
以上の第1および第2の実施の形態によれば、以下の効果を奏する。
第1に、素子分離絶縁層2の境界に沿った半導体表面領域1Aの部分に、閾値電圧が相対的に低いサブチャネル(Sub−ChまたはSub−Ch1)が形成されない。また、第2の実施の形態の構造において、素子分離絶縁層2の境界に沿った半導体表面領域1Aの部分同士を貫通するサブチャネル(Sub−Ch2)も形成されない。その結果、ハンプ特性が有効に防止される。
第2に、ハンプ特性防止のための素子占有面積の増大は必要最小限に抑制されている。ハンプ特性防止のために新たに設けている第2のP型半導体領域1A−2は、電圧を印加してバイアスする必要はなく、したがってコンタクトの形成を前提とした大きな面積にする必要はない。第2のP型半導体領域1A−2は、サブチャネルをカットする目的であるため、多くの場合、リソグラフィの解像最小寸法で十分である。
第3に、ゲート電極の面積増大も、ハンプ防止のために最小限で済む。このためゲート容量の増大が僅かであり、素子の高速性が阻害されない。
以上より、特に、ハンプ特性が生じる非飽和領域が動作に影響する高速スイッチングあるいはRF用途の半導体素子において、素子面積やゲート容量の増大を防止しながら特性改善を実現し、あるいは、リニアリティが悪いため動作周波数の向上が抑制されていた素子などの場合、動作周波数を向上させる余地が増大する。
【0024】
図7(A)および図7(B)に、このようなMISFETを好適に用いることができ、高速スイッチング動作する半導体集積回路の例として、ADコンバータの入出力特性の改善例を示す。
図7(B)は、従来のゲート電極パターンを有するFETを用いていることからハンプ特性によりリニアリティが低下しているADコンバータの入出力特性を示す。ADコンバータでは、入力アナログ信号を、抵抗ストリングといった基準電圧をステップ状に変化させる手段から出力される各電圧と比較し、その比較結果を基にディジタル信号のビット列(出力データ)を生成する。その際、たとえばコンパレータ等のリニアリティが悪いと、図7(B)のように、入力アナログ信号の電圧値と出力データとの対応がばらつき、ADコンバータ自体のリニアリティも低下する。
本実施の形態の適用によって、このようなADコンバータの特性低下が、図7(A)に示すように改善されている。
【0025】
【発明の効果】
本発明によれば、素子面積およびゲート容量の増大を抑制しながら、ハンプ特性を有効に防止した半導体装置を提供することが可能となった。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るMISFETの平面図である。
【図2】図1に示すA−A線の断面の一例を示す断面図である。
【図3】図1に示すA−A線の断面の他の例を示す断面図である。
【図4】ゲート電極パターンの変形例を示す平面図である。
【図5】本発明の第2の実施の形態に係るMISFETの平面図である。
【図6】ゲート電極の一方端部周囲を拡大した平面図である。
【図7】(A)は、本発明の実施の形態に係るMISFETの適用によって特性が改善された半導体集積回路(ADコンバータ)の入出力特性を示すグラフ、(B)は適用前の半導体集積回路の入出力特性を示すグラフある。
【図8】N型MOSFETのサブチャネルの形成箇所を示す素子断面図である。
【図9】本来のチャネル特性とサブチャネル特性が合成されることによりハンプが現出したMOSFETのゲート電圧(Vg)対ドレイン電流(Id)特性曲線を示すグラフである。
【図10】特許文献1に記載されたMISFETの平面図である。
【符号の説明】
1…基板、1A…半導体表面領域、1A−1…第1の第2導電(P)型半導体領域、1A−2…第2の第2導電(P)型半導体領域、1A−3…第3の第2導電(P)型半導体領域、2…素子分離絶縁層、3…ゲート絶縁膜、4…ゲート電極、4A…第1のゲートライン部、4B…第2のゲートライン部、4C…パッド部、4D…ゲートライン部、5…第1のソース・ドレイン領域、6…第2のソース・ドレイン領域
Claims (5)
- 基板に形成されている素子分離絶縁層と、
前記素子分離絶縁層周囲の半導体表面領域と、
前記半導体表面領域上に絶縁膜を介して形成され一方向の両端が前記素子分離絶縁層上に重なっているゲート電極と、を有し、
前記素子分離絶縁層に重なっているゲート電極の前記両端のそれぞれの側で、前記半導体表面領域と前記素子分離絶縁層との境界に沿って、第1導電型半導体からなる第1のソース・ドレイン領域、前記ゲート電極の下方に位置する第1の第2導電型半導体領域、前記ゲート電極が上方に形成されていない第2の第2導電型半導体領域、前記ゲート電極の下方に位置する第3の第2導電型半導体領域、第1導電型半導体からなる第2のソース・ドレイン領域が、この順で位置している
半導体装置。 - 前記第2の第2導電型半導体領域は、パターン平面上で一方が前記素子分離絶縁層に接し、残りの3方が前記ゲート電極によって囲まれている
請求項1に記載の半導体装置。 - 前記第2の第2導電型半導体領域を囲む前記ゲート電極の部分が、
前記半導体表面領域の中央側から延び、当該素子分離絶縁層に一部が重なる第1ゲートライン部と、
前記第1ゲートライン部の途中から分岐し、前記第1ゲートライン部が前記素子分離絶縁層に重なる部分から離れた位置で当該素子分離絶縁層に重なる第2ゲートライン部と、を有し、
前記第1ゲートライン部の下方に前記第1の第2導電型半導体領域が位置し、前記第2ゲートライン部の下方に前記第3の第2導電型半導体領域が位置する
請求項2に記載の半導体装置。 - 前記第2の第2導電型半導体領域は、パターン平面上で一方が前記ゲート電極に接し、残りの3方が前記素子分離絶縁層によって囲まれている
請求項1に記載の半導体装置。 - 前記素子分離絶縁層に重なっているゲート電極の前記両端のそれぞれの側で、前記半導体表面領域がパターン平面上の凸状部を有し、
前記ゲート電極が前記凸状部に一部重なり、
前記ゲート電極が重なっていない前記凸状部の先端部分に前記第2の第2導電型半導体領域が位置する
請求項4に記載の半導体装置。
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Publication number | Priority date | Publication date | Assignee | Title |
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2003
- 2003-03-20 JP JP2003078880A patent/JP2004288873A/ja active Pending
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