JPH07211911A

JPH07211911A - 絶縁ゲート型電界効果トランジスタ

Info

Publication number: JPH07211911A
Application number: JP6017745A
Authority: JP
Inventors: Itsuchiyuu Kin; 逸中金; Satoshi Matsumoto; 松本　　聡; Tatsuro Sakai; 達郎酒井; Toshiaki Yanai; 利明谷内
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1994-01-19
Filing date: 1994-01-19
Publication date: 1995-08-11

Abstract

(57)【要約】【目的】電界効果トランジスタのチャネル領域に対す
るドレイン電位の影響を防ぎながら、ＳＯＩ構造の基板
の埋め込み絶縁膜下に形成される空乏層を広げて出力容
量の低減を図れるようにすることを目的とする。【構成】半導体基板１にソース領域５と同じ導電形で
あるｎ型を用いるので、基本的にドレイン電位分布のチ
ャネル領域７への侵入を防ぐことができる。そして、埋
め込み絶縁膜２に接して半導体基板１内のドレイン側
に、半導体基板１の導電形とは異なる導電形であるｐ型
からなる高抵抗半導体領域４を形成することによって、
半導体基板１内のこの領域に空乏層を十分広げて出力容
量の低減を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＳＯＩ（Ｓｉｌｉｃ
ｏｎＯｎＩｎｓｕｌａｔｏｒ）基板を用いて電気特
性を改良した電力用の絶縁ゲート型電界効果トランジス
タに関する。

【０００２】

【従来の技術】従来の電力用絶縁ゲート型電界効果トラ
ンジスタとして、例えば、ＳＯＩ基板に形成した電力用
ＭＯＳＦＥＴがある。ＳＯＩ基板に形成された電力用Ｍ
ＯＳＦＥＴでは、バルク基板に形成された電力用ＭＯＳ
ＦＥＴに比べて、存在する寄生容量が少ないので、高周
波領域で損失を増大させることなくスイッチング動作を
行うことが可能になる。このＳＯＩ基板は、表面に酸化
膜が形成されているシリコン基板２枚を、その酸化膜が
形成されている面同士を張り合わせることで形成され
る。

【０００３】図５は、このＳＯＩ基板に形成された電力
用ＭＯＳＦＥＴの構成を示す断面図である。図５におい
て、１はｐ型のシリコンからなる半導体基板、２は半導
体基板上に形成された埋め込み絶縁膜、３は埋め込み絶
縁膜２上に形成された半導体活性層、５は半導体活性層
３の所定の領域に形成されたソース領域、６は半導体活
性層３の所定の領域に形成されたドレイン領域、７はチ
ャネル領域、８はチャネル領域７とドレイン領域６との
間のオフセットゲート領域である。

【０００４】また、９はチャネル領域７上に形成された
ゲート絶縁膜、１０はソース領域５に接続するソース電
極、１１はドレイン領域６に接続するドレイン電極、１
２はゲート絶縁膜９上に形成されたゲート電極、１３は
層間絶縁膜、１４はバックゲート電極である。ここで、
ソース領域５とオフセットゲート領域８およびドレイン
領域６は同じ導電形のｎ型であり、チャネル領域７はそ
れとは異なる導電形のｐ型である。

【０００５】電力用絶縁ゲート型電界効果トランジスタ
として、図５に示すＳＯＩ基板に形成した従来の電力用
ＭＯＳＦＥＴでは、半導体基板１の導電形をソース領域
５の導電形であるｎ型とは異なるｐ型にすることによっ
て、半導体基板１の空乏層を広げることが可能となり、
寄生容量である出力容量を低減することができる。この
ことにより、更に高周波領域でのスイッチング動作を行
うことも考えられる。

【０００６】

【発明が解決しようとする課題】しかし、半導体基板１
をソース領域５，ドレイン領域６，オフセットゲート領
域８などの半導体活性層３の導電形と異なるｐ型とする
と、この半導体活性層３と半導体基板１との間の寄生容
量を低減させるために、半導体基板１の不純物濃度を低
くする必要がある。しかし、半導体基板１の不純物濃度
が低すぎると、オン状態における半導体基板１に形成さ
れる空乏層が大きくなりすぎ、スイッチングのターンオ
フ時に、ドレイン電圧による電位分布がチャネル領域７
にまで侵入して、ターンオフが不可能になるという問題
がある。

【０００７】図６，７は、図５に示した電力用ＭＯＳＦ
ＥＴに外部回路としてインダクタンス負荷を接続し、シ
ミュレーションして得た２次電位分布と電流ベクトル
を、ターンオフの経過とともに示した電位分布図，電流
状態図である。なお、図中図５と同様のものには同一の
符号を用いた。ここでは、埋め込み絶縁膜２として厚さ
２μｍのシリコン酸化膜を用い、半導体基板１の不純物
濃度を１×１０¹⁴ｃｍ^-3、インダクタンス負荷を４０μ
Ｈ、ドレイン電圧を４８Ｖとした。図６はターンオフ
０．００２μ秒後、図７はターンオフ１．０２７μ秒後
を示すものである。

【０００８】図６（ａ）に示すように、ターンオフ直後
では、ゲート電極１２下と半導体基板１中とに、それぞ
れドレイン電圧によるポテンシャル０Ｖの電位分布６
１，６２が広がっている。この状態では、ドレイン電圧
による電位分布はない。また、ゲート電極１２下では空
乏層６３（メッシュ部）が形成され、半導体基板１の埋
め込み絶縁膜２との境界下では空乏層６４が半導体基板
１中に形成されている。この状態では、図６（ｂ）に示
すように、ドレイン電流６５（斜線部）は、半導体活性
層３のドレイン領域６よりチャネル領域７のゲート電極
１２側を通ってソース領域５に流れている。そして、ゲ
ート電極１２への電圧の印加を停止しているので、ター
ンオフによりチャネル領域７には電流が流れない状態と
なるはずである。

【０００９】ここで、導電形がｐ型となっている半導体
基板１の不純物濃度が低いと、この領域に形成される空
乏層７１が半導体基板１内に広がりやすいため、ドレイ
ン電圧による電位分布がオフセットゲート領域８内で収
まらずにチャネル領域７まで侵入した状態となる。図７
（ａ）に示すように、ターンオフしてから１．０２７μ
秒後において、ドレイン電圧による電位５Ｖの電位分布
７２がチャネル領域７まで侵入してしまい、チャネル領
域７の埋め込み絶縁膜２の界面に反転層が形成されてし
まう。そして、半導体活性層３では空乏層７３（メッシ
ュ部）がドレイン領域６からソース領域５まで形成され
る。

【００１０】ゲート電極１２下のチャネル領域７に電位
５Ｖの電位分布７２が侵入すると、反転層が形成されて
しまうため、図７（ｂ）に示すように、この反転層をド
レイン電流７４（斜線部）が流れてしまう。即ち、ゲー
ト電圧の印加を停止した１．０２７μ秒後でも、ソース
・ドレイン間に電流が流れてしまい、ターンオフが不可
能な状態となっている。

【００１１】ここで、半導体基板１の導電形を半導体活
性層３の導電形と同一のｎ型とすると、図８に示すよう
に、ターンオフ後０．００３８μ秒後の状態で、半導体
基板１には空乏層が形成されない。このため、ターンオ
フした後、ドレイン電圧による電位分布が半導体基板１
に広がっていくことが無く、半導体活性層３には空乏層
８１が形成されるが、電位５Ｖの電位分布８２はチャネ
ル領域７内に侵入しない。このため、チャネル領域７に
は反転領域が形成されず、ソース・ドレイン間には電流
が流れない。なお、分布８３は電位０Ｖを示すものであ
る。

【００１２】しかし、このように、半導体基板１の導電
形をソース領域５の導電形と同一のｎ型としたり、上述
したドレイン電位のチャネル領域７への侵入を防ぐため
に半導体基板１の不純物濃度を高くすると、半導体基板
１に空乏層を広げることができないので、出力容量の低
減が困難になる。以上のように、従来のＳＯＩ基板に形
成した電力用ゲート型絶縁効果トランジスタでは、高周
波領域でのスイッチング特性を向上するため、ドレイン
電位の影響を防ぎながら、半導体基板に空乏層を広げて
寄生容量である出力容量の低減を図ることは難しいとい
う欠点があった。

【００１３】これらのことは、電力用絶縁ゲート型電界
効果トランジスタとしてドレイン領域６がソース領域５
と同じ導電形である電力用ＭＯＳＦＥＴを用いたが、ド
レイン領域６がソース領域５とは異なる導電形である横
型ＩＧＢＴについても同様の欠点があった。

【００１４】この発明は、前述した従来の電力用絶縁ゲ
ート型電界効果トランジスタが持つ問題点を鑑み、これ
を解消するために成されたものであり、電界効果トラン
ジスタのチャネル領域に対するドレイン電位の影響を防
ぎながら、ＳＯＩ構造の基板の埋め込み絶縁膜下に形成
される空乏層を広げて出力容量の低減を図れるようにす
ることを目的とする。

【００１５】

【課題を解決するための手段】この発明の絶縁ゲート型
電界効果トランジスタは、第１導電形の半導体基板上に
形成された埋め込み絶縁膜と、この埋め込み絶縁膜上に
形成された半導体活性層と、この半導体活性層上にゲー
ト絶縁膜を介して形成されたゲート電極と、このゲート
電極下の半導体活性層に形成された第２導電形のチャネ
ル領域と、このチャネル領域と接するように半導体活性
層に形成された第１導電形のソース領域と、チャネル領
域と接するように半導体活性層に形成された第１導電形
のオフセット領域と、このオフセット領域のチャネル領
域とは反対側にオフセット領域と接するように半導体活
性層に形成された第１導電形のドレイン領域とを備えた
絶縁ゲート型電界効果トランジスタにおいて、半導体基
板のオフセット領域下の所定の境界からドレイン領域側
の領域に埋め込み絶縁膜と接するように第２導電形の半
導体領域が形成されていることを特徴とする。

【００１６】また、この発明の絶縁ゲート型電界効果ト
ランジスタは、第１導電形の半導体基板上に形成された
埋め込み絶縁膜と、この埋め込み絶縁膜上に形成された
半導体活性層と、この半導体活性層上にゲート絶縁膜を
介して形成されたゲート電極と、このゲート電極下の半
導体活性層に形成された第１導電形のチャネル領域と、
このチャネル領域と接するように半導体活性層に形成さ
れた第２導電形のソース領域と、チャネル領域と接する
ように半導体活性層に形成された第２導電形のオフセッ
ト領域と、このオフセット領域のチャネル領域とは反対
側にオフセット領域と接するように半導体活性層に形成
された第２導電形のドレイン領域とを備えた絶縁ゲート
型電界効果トランジスタにおいて、半導体基板の少なく
ともチャネル領域直下の領域を含む所定の領域に埋め込
み絶縁膜と接するように第２導電形の半導体領域が形成
されていることを特徴とする。

【００１７】

【作用】ソース領域とドレイン領域との間に電圧が印加
されたときに、埋め込み絶縁膜境界より形成される空乏
層が、第１導電形の半導体基板の第２導電形の半導体領
域内しか形成されない。また、ソース領域とドレイン領
域との間に電圧が印加されたときに第１導電形の半導体
基板の埋め込み絶縁膜境界より形成される空乏層が、第
２導電形の半導体領域の所までしか広がらない。

【００１８】

【実施例】以下この発明の１実施例を図を参照して説明
する。図１は、この発明の１実施例である絶縁ゲート型
電界効果トランジスタの構成を示す断面図である。同図
において、１は低抵抗ｎ型単結晶シリコンからなる半導
体基板、２は半導体基板１上に形成された埋め込み絶縁
膜、３は埋め込み絶縁膜２上の半導体活性層、４は半導
体基板１の所定の領域に形成されたｐ型の高抵抗半導体
領域、５は半導体活性層３に形成されたソース領域、６
は半導体活性層３に形成されたドレイン領域、７はソー
ス領域に隣接して形成されているチャネル領域である。

【００１９】また、８はチャネル領域７とドレイン領域
６との間に形成されているオフセットゲート領域、９は
チャネル領域７上に形成されたゲート絶縁膜、１０はソ
ース電極、１１はドレイン電極、１２はゲート絶縁膜上
に形成されたゲート電極、１３は層間絶縁膜、１４は半
導体基板１の裏面に形成されたバックゲート電極であ
る。ここで、半導体基板１とソース領域５とオフセット
ゲート領域８およびドレイン領域６の導電形はｎ型であ
り、チャネル領域７の導電形はｐ型である。

【００２０】次に、この実施例１における絶縁ゲート型
電界効果トランジスタの製造方法について説明する。図
３は、この実施例１における絶縁ゲート型電界効果トラ
ンジスタの製造方法を説明するための断面図である。ま
ず、図３（ａ）に示すように、低抵抗ｎ型単結晶シリコ
ンからなる半導体基板１上に高抵抗ｐ型半導体領域４を
エピタキシャル成長により形成する。次に、図３（ｂ）
に示すように、フォトリソグラフィによりレジストパタ
ーン２１を形成すし、この上よりイオン注入することに
より高抵抗ｐ型半導体領域４の所定の領域を選択的にｎ
型とする。

【００２１】次いで、図３（ｃ）に示すように、レジス
トパターン２１を除去した後、熱拡散することで低抵抗
ｎ型領域１ａを形成し、図３（ｄ）に示すように、この
上に埋め込み絶縁膜２としてシリコン酸化膜を形成す
る。これらの後、図示していないが、高抵抗ｎ型単結晶
シリコンを埋め込み絶縁膜２に接して張り合わせ、これ
を所定の厚さまでエッチングして半導体活性層３を形成
し、順次ソース領域５，ドレイン領域６，チャネル領域
７・・・と形成していく。なお、上記図３（ａ），
（ｂ）に工程において、高抵抗半導体領域４はシリコン
基板同士の張り合わせを用いて形成することもできる。

【００２２】この実施例では、半導体基板１にソース領
域５と同じ導電形であるｎ型を用いるので、基本的にド
レイン電位分布のチャネル領域７への侵入を防ぐことが
できる。一方、埋め込み絶縁膜２に接して半導体基板１
内のドレイン側に、半導体基板１の導電形とは異なる導
電形であるｐ型からなる高抵抗半導体領域４を形成する
ことによって、半導体基板１内のこの領域に空乏層を十
分広げて出力容量の低減を図ることができる。

【００２３】例えば、半導体基板１の不純物濃度が１×
１０¹⁷ｃｍ^-3、半導体基板１内の高抵抗半導体領域４の
不純物濃度が１×１０¹⁴ｃｍ^-3だとすると、この領域に
形成される空乏層は３μｍにおよび、接合深さ３μｍの
高抵抗半導体領域４を完全空乏化できることを意味す
る。すなわち、ドレイン電位の影響を防ぎながら、埋め
込み絶縁膜２として例えばシリコン酸化膜を用いる場
合、埋め込み酸化膜を１μｍ増加した場合とほぼ同等な
出力容量の低減ができる。

【００２４】実施例２．図２は、この発明の第２の実施例である絶縁ゲート型電
界効果トランジスタの構成を示す断面図である。同図に
おいて、１ａは高抵抗ｐ型単結晶シリコンの半導体基
板、４ａはゲート電極１２直下の半導体基板１ａの領域
に形成されたｎ型の低抵抗半導体領域であり、他の符号
は図１と同様である。この実施例では、半導体基板１ａ
にチャネル領域７と同じ導電形であるｐ型を用いている
ので、基本的に半導体基板１ａ内に空乏層を十分広げて
出力容量の低減を図ることができる。

【００２５】一方、埋め込み絶縁膜２に接して半導体基
板１ａ内のチャネル領域７下に、半導体基板１ａの導電
形とは異なるｎ型からなる低抵抗半導体領域４ａを形成
することによって、トレイン電位分布の侵入を防ぐこと
ができる。即ち、ドレイン電位の影響を防ぎながら出力
容量を低減できる。図６，７に示したのと同様なシミュ
レーションを、低抵抗のｎ型領域を設けた基板を用いて
行った場合、ゲート電圧をオフした後、０．００４μ秒
後にドレイン電位の侵入が消失し、電流もオフされる結
果を得た。

【００２６】次に、この実施例２における絶縁ゲート型
電界効果トランジスタの製造方法について説明する。図
４は、この実施例２における絶縁ゲート型電界効果トラ
ンジスタの製造方法を説明するための断面図である。ま
ず、図４（ａ）に示すように、高抵抗ｐ型単結晶シリコ
ンの半導体基板１ａ上に、フォトリソグラフィにより半
導体基板１ａの所定の領域が露出したレジストパターン
３１を形成する。

【００２７】次いで、この上よりイオン注入してレジス
トパターン３１を除去した後、熱拡散することで、図４
（ｂ）に示すように、半導体基板１ａ上の所定の領域に
低抵抗ｎ型半導体領域４ａを形成する。次に、埋め込み
絶縁膜２としてシリコン酸化膜を形成した後、高抵抗ｎ
型結晶シリコンを埋め込み絶縁膜２に接して張り合わ
せ、図４（ｃ）に示すように、これを所定の厚さにエッ
チングすることで半導体活性層３を形成する。この後、
図示していないが、低抵抗半導体領域４ａ上にゲート電
極が位置するように他の層を形成していく。

【００２８】以上の説明では、ドレイン領域６がソース
領域５と同じ第１の導電形である電力絶縁ゲート型電界
効果トランジスタとして電力用ＭＯＳＦＥＴを用いた
が、これに限るものではない。ドレイン領域がソース領
域とは異なる導電形の横型ＩＧＢＴについても同様であ
る。また、上記実施例では、ｎチャネルＭＯＳＦＥＴに
ついて説明したが、これに限るものではなく、Ｐチャネ
ルＭＯＳＦＥＴについても同様の効果を奏することはい
うまでもない。そして、埋め込み絶縁膜としてシリコン
酸化膜を用いるようにしているが、これに限るものでは
なく、シリコン窒化膜を用いるようにしても同様であ
る。

【００２９】

【発明の効果】以上説明したように、この発明によれ
ば、埋め込み絶縁膜下の半導体基板に形成される空乏層
の広がりを制御することで、ドレイン電圧による電位分
布がゲート電極下のチャネル領域に入り込まないように
した。このため、チャネル領域に反転層が形成されるこ
とが無く、ターンオフにおいてドレイン電流が流れな
い。従って、チャネル領域に対するドレイン電位の影響
を防ぎながら、ＳＯＩ構造の基板の埋め込み絶縁膜下に
形成される空乏層を広げて出力容量の低減を図れるとい
う効果がある。

【図面の簡単な説明】

【図１】この発明の１実施例である絶縁ゲート型電界効
果トランジスタの構成を示す断面図である。

【図２】の発明の第２の実施例である絶縁ゲート型電界
効果トランジスタの構成を示す断面図である。

【図３】実施例１における絶縁ゲート型電界効果トラン
ジスタの製造方法を説明するための断面図である。

【図４】実施例２における絶縁ゲート型電界効果トラン
ジスタの製造方法を説明するための断面図である。

【図５】ＳＯＩ基板に形成された電力用ＭＯＳＦＥＴの
構成を示す断面図である。

【図６】図５の電力用ＭＯＳＦＥＴにおいて、シミュレ
ーションして得た２次電位分布と電流ベクトルを示した
電位分布図，電流状態図である。

【図７】図５の電力用ＭＯＳＦＥＴにおいて、シミュレ
ーションして得た２次電位分布と電流ベクトルを示した
電位分布図，電流状態図である。

【図８】埋め込み絶縁膜下にｎ型の半導体基板を用いた
場合において、シミュレーションして得た２次電位分布
を示した電位分布図である。

【符号の説明】

１，１ａ半導体基板２埋め込み絶縁膜３半導体活性層４高抵抗半導体領域４ａ低抵抗半導体領域５ソース領域６ドレイン領域７チャネル領域８オフセットゲート領域９ゲート絶縁膜１０ソース電極１１ドレイン電極１２ゲート電極１３層間絶縁膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者谷内利明東京都千代田区内幸町１丁目１番６号日本電信電話株式会社内

Claims

【特許請求の範囲】

【請求項１】第１導電形の半導体基板上に形成された
埋め込み絶縁膜と、この埋め込み絶縁膜上に形成された
半導体活性層と、この半導体活性層上にゲート絶縁膜を
介して形成されたゲート電極と、このゲート電極下の前
記半導体活性層に形成された第２導電形のチャネル領域
と、このチャネル領域と接するように前記半導体活性層
に形成された第１導電形のソース領域と、前記チャネル
領域と接するように前記半導体活性層に形成された第１
導電形のオフセット領域と、このオフセット領域の前記
チャネル領域とは反対側に前記オフセット領域と接する
ように前記半導体活性層に形成された第１導電形のドレ
イン領域とを備えた絶縁ゲート型電界効果トランジスタ
において、前記半導体基板の前記オフセット領域下の所定の境界か
らドレイン領域側の領域に前記埋め込み絶縁膜と接する
ように第２導電形の半導体領域が形成されていることを
特徴とする絶縁ゲート型電界効果トランジスタ。
【請求項２】第１導電形の半導体基板上に形成された
埋め込み絶縁膜と、この埋め込み絶縁膜上に形成された
半導体活性層と、この半導体活性層上にゲート絶縁膜を
介して形成されたゲート電極と、このゲート電極下の前
記半導体活性層に形成された第１導電形のチャネル領域
と、このチャネル領域と接するように前記半導体活性層
に形成された第２導電形のソース領域と、前記チャネル
領域と接するように前記半導体活性層に形成された第２
導電形のオフセット領域と、このオフセット領域の前記
チャネル領域とは反対側に前記オフセット領域と接する
ように前記半導体活性層に形成された第２導電形のドレ
イン領域とを備えた絶縁ゲート型電界効果トランジスタ
において、前記半導体基板の少なくとも前記チャネル領域直下の領
域を含む所定の領域に前記埋め込み絶縁膜と接するよう
に第２導電形の半導体領域が形成されていることを特徴
とする絶縁ゲート型電界効果トランジスタ。