KR100252881B1 - 씨모스펫 및 그 제조방법 - Google Patents
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Abstract
씨모스펫 및 그 제조방법에 관한 것으로 특히, 초고속 및 초집적에 적당하고, 래치업 및 핫 캐리어 문제를 방지할 수 있는 씨모스펫 및 그 제조방법에 관한 것이다. 이와 같은 씨모스펫은 기판, 상기 기판위에 형성된 매몰 절연막, 상기 매몰 절연막상에 소정간격 이격되어 각각 형성된 제 1, 제 2 절연막, 상기 제 1 및 제 2 절연막상에 각각 형성된 제 1 도전형 제 1 반도체층과 제 2 도전형 제 1 반도체층, 상기 제 1 도전형 제 1 반도체층 및 제 2 도전형 제 1 반도체층상에 각각 형성된 제 2 도전형 제 2 반도체층과 제 1 도전형 제 2 반도체층, 상기 제 2 도전형 제 2 반도체층 및 제 1 도전형 제 2 반도체층상에 각각 형성된 제 1 도전형 제 3 반도체층과 제 2 도전형 제 3 반도체층, 상기 제 1, 제 2 절연막 사이의 상기 제 1, 제 2 도전형 제 1, 제 2 및 제 3 반도체층 표면 및 매몰 절연막의 표면과 상기 제 1 도전형 제 3 반도체층 및 제 2 도전형 제 3 반도체층의 상측 표면에 소정거리 형성된 게이트 절연막, 상기 게이트 절연막상에 형성된 게이트 전극을 포함한다.
Description
본 발명은 씨모스펫 및 그 제조방법에 관한 것으로 특히, 초고속 및 초집적에 적당하고, 래치업 및 핫 캐리어 문제를 방지할 수 있는 씨모스펫 및 그 제조방법에 관한 것이다.
모스(MOS : Metal Oxide Semiconductor) 기술은기술은 실리콘 반도체 표면을 양질의 절연특성을 가진 실리콘 산화막으로 처리하는 것으로서 트랜지스터의 특성 및 제조방법에 혁신적인 개량을 가져온 기술이다. 이 모스(MOS) 기술의 발명으로 반도체 표면 디바이스의 실용화에 박차가 가해져서 1962년 텍사스 인스트루먼트(texas instruments)사에서 최초의 전계효과 트랜지스터(FET : Field Effect Transistor)가 발표되었다.
이러한 모스펫(MOSFET) 소자로는 피모스(pMOS), 엔모스(nMOS) 그리고 씨모스(CMOS : Complementary Metal Oxide Semiconductor)가 있다. 모스소자는 초기에는 소비전력 및 집적회로 제조시 프로세스 콘트롤이 비교적 용이한 피모스(pMOS) 소자를 주로 사용하였으나 소자의 스피드를 중요시하게 됨에 따라 캐리어의 이동도(mobility)가 정공의 이동도(mobility) 보다 약 2.5배 정도 빠른 이동도(mobility)를 갖고 있는 전자를 이용하는 엔모스(nMOS) 소자를 이용하게 되었다. 그리고 씨모스(CMOS) 소자는 집적밀도와 제조 프로세스가 복잡하다는 점에서는 피모스(pMOS)나 엔모스(nMOS) 소자 보다는 떨어지지만 소비전력이 아주 적다는 특징이 있다. 현재는 소자의 메모리부는 엔모스를 사용하고 주변회로부에서는 씨모스를 사용하는 방식으로 바뀌고 있다.
그리고 이와 같은 씨모스는 반도체 소자의 구성이 반도체기판내에서 시작되는 벌크(Bulk)씨모스와 절연층상에 실리콘(Si) 단결정 박막을 형성하고 그위에 반도체 소자를 형성하는 에스오아이(SOI : Silicon On Insulator)씨모스로 구분된다.
상기 SOI 구조는 기판에 관계되는 일체의 용량이나 기생효과(寄生效果)를 무시할 수 있어 소자 분리구조에서 나타나는 래치 업 현상이나 소프트에러 현상이 없는 씨모스 회로를 구성할 수 있는 잇점이 있다.
SOI를 기술적인 면에서 분류하면 사파이어(Sapphire) 등의 단결정 절연층상에 단결정을 성장시키는 에피택셜 성장법과 절연막인 산화막상에 다결정 또는 비정질 실리콘 박막을 퇴적(deposition)하고 이 실리콘 박막을 가로방향으로 용융 재결정시키거나 또는 고상성장(solid phase epitaxy)시키는 퇴적막 재결정화법 및 반도체기판중에 산화막 등의 절연층을 매입(buried)하는 단결정 분리법 등이 있다. 그중에서 에피택셜 퇴적법은 SOS(Silicon On Sapphire)가 대표적이다. 그리고, 퇴적막 재결정화법중 용융 재결정화법은 산화막 상에 CVD법 등에 따라 퇴적한 다결정 실리콘 박막의 일부를 레이저 빔이나 전자 빔 등의 에너지 빔으로 가열, 용융하고 그 용융영역을 웨이퍼 상에서 재결정화하여 단결정 박막을 얻는 방법이며, 고상(固相)성장법은 기판상에서 절연막의 여러 결정영역에 비정질 실리콘막을 퇴적하고 어닐링하여 에피택셜 성장시키는 방법이다. 마지막으로 단결정 분리법은 단결정 실리콘 기판 중에 산소이온 또는 질소이온을 이온주입하여 표면층의 단결정 실리콘층을 남기고 내부에 산화막층 또는 질화막층을 매입(buried)하여 SOI 구조로 이용하는 방법이다. 특히 산소이온을 이온 주입하는 방식을 SIMOX(Separation by IMplanted OXygen)라고 한다.
이와 같이 완전한 분리 구조를 갖는 SOI 구조는 여러잇점이 있는데 특히 SOI 씨모스는 벌크 씨모스에 비해 저소비전력, 고집적도, 내(耐)소프트에러, 내(耐)래치업, 고속동작이라고 하는 점에서 우수하다.
이와 같은 종래 씨모스펫을 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 종래 씨모스펫의 단면구조도이다.
종래 씨모스펫은 도 1에 나타낸 바와 같이, 반도체기판(1)에 소정간격으로 형성된 p형 및 n형 웰(2)(3)과, 상기 p형 웰(2) 및 n형 웰(3)의 계면을 포함한 기판에 형성된 격리산화막(4)과, 상기 격리산화막(4)사이의 p형 웰(2) 및 n형 웰(3)의 소정영역상측으로 게이트 산화막(5)을 개재하여 형성된 제 1, 제 2 게이트 전극(6)(7)과, 상기 제 1, 제 2 게이트 전극(6)(7) 양측면 하부의 p형 및 n형 웰(2)(3)에 형성된 n형 불순물 영역(8) 및 p형 불순물 영역(9)을 포함한다.
이때, 상기 불순물 영역(8)(9)은 각각 NMOS(N channel MOS)와 PMOS(P channel MOS)의 소오스/드레인 영역이다.
이와 같은 씨모스펫의 동작은 PMOS의 게이트 전극으로 사용하는 제 2 게이트 전극(7)에 로우(low)의 입력 신호가 인가되면, PMOS가 온되어 전원전압이 출력되고, NMOS의 게이트 전극으로 사용하는 제 1 게이트 전극(6)에 하이(high)신호가 인가되면 PMOS는 턴 오프되고, NMOS는 턴 온되어 출력전압은 접지전압의 값을 갖게 된다.
즉, 이와 같은 씨모스펫은 인버터로 작용하며 NMOS의 문턱전압과 PMOS의 문턱전압의 부호가 다른 성질을 이용하여 두 개의 트랜지스터가 교대로 온/오프되게 구성한 것이다.
종래 씨모스펫에 있어서는 다음과 같은 문제점이 있었다.
첫째, 씨모스펫의 크기가 미세화되면서 소오스/드레인과 벌크사이에 접합용량이 커져 동작속도가 저하되고, 드레인과 벌크 사이에 전압이 인가됨에 따라 핫 캐리어로 인한 소자 신뢰성이 저하되었고 그뿐만 아니라 NMOS와 PMOS간의 간격이 미세화됨에 따라 기억 파괴현상인 래치-업(latch-up)현상이 발생하였다.
둘째, 소오스/드레인 영역이 측방향(lateral)으로 형성되므로 집적도에 한계가 있다.
본 발명은 상기한 바와 같은 종래 씨모스펫의 문제점들을 해결하기 위하여 안출한 것으로 SOI구조의 기판을 이용함과 동시에 채널 영역을 수직구조로 형성하여 집적도 및 소자 특성을 향상시킨 씨모스펫 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래 씨모스펫의 단면구조도
도 2는 본 발명 씨모스펫의 단면구조도
도 3a 내지 도 3r은 본 발명 씨모스펫의 제조공정 단면도
도면의 주요부분에 대한 부호의 설명
11 : 실리콘기판 12 : 매몰 절연막
13a, 13b : 제 1, 제 2 절연막
14a, 14b : 제 1, 제 2 도전형 제 1 반도체층
15 : 제 3 절연막
16a, 16b : 제 1, 제 2 도전형 제 2 반도체층
17 : 제 4 절연막
18a, 18b : 제 1, 제 2 도전형 제 3 반도체층
19 : 제 5 절연막 20a : 게이트 전극
21 : 측벽 스페이서
본 발명에 따른 씨모스펫은 기판, 상기 기판위에 형성된 매몰 절연막, 상기 매몰 절연막상에 소정간격 이격되어 각각 형성된 제 1, 제 2 절연막, 상기 제 1 및 제 2 절연막상에 각각 형성된 제 1 도전형 제 1 반도체층과 제 2 도전형 제 1 반도체층, 상기 제 1 도전형 제 1 반도체층 및 제 2 도전형 제 1 반도체층상에 각각 형성된 제 2 도전형 제 2 반도체층과 제 1 도전형 제 2 반도체층, 상기 제 2 도전형 제 2 반도체층 및 제 1 도전형 제 2 반도체층상에 각각 형성된 제 1 도전형 제 3 반도체층과 제 2 도전형 제 3 반도체층, 상기 제 1, 제 2 절연막 사이의 상기 제 1, 제 2 도전형 제 1, 제 2 및 제 3 반도체층 표면 및 매몰 절연막의 표면과 상기 제 1 도전형 제 3 반도체층 및 제 2 도전형 제 3 반도체층의 상측 표면에 소정거리 형성된 게이트 절연막, 상기 게이트 절연막상에 형성된 게이트 전극을 포함한다. 그리고, 상기한 바와 같은 씨모스펫의 제조방법은 반도체기판상에 매몰 절연막과, 매몰 절연막상에 절연막을 형성하는 단계, 상기 절연막의 소정영역을 선택적으로 제거하여 제 1, 제 2 절연막으로 분리하는 단계, 상기 제 1, 제 2 절연막상에 각각 제 1 도전형 제 1 반도체층과 제 2 도전형 제 1 반도체층을 형성하는 단계, 상기 제 1 도전형 제 1 반도체층과 제 2 도전형 제 1 반도체층상에 각각 제 2 도전형 제 2 반도체층과 제 1 도전형 제 2 반도체층을 형성하는 단계, 상기 제 2 도전형 제 2 반도체층과 제 1 도전형 제 2 반도체층상에 각각 제 1 도전형 제 3 반도체층과 제 2 도전형 제 3 반도체층을 형성하는 단계, 상기 제 1, 제 2 절연막과 매몰 절연막 및 제 1도전형 제 1, 제 2 및 제 3 반도체층과, 제 2 도전형 제 1, 제 2 및 제 3 반도체층의 표면에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 전도층을 형성하는 단계, 게이트 전극영역을 정의하여 상기 게이트 전극 영역에만 남도록 상기 전도층 및 게이트 절연막을 패터닝하여 게이트 전극을 형성하는 단계를 포함한다.
이와 같은 본 발명 씨모스펫 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명 씨모스펫의 단면 구조도이다.
본 발명에 따른 씨모스펫은 도 2에 나타낸 바와 같이, 기판(11)과, 상기 기판위에 형성된 매몰 절연막(12)과, 상기 매몰 절연막(12)상에 소정간격 이격되어 각각 형성된 제 1, 제 2 절연막(13a)(13b)과, 상기 제 1, 제 2 절연막(13a)(13b)상에 각각 형성된 제 1 도전형 제 1 반도체층(14a) 및 제 2 도전형 제 1 반도체층(14b)과, 상기 제 1 도전형 제 1 반도체층(14a) 및 제 2 도전형 제 1 반도체층(14b)상에 각각 형성된 제 2 도전형 제 2 반도체층(16a) 및 제 1 도전형 제 2 반도체층(16b)과, 상기 제 2 도전형 제 2 반도체층(16a) 및 제 1 도전형 제 2 반도체층(16b)상에 각각 형성된 제 1 도전형 제 3 반도체층(18a) 및 제 2 도전형 제 3 반도체층(18b)과, 상기 제 1, 제 2 절연막(13a)(13b) 사이의 상기 제 1, 제 2 도전형 제 1, 제 2 및 제 3 반도체층(14a)(14b)(16a)(16b)(18a)(18b) 표면 및 매몰 절연막(12)의 표면과 상기 제 1 도전형 제 3 반도체층(18a) 및 제 2 도전형 제 3 반도체층(18b)의 상측 표면에 소정거리 형성된 게이트 절연막(19)과, 상기 게이트 절연막(19)상에 형성된 게이트 전극(20a)을 포함하여 구성된다.
이때, 상기 반도체층들(14a)(14b)(16a)(16b)918a)(18b)은 에피택셜층(epitaxial layer)이고, 상기 제 1, 제 2 절연막(13a)(13b)은 사파이어층이다. 그리고, 상기 기판(11)은 실리콘기판이다.
그리고, 상기 제 1 도전형 제 1 반도체층(14a)과 제 2 도전형 제 1 반도체층(14b)에는 각각 접지전압(Gnd) 및 전원전압(VDD)이 인가되고, 상기 게이트 전극(20a)은 입력단자(Input)와 연결되고, 게이트 전극(20a) 양측면에 형성된 제 1 도전형 제 3 반도체층(18a) 및 제 2 도전형 제 3 반도체층(18b)은 공통으로 출력단자(Output)에 연결된다. 즉, 상기 제 1 도전형 제 1 반도체층(14a)과 제 2 도전형 제 1 반도체층(14b)은 소오스이고, 제 1 도전형 제 3 반도체층(18a) 및 제 2 도전형 제 3 반도체층(18b)은 드레인이며, 상기 제 1 도전형 제 2 반도체층(16a)과 제 2 도전형 제 2 반도체층(16b)은 채널영역이다. 즉, 소오스/드레인 영역이 수직(vertical)구조로 형성된것이다. 그리고, 상기 게이트 전극(20a)의 양측면에는 절연물을 이용한 측벽 스페이서(21)가 형성된다.
도 3a 내지 도 3r은 본 발명 씨모스펫의 제조공정 단면도이다.
먼저, 도 3a에 나타낸 바와 같이, 실리콘기판(11), 매몰 절연막(12) 및 절연층(13)으로 이루어진 SOI(Silicon On Insulator)구조의 기판상에 감광막(PR11)을 도포한다. 이어서, 엔모스 및 피모스영역을 정의하여 그 사이의 절연층(13)이 노출되도록 상기 감광막(PR11)을 패터닝(노광 + 현상)한다. 이때, 상기 절연층(13)은 사파이어(Sapphire)로 형성한다. 즉, SOI 구조의 기판중에서도 SOS(Silicon On Sapphire)구조로 형성하는 것이다. 이때, 상기 사파이어는 절연성이 있으며, 에피택셜 성장이 비교적 용이하게 이루어지는 층으로 단결정 실리콘층을 성장시키는데 매우 우수한 특성이 있는 것으로 알려져 있다.
도 3b에 나타낸 바와 같이, 상기 패터닝된 감광막(PR11)을 마스크로 이용한 식각공정으로 상기 절연층(13)을 선택적으로 제거하여 제 1, 제 2 절연막(13a)(13b)으로 분리한다. 이어서, 감광막(PR11)을 제거한다. 그다음, 상기 제 1, 제 2 절연막(13a)(13b)상에 선택적으로 제 1 반도체층(14)을 형성한다. 이때, 상기 제 1 반도체층(14)은 사파이어층인 제 1, 제 2 절연막(13a)(13b)을 에피택셜 성장시켜 형성하거나 전면에 실리콘층을 형성(deposition)한다음 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 형성한다.
도 3c에 나타낸 바와 같이, 상기 제 1 반도체층(14)을 포함한 전면에 감광막(PR12)을 도포한후 노광 및 현상공정으로 제 1 절연막(13a)상측의 제 1 반도체층(14)만이 노출되도록 상기 감광막(PR12)을 패터닝한다. 이어서, 패터닝된 감광막(PR12)을 마스크로 이용한 이온주입공정으로 노출된 제 1 반도체층(14)상에 제 1 도전형 불순물 이온을 주입하여 제 1 도전형 제 1 반도체층(14a)을 형성한다. 이때, 상기 불순물 이온은 고농도의 n형(n+) 불순물 이온을 주입한다.
도 3d에 나타낸 바와 같이, 상기 감광막(PR12)을 제거한다음, 상기 제 1 도전형 제 1 반도체층(14a) 및 제 1 반도체층(14)을 포함한 전면에 감광막(PR13)을 도포한후 노광 및 현상공정으로 제 1 도전형 제 1 반도체층(14a)상에만 남도록 상기 감광막(PR13)을 패터닝한다. 이어서, 패터닝된 감광막(PR13)을 마스크로 이용한 이온주입공정으로 노출된 제 1 반도체층(14)상에 제 2 도전형 불순물 이온을 주입하여 제 2 도전형 제 1 반도체층(14b)을 형성한다. 이때, 상기 제 2 도전형 불순물 이온은 상기 제 1 도전형 제 1 반도체층(14a)에 주입된 불순물 이온과 반대 도전형의 불순물 이온을 주입하는 것으로 고농도 p형(p+) 불순물 이온을 주입한다.
도 3e에 나타낸 바와 같이, 상기 감광막(PR13)을 제거한다. 이어서, 상기 제 1 도전형 제 1 반도체층(14a) 및 제 2 도전형 제 1 반도체층(14b)사이의 매몰 절연막(12)상에 제 3 절연막(15)을 형성한다. 이때, 산화막과 질화막중 어느 하나로 형성하며, 산화막으로 형성하였을 경우에는 HLD(High temperature Low pressure Dielectric)로 형성한다. 이어서, 상기 제 1 도전형 제 1 반도체층(14a) 및 제 2 도전형 제 1 반도체층(14b)상에만 선택적으로 제 2 반도체층(16)을 형성한다. 이때, 도 3b에서 나타낸 바와 같은 제 1 반도체층(14)을 형성하는 것과 동일한 방법을 사용하여 형성한다. 즉, 상기 제 3 절연막(15)은 제 2 반도체층(16)을 형성할 때 제 1 반도체층들(14a)(14b)상에만 선택적으로 형성하기 용이하도록하기 위하여 형성하는 것이다.
도 3f에 나타낸 바와 같이, 상기 제 3 절연막(15)을 제거한다. 이어서, 상기 제 2 반도체층(16)을 포함한 전면에 감광막(PR14)을 도포한후 노광 및 현상공정으로 제 1 절연막(13a)상측의 제 2 반도체층(16)만이 노출되도록 상기 감광막(PR14)을 선택적으로 패터닝한다. 이어서, 패터닝된 감광막(PR14)을 마스크로 이용한 이온주입공정으로 노출된 제 2 반도체층(16)상에 제 2 도전형 불순물 이온을 주입하여 제 2 도전형 제 2 반도체층(16a)을 형성한다. 이때, 상기 불순물 이온은 저농도의 p형(p-) 불순물 이온을 주입한다. 즉, 상기 제 2 도전형 제 2 반도체층(16)은 엔모스의 채널영역으로 이용할 층이다.
도 3g에 나타낸 바와 같이, 상기 감광막(PR14)을 제거한다음, 상기 제 2 도전형 제 2 반도체층(16a) 및 제 2 반도체층(16)을 포함한 전면에 감광막(PR15)을 도포한후 노광 및 현상공정으로 제 2 도전형 제 2 반도체층(16a)상에만 남도록 상기 감광막(PR15)을 패터닝한다. 이어서, 패터닝된 감광막(PR15)을 마스크로 이용한 이온주입공정으로 노출된 제 2 반도체층(16)상에 제 1 도전형 불순물 이온을 주입하여 제 1 도전형 제 2 반도체층(16b)을 형성한다. 이때, 상기 불순물 이온은 저농도의 n형(n-) 불순물 이온을 주입한다. 즉, 상기 제 1 도전형 제 2 반도체층(16b)은 피모스의 채널영역으로 이용할 층이다.
도 3h에 나타낸 바와 같이, 상기 감광막(PR15)을 제거한다. 이어서, 상기 반도체층들(14a)(14b)(16a)(16b)사이의 매몰 절연막(12)상에 제 4 절연막(17)을 형성한다.
도 3i에 나타낸 바와 같이, 상기 제 2 도전형 제 2 반도체층(16a) 및 제 1 도전형 제 2 반도체층(16b)상에만 선택적으로 제3 반도체층(18)을 형성한다. 이때, 도 3b 및 도 3e에서 나타낸 바와 같은 제 1, 제 2 반도체층(14)(16)을 형성하는 것과 동일한 방법을 사용하여 형성한다.
도 3j에 나타낸 바와 같이, 상기 제 4 절연막(17)을 제거한다. 이어서, 상기 제 1, 제 2 절연막(13a)(13b)의 표면 및 매몰 절연막(12)의 표면을 포함한 상기 반도체층(14a)(14b)(16a)(16b)(18)표면에 제 5 절연막(19)을 형성한다.
도 3k에 나타낸 바와 같이, 상기 제 5 절연막(19)상에 감광막(PR16)을 도포한다음 노광 및 현상공정으로 제 1 절연막(13a)상측의 제 5 절연막(19)만이 노출되도록 상기 감광막(PR16)을 패터닝한다. 이어서, 패터닝된 감광막(PR16)을 마스크로 이용한 이온주입공정으로 제 5 절연막(19)을 통하여 제 3 반도체층(18)상에 제 1 도전형 불순물 이온을 주입하여 제 1 도전형 제 3 반도체층(18a)을 형성한다. 이때, 상기 불순물 이온은 고농도의 n형(n+) 불순물 이온을 주입한다.
도 3l에 나타낸 바와 같이, 상기 감광막(PR16)을 제거한다. 이어서, 상기 제 5 절연막(19)상에 감광막(PR17)을 도포한후 노광 및 현상공정으로 제 2 절연막(13b)상측의 제 5 절연막(19)만이 노출되도록 상기 감광막(PR17)을 패터닝한다. 그다음, 패터닝된 감광막(PR17)을 마스크로 이용한 이온주입공정으로 제 5 절연막(19)을 통하여 제 3 반도체층(18)상에 제 2 도전형 불순물 이온을 주입하여 제 2 도전형
제 3 반도체층(18b)을 형성한다. 이때, 상기 불순물 이온은 고농도의 p형(p+) 불순물 이온을 주입한다. 즉, 제 1 절연막(13a)상측으로는 엔모스의 소오스/드레인 영역으로 이용한 제 1 도전형 제 1 반도체층(14a) 및 제 1 도전형 제 3 반도체층(18a)을 형성하는 것이고, 제 2 절연막(13b) 상측으로는 피모스의 소오스/드레인 영역으로 이용할 제 2 도전형 제 1 반도체층(14b) 및 제 2 도전형 제 3 반도체층(18b)을 형성하는 것이다. 이때, 상기한 바와 같은 제 1 도전형 제 3 반도체층(18a)과 제 2 도전형 제 3 반도체층(18b)을 형성하기 위한 이온주입공정은 상기 제 5 절연막(19)을 형성하는 공정전에 실시할 수도 있다.
도 3m에 나타낸 바와 같이, 상기 감광막(PR17)을 제거한다. 이어서, 상기 제 5 절연막(19) 전면에 전도층(20)을 형성한다. 이때, 폴리실리콘을 이용하여 형성한다.
도 3n에 나타낸 바와 같이, 상기 전도층(20)상에 감광막(PR18)을 도포한후 게이트 전극 영역을 정의하여 게이트 전극 영역의 전도층(20)상에만 남도록 상기 감광막(PR18)을 패터닝한다.
도 3o에 나타낸 바와 같이, 상기 패터닝된 감광막(20)을 마스크로 이용한 식각공정으로 상기 전도층(20)을 선택적으로 제거하여 게이트 전극(20a)을 형성한다. 이때, 상기 게이트 전극(20a)하부의 제 5 절연막(19)도 같이 제거한다.
도 3p에 나타낸 바와 같이, 상기 게이트 전극(20a)양측면에 측벽 스페이서(21)를 형성한다.
도 3q에 나타낸 바와 같이, 상기 게이트 전극(20a) 및 측벽 스페이서(21)를 포함한 제 3 반도체층(18a)(18b)전면에 감광막(PR19)을 도포한다음, 노광 및 현상공정으로 상기 게이트 전극(20a) 및 게이트 전극(20a)양측면의 측벽 스페이서(21)에 인접한 제 3 반도체층(18a)(18b)상에만 남도록 패터닝한다.
도 3r에 나타낸 바와 같이, 패터닝된 상기 감광막(PR19)을 마스크로 이용한 식각공정으로 상기 제 3 및 제 2 반도체층(18a)(18b)(16a)(16b)을 선택적으로 제거한다. 이때, 상기 제 1 반도체층(14a)(14b)은 식각되지 않도록 한다. 이어서, 상기 감광막(PR19)을 제거한다. 이어서, 도면상에 상세하게 설명하지는 않았지만 상기 제 1 반도체층(14a)(14b)중 제 1 도전형 제 1 반도체층(14a)(n+형 불순물이 도프트된 소오스)은 접지단자(Gnd)와 연결시키고, 제 2 도전형 제 1 반도체층(14b)은(p+형 불순물이 도프트된 소오스) 전원전압(VDD)과 연결시키며, 게이트 전극(20a)은 입력단자(Input)과 연결시키며, 게이트 전극(20a)양측면의 제 1 도전형 제 3 반도체층(18a)과 제 2 도전형 제 3 반도체층(18b)(n+형 드레인 영역과 p+ 드레인 영역)은 공통으로 출력단자에 연결시키는 공정을 진행한다
이와 같은 본 발명 씨모스펫의 동작은 종래와 동일하므로 설명을 생락하기로 한다.
본 발명에 따른 씨모스펫 및 그 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, SOS 기판상에 피모스와 엔모스로 구성되는 씨모스펫을 구성하므로 래치-업 현상을 방지할 수 있어 씨모스펫의 신뢰도를 향상시킬 수 있다.
둘째, 씨모스의 게이트 전극을 공통으로 구성하고, 소오스/드레인 영역을 수직하게 구성하여 초고집적화에 유리한 씨모스펫을 제공할 수 있다.
셋째, 소오스/드레인 영역의 접합부를 최소로하여 접합용량이 작아지므로 초고속동작특성을 갖는 스위칭 인버터를 구현할 수 있다.
Claims (6)
- 기판;상기 기판위에 형성된 매몰 절연막;상기 매몰 절연막상에 소정간격 이격되어 각각 형성된 제 1, 제 2 절연막;상기 제 1 및 제 2 절연막상에 각각 형성된 제 1 도전형 제 1 반도체층과 제 2 도전형 제 1 반도체층;상기 제 1 도전형 제 1 반도체층 및 제 2 도전형 제 1 반도체층상에 각각 형성된 제 2 도전형 제 2 반도체층과 제 1 도전형 제 2 반도체층;상기 제 2 도전형 제 2 반도체층 및 제 1 도전형 제 2 반도체층상에 각각 형성된 제 1 도전형 제 3 반도체층과 제 2 도전형 제 3 반도체층;상기 제 1, 제 2 절연막 사이의 상기 제 1, 제 2 도전형 제 1, 제 2 및 제 3 반도체층 표면 및 매몰 절연막의 표면과 상기 제 1 도전형 제 3 반도체층 및 제 2 도전형 제 3 반도체층의 상측 표면에 소정거리 형성된 게이트 절연막;상기 게이트 절연막상에 형성된 게이트 전극을 포함하여 구성됨을 특징으로 하는 씨모스펫.
- 제 1 항에 있어서, 상기 제 1, 제 2, 제 3 반도체층은 에피택셜층인 것을 특징으로 하는 씨모스펫.
- 제 1 항에 있어서, 상기 제 1 도전형 제 1, 제 3 반도체층과 제 2 도전형 제 1, 제 3 반도체층은 상기 제 1, 제 2 도전형 제 2 반도체층에 비하여 상대적으로 고농도의 불순물이 도프트된 층인 것을 특징으로 하는 씨모스펫.
- 제 1 항에 있어서, 상기 제 2 도전형 제 2 반도체층과 제 1 도전형 제 2 반도체층 및 제 1 도전형 제 3 반도체층과 제 2 도전형 제 3 반도체층은 상기 제 1 도전형 제 1 반도체층 및 제 2 도전형 제 1 반도체층보다 좁은 폭으로 형성됨을 특징으로 하는 씨모스펫.
- 반도체기판상에 매몰 절연막과, 매몰 절연막상에 절연막을 형성하는 단계;상기 절연막의 소정영역을 선택적으로 제거하여 제 1, 제 2 절연막으로 분리하는 단계;상기 제 1, 제 2 절연막상에 각각 제 1 도전형 제 1 반도체층과 제 2 도전형 제 1 반도체층을 형성하는 단계;상기 제 1 도전형 제 1 반도체층과 제 2 도전형 제 1 반도체층상에 각각 제 2 도전형 제 2 반도체층과 제 1 도전형 제 2 반도체층을 형성하는 단계;상기 제 2 도전형 제 2 반도체층과 제 1 도전형 제 2 반도체층상에 각각 제 1 도전형 제 3 반도체층과 제 2 도전형 제 3 반도체층을 형성하는 단계;상기 제 1, 제 2 절연막과 매몰 절연막 및 제 1도전형 제 1, 제 2 및 제 3 반도체층과, 제 2 도전형 제 1, 제 2 및 제 3 반도체층의 표면에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 전도층을 형성하는 단계;게이트 전극영역을 정의하여 상기 게이트 전극 영역에만 남도록 상기 전도층 및 게이트 절연막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 씨모스펫 제조방법.
- 제 5 항에 있어서, 상기 게이트 전극을 형성한다음, 상기 게이트 전극을 포함한 상기 제 1, 제 2 도전형 제 3 반도체층상에 감광막을 도포하는 단계와, 노광 및 현상공정으로 상기 게이트 전극 및 게이트 전극에 인접한 상기 제 1, 제 2 도전형 제 3 반도체층상에만 남도록 상기 감광막을 패터닝하는 단계와, 패터닝된 상기 감광막을 마스크로 이용한 식각공정으로 상기 제 1, 제 2 도전형 제 3 반도체층 및 제 1, 제 2 도전형 제 2 반도체층을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 씨모스펫의 제조방법.
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