JP2003234479A - 電界効果型トランジスタ - Google Patents

電界効果型トランジスタ

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JP2003234479A JP2003025736A JP2003025736A JP2003234479A JP 2003234479 A JP2003234479 A JP 2003234479A JP 2003025736 A JP2003025736 A JP 2003025736A JP 2003025736 A JP2003025736 A JP 2003025736A JP 2003234479 A JP2003234479 A JP 2003234479A
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俐昭 黄
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
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    • H01L29/78Field effect transistors with field effect produced by an insulated gate
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    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H01L29/78615Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact

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Abstract

(57)【要約】 【課題】 SOI−MOSFET等において、寄生容量
を抑制しながら、余剰な正孔を排出する経路を設ける。 【解決手段】 半導体基板1上に絶縁膜を介して半導体
層3が設けられ、半導層3上にゲート絶縁膜7を介して
ゲート電極8が形成され、ゲート電極下部の半導体層は
不純物が低濃度に導入されたチャネル形成領域5をな
し、チャネル形成領域5に接する領域に、チャネル形成
領域の表面よりもその表面が下方に位置するキャリア流
路12がある幅をもって形成され、キャリア流路はボデ
ィコンタクトに接続される。

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、電界効果型トラン
ジスタに関し、特に詳しくは、SOI(Silicon
on Insulator)構造を持つ電界効果型ト
ランジスタに関する。 【0002】更には、LSIの構成要素となるSOI構
造の電界効果型トランジスタにおいて、基板浮遊効果を
抑制し、素子領域端でのリーク電流を防止する電界効果
型トランジスタに関する。 【0003】 【従来の技術】通常の電界効果型トランジスタでは、チ
ャネルを流れる第一導電型キャリアが衝突電離を起こす
ことによって発生する第二導電型キャリアは、基板に流
れ込む。 【0004】従って、第二導電型キャリアがチャネル近
傍に残ることは無い。その例として、前記第一導電型を
n型としたnチャネル電界効果型トランジスタの場合
を、図26に示す。 【0005】記号1はシリコン基板、101はソース、
102はドレイン、7はゲート酸化膜、8はゲート電
極、5はチャネル形成領域である。第一導電型キャリア
は電子、第二導電型キャリアは正孔である。図中記号e
で示した電子が、チャネル形成領域のドレイン寄りの位
置で衝突電離を起こし、正孔hを発生させる。 【0006】発生した正孔hは、シリコン基板の下の方
に流れていくので、チャネル近傍には残らない。 【0007】しかし、絶縁体上の半導体層(SOI層)
にチャネルが形成されるSOI電界効果型トランジスタ
(SOI−MOSFET)では、衝突電離によって発生
した第二導電型キャリアが、有効に排除されない。その
例として、nチャネルSOI−MOSFETの場合を、
図27に示す。 【0008】記号2は埋め込み酸化膜、3はシリコンよ
りなるSOI層である。この場合、衝突電離によって発
生した正孔は、絶縁体である埋め込み酸化膜2に邪魔さ
れて基板1に流れ込めない。このため、チャネル近傍に
余剰な正孔が蓄積し、素子の特性が変動してしまう。 【0009】この問題は基板浮遊効果、または寄生バイ
ポーラ効果等と呼ばれる。余剰となる第二導電型キャリ
アは、nチャネルトランジスタでは正孔、pチャネルト
ランジスタでは電子である。 【0010】SOI−MOSFETの基板浮遊効果を解
消または抑制するには、何らかの方法で余剰なキャリア
を取り除けば良い。LSIにおいては、図30に示すよ
うに、電界効果型トランジスタの主要部を成す素子領域
10と、それを囲む素子分離領域11が配置される。 【0011】素子領域にはソース/ドレイン領域9とチ
ャネル形成領域5(ゲート電極下の不純物濃度の低い領
域)が形成される。チャネル形成領域から余剰なキャリ
アを除くには、図中の矢印のように、チャネル形成領域
と素子分離領域とが接する位置から、素子分離領域側に
余剰キャリアを流せば良い。 【0012】余剰キャリアを素子分離領域に流して取り
除く例として、チェンらによって、1996シンポジウ
ム・オン・ブイエルエスアイ・テクノロジー・ダイジェ
スト・オブ・テクニカル・ペーパーズ、92〜93頁
(W.Chen、1996Symp.VLSI Tec
h.)に報告された構造を、図28から図30を用いて
説明する。 【0013】ここで図30は上面図、図28は図30に
おけるB105−B105' 断面の立面図、図29は図
30におけるA105−A105'断面の立面図であ
る。このトランジスタは、素子分離領域に於て、シリコ
ン基板1上に埋め込み酸化膜2を介して、シリコン膜層
3が設けられる。素子領域10のシリコン層には、不純
物濃度の低いp- 型のチャネル形成領域5と、チャネル
形成領域5を挟んで設けられるn+ 型のソース/ドレイ
ン領域9が設けられる。 【0014】チャネル形成領域5の上部には、ゲート絶
縁膜7を介してゲート電極8が設けられる。素子分離領
域11では、シリコン膜層3は素子領域10よりも薄く
形成され、素子分離領域シリコン層4を成す。 【0015】当該素子分離領域シリコン層4の上部には
フィールド酸化膜6が形成される。このフィールド酸化
膜6はLOCOS法(選択酸化法)により形成される。 【0016】処で、上記従来例に於て、当該素子分離領
域にLOCOSにより形成されたシリコン膜を使用する
ことは、寄生容量が付着し易くなるので、実用的ではな
い。即ち、図36に示す様に、素子分離領域にLOCO
S分離膜を使用した場合には、当該フィールド酸化膜6
の膜厚は、素子領域から素子分離領域にかけてなだらか
に遷移する。 【0017】この場合、素子分離領域の端部では、フィ
ールド酸化膜6は十分に厚くなく、徐々に素子分離領域
内部に移動するにつれて当該膜厚は増大する。 【0018】処で、ゲート電極8とシリコン膜層3との
間の寄生容量は、フィールド酸化膜6の厚さに反比例す
る事が知られているので、従って、図36に於いては、
当該素子分離領域の端部で当該フィールド酸化膜6の厚
みは極端に薄くなっており、図示の寄生容量C1 とC2
の様に大きな寄生容量が付く事になる。 【0019】係る寄生容量は、素子のスイッチング速度
を大幅に劣化させる事になる。 【0020】従って、高速に素子をスイッチングさせる
為には、LOCOSの様に、その膜厚が徐々に変化する
様な構造のものでは不適切であり、図37に示す様に、
当該素子領域と素子分離領域の境界或いはその近傍に於
て、当該フィールド酸化膜6の膜厚が急峻に変化する様
な構成にして、ゲート電極8とシリコン膜層3との間の
寄生容量C3 、C4 を出来るだけ小さくする事が望まし
い。 【0021】一方、特開昭57−27068号公報に記
載された従来の技術を、図32から図35に示す。これ
はSOS(シリコン・オン・サファイア:絶縁層である
サファイア基板上に半導体層を設ける構造)基板を用い
た電界効果型トランジスタであり、p- 型チャネル形成
領域中で発生した正孔を、半導体層側面に設けたp型の
キャリアを通して、p+ 型領域に導き、p+ 領域から正
孔を排出するものである。 【0022】その製造方法の概略は以下の通りである。
シリコン層上にパッド酸化膜と窒化膜を設け、素子領域
となる領域にこれらをパターニングする。次にパターニ
ングされた窒化膜をマスクに、シリコン層をKOHによ
りその膜厚の半分までエッチングする。この時外周側面
がテーパー状になり、一部に延出部を持つ形状になる。 【0023】次にイオンにより、テーパー部と延出部に
やや高濃度(ドーズ量3×1013cm -2)のホウ素を導入
する。続いて熱酸化を行うと延出部はフィールド酸化膜
になる。同時に素子領域の側面にはホウ素が拡散し、p
型領域が形成される。以後通常の工程でトランジスタを
形成するとともに、ソース/ドレイン領域の一部にp +
領域を設けると、図33、図34に示す構造が得られ
る。 【0024】また、他の実施例として図35に記載され
ている。これは島状シリコン層のチャネル長方向に沿う
側面にp型シリコン層を設け、これをドレイン領域に接
続した部分に設けられたp+ 型電極取り出し領域に接続
する構造である。 【0025】又、電界効果型トランジスタに於て、図3
8に示す様に、SOI層の上にLOCOSでない例えば
CVD法により形成されたフィールド酸化膜を単に搭載
して素子分離領域を形成する例として特開平4−349
80号公報が見られる。 【0026】然しながら、係る構成の電界効果型トラン
ジスタに於いては、素子の表面の凹凸が大ききなると同
時に、当該素子分離領域において、半導体層とその上部
のゲート電極間、または半導体層と配線との間の寄生容
量は、間にフィールド酸化膜を挟むことによって、低減
はされるものの、これらが上下に重なる面積に比例した
分だけ発生することは免れないので、素子の高速スイッ
チングの面で好ましくない。 【0027】 【発明が解決しようとする課題】(第一の課題)図28
から図30、及び図38に示した従来の構造の更に別の
課題を述べる。通常のSOI−MOSFETでは、素子
分離領域に半導体層(SOI層)は設けられない。これ
は素子分離領域でゲート電極と半導体領域(SOI層)
が上下に重なることを防ぎ、素子分離領域でゲート電極
と半導体層間に寄生容量が付くことを防ぐ効果を持つ。 【0028】また、配線と半導体領域も同様に重ならな
いので、素子分離領域で配線と半導体層間に寄生容量が
付くことも防げる。これらはSOI−MOSFETの大
きな長所の一つである。 【0029】しかし、図28から図30に示した従来の
構造では、余剰キャリアを排出するために、素子分離領
域にシリコン層4を設けるので、素子分離領域において
ゲート電極と半導体層(素子分離領域シリコン層4)が
上下に重なり、図33のように両者の間に寄生容量が付
く。また、素子分離領域上に設けられる配線と素子分離
領域シリコン層4の間にも寄生容量が付く。従って、寄
生容量が小さいという、SOI−MOSFET本来の長
所が損なわれる。 【0030】(第二の課題)また、通常のSOI−MO
SFETでは、素子分離領域の半導体層(SOI層)が
除去されるので、ソース/ドレイン領域は絶縁体に囲ま
れている。このため、ドレイン領域とその外側の素子分
離領域との間に漏れ電流が流れることがない、という長
所がある。 【0031】しかし、図28から図30に示した従来の
構造では、余剰キャリアを排出するために、素子分離領
域にシリコン層4を設けるので、ソース/ドレイン領域
の外側が、素子分離領域シリコン層4と接することにな
り、図31に示すようにソース/ドレイン領域から素子
分離領域シリコン層4に向かってリーク電流が流れるの
で、SOI−MOSFET本来の長所が損なわれる。 【0032】これらを考えると、図28から図30に示
した従来の構造は、SOI−MOSFETの短所である
基板浮遊効果の発生を補正する代わりに、SOI−MO
SFET本来の長所である寄生容量の低減や漏れ電流の
低減を犠牲にしている。従って、寄生容量の低減や漏れ
電流の低減といったSOI−MOSFET本来の長所を
保ったまま、基板浮遊効果を抑制できる構造が求められ
る。 【0033】(第三の課題)また、キャリアを排出する
能力は、キャリアを排出するための経路となる領域の膜
厚、不純物濃度、電位分布に依存する。このうち電位分
布は、膜厚と不純物濃度に依存してきまるので、シリコ
ン膜厚と不純物濃度が均一でかつ制御しやすいことが重
要となる。これに対して図28から図30に示した従来
の技術は、上記した様にLOCOS法を用いるという製
造方法に起因して、素子分離部の不純物濃度、膜厚を自
由に制御できないという第三の課題を持つ。以下詳しく
述べる。 【0034】(イ)上記した様に、LOCOS法では酸
化膜厚が不均一になるので、素子分離領域において酸化
されずに残るシリコン層の厚さも、不均一になる。LO
COS法により形成される酸化膜厚は、素子領域に近い
部分では厚く、離れたところでは厚い。この結果、素子
分離領域におけるシリコン層の厚さは、素子領域に近い
ところでは厚く、素子領域から離れたところでは薄くな
る。 【0035】また、LOCOS法により形成される酸化
膜の厚さは、分離幅が小さいと薄くなる等、素子分離領
域の形状に依存する。この結果キャリアを排出するため
の経路となるシリコン層の厚さがばらつき、キャリアの
排除能力が場所によってばらつくことになる。 【0036】(ロ)LOCOS法では熱酸化により素子
分離領域を形成する。このためLOCOS酸化の前に素
子分離領域に不純物を導入すると、素子分離領域のシリ
コン層の不純物濃度が酸化後に変化してしまうという問
題を生じる。 【0037】特にホウ素が導入されている場合は、熱酸
化中にホウ素がLOCOS酸化膜中に放出されてしま
う。また、酸化膜厚がばらつくと、放出されるホウ素の
量もばらつくので、その結果ホウ素のばらつきが大きく
なる。 【0038】また、キャリアを有効に排除しようとする
と、素子分離領域のシリコン層の不純物濃度を通常LO
COS領域の下に導入するチャネルストッパの濃度より
も高くする必要が生じるが、そうすると熱酸化中に素子
分離領域から素子領域に多量の不純物が拡散することに
なり、しきい値電圧等の素子特性を大きく変化させてし
まう。 【0039】従って素子分離領域の不純物濃度をキャリ
アの排除に必要なだけ高くすることが困難になる。ま
た、熱酸化の影響を受ける為にLOCOS法による熱酸
化を実施したのちに、不純物をイオン注入等により導入
する方法では、チャネル領域に導入する不純物よりも高
濃度の注入を行うと、チャネル領域の不純物濃度が変化
してしまい、素子の特性が変化してしまう。 【0040】また、素子分離領域のシリコン層部をn+
型またはp+ 型にするような高濃度のイオン注入を行う
と、素子分離領域の酸化膜がイオン注入のダメージを受
け、耐圧等の特性が劣化するという問題が生じる。 【0041】(第四の課題)図32から図37を参照し
ながら従来例の課題を述べる。この構造では素子の側面
にp型不純物濃度の高い領域を設け、それを正孔の経路
としているが、このようにして素子の側面に設けられた
不純物濃度の高い領域は、チャネル領域の電位分布に影
響を与え、しきい値を上昇させるという問題を発生させ
る。これは狭チャネル効果と呼ばれる現象で、特にチャ
ネル幅が小さい時に顕著になる。これはLOCOS分離
において通常発生するが、この例のように、素子領域端
に不純物を人為的に導入すると、極めて顕著になってし
まう。 【0042】また素子領域端ではp型の領域とn+ 型の
領域が互いに接するが、p型の不純物濃度が、チャネル
にあたるp- 領域よりも高い分だけ、n+ 領域とp-
域間に比べて、漏れ電流が増える。また、図32の形状
を形成する際の素子領域と素子分離領域とのシリコン層
の段差の高さや、段差部の角度に依存して、素子領域端
の不純物濃度が変化するので、これら段差の高さや角度
はエッチング条件に依存してばらつく、素子領域端の不
純物濃度が敏感に変化する。 【0043】これは、正孔の排出能力や漏れ電流がばら
つき、再現性が得られなくなる原因となる。また、これ
らエッチングの形状やLOCOS酸化の形状の再現性等
に不純物濃度が大きく左右されるので、不純物濃度を制
御することが極めて難しく、また、LOCOS酸化中に
ホウ素が酸化膜へ流れ出したり、あるいは半導体層中に
拡散し、所望の不純物分布を得にくいという、不純物の
制御に関する問題がある。 【0044】また、この構造では半導体の側面を正孔の
経路とするので、正孔の経路は限られた狭い領域にしか
設けることができない。従って正孔が流れるに当たって
の抵抗が大きく、有効に正孔を排出できない。従って、
素子の側面に不純物を導入する必要が無く、また正孔経
路の幅が広く、その形状や不純物濃度を制御しやすい構
造が望まれる。 【0045】(第五の課題)また、図34から図37の
従来例では、正孔の経路を半導体層の側面に設けるた
め、レイアウト上の自由度が制限され、図34や図35
に示すように、ソース/ドレイン領域であるn+ 領域
と、ボディコンタクトを取るためのp+ 領域が接すると
いう構造を取らざるを得ない。 【0046】これは正孔の経路を半導体層の側面にとる
と、側面を共有する同一の半導体層にn+ とp+ が設け
られるという構造に起因している。ドレインとp+ 領域
が接すると著しい漏れ電流が流れるので、p+ 領域を設
けた領域はソースとしてしか用いることができない。従
って、ソースとドレインが反転するトランスファゲート
にはこの構造を適用することができない。 【0047】ダイナミック型の回路は一般にトランスフ
ァゲートを中心に構成され、またスタティック回路にお
いてはクロックやフリップフロップ部にトランスファゲ
ートが多様されるので、ソースとドレインが反転できな
いというのは実用的でない。 【0048】従ってp+ 領域とn+ 領域が接触せず、ソ
ースとドレインが反転できトランスファゲートに適用で
きる構造が望まれる。 【0049】本発明の目的は、上記した従来技術の欠点
を改良し、LOCOSを使用することなく、SOI−M
OSFETの基板浮遊効果を抑制するとともに、素子分
離領域でゲート電極と半導体層間、あるいは配線と半導
体層間に寄生容量が付くことを抑制する事が可能であ
り、然も、キャリア排出路の上部にゲート酸化膜よりも
厚い酸化膜層を設けることにより、キャリア排出路とゲ
ート電極間の寄生容量を低減する事が可能な電界効果型
トランジスタを提供するものである。 【0050】 【課題を解決するための手段】本発明は上記した目的を
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、本発明に於ける第1の態様として
は、絶縁体基板上のある領域、または半導体基板上に形
成された絶縁膜上のある領域において半導体層が形成さ
れると共に、当該半導体層の一部と、当該半導体層上の
少なくとも一部の領域に形成されたゲート絶縁膜と、当
該ゲート絶縁膜上に所定の方向に配置して形成されたゲ
ート電極と、当該ゲート電極の両側の半導体層中に形成
されたソース/ドレイン領域とから構成された素子領域
と、当該素子領域に隣接して、当該半導体層の一部と、
当該半導体層上に形成された当該ゲート絶縁膜よりも厚
いフィールド絶縁膜と、当該フィールド絶縁膜上に形成
されたゲート電極とから構成されたキャリア流路領域
と、当該素子領域と当該キャリア流路領域の両者を除く
当該絶縁膜上の領域においては、当該絶縁体上に当該半
導体層を介すか、介さずに当該フィールド絶縁膜が設け
られた素子分離領域とが設けられており、当該素子領域
では、当該ゲート電極の下部に位置し、当該ゲート電極
に沿って当該半導体層内に形成され、且つ当該ソース/
ドレイン領域によって挟まれる様に形成されているチャ
ネル形成領域が設けられている電界効果型トランジスタ
であって、当該トランジスタは、更に当該チャネル形成
領域の少なくとも一方の端部に於ける当該半導体層に
は、略急峻な壁部が設けられていると共に、当該半導体
層の一部が当該壁部の下方部分から当該キャリヤー流路
領域を横断する様に、当該分離素子領域へ向かう方向に
延在するキャリヤー流路が形成されていると共に、当該
キャリヤー流路領域を構成する当該半導体層の上部表面
が略平坦状に形成されており且つ、当該キャリア流路の
うち少なくともゲート電極の下に位置する部分では、当
該キャリア流路の上部表面の位置が、当該チャネル形成
領域を形成している当該半導体層の上部表面位置よりも
低い位置に形成されている電界効果型トランジスタであ
り、又、本発明に係る第2の態様としては、絶縁体基板
上、または半導体基板上に形成された絶縁膜上のある領
域において半導体層が形成されると共に、当該半導体層
上の少なくとも一部の領域に形成されたゲート絶縁膜
と、当該ゲート絶縁膜上に所定の方向に配置して形成さ
れたゲート電極と、当該ゲート電極の両側の半導体層中
に形成されたソース/ドレイン領域とから構成された素
子領域と、当該素子領域を分離する素子分離領域が交互
に形成されている電界効果型トランジスタを製造するに
際し、当該素子領域に於て、当該半導体層をエッチング
処理して、所定の幅を有し且つ当該将来形成されるゲー
ト電極の長さよりも短い長さを有する長尺状半導体領域
を形成し、続いて、当該長尺状半導体領域の少なくとも
一方の端部及びその周辺部の領域に於ける膜厚を、当該
チャネル形成領域の膜厚より薄くなるように加工してキ
ャリヤー流路領域を形成すると共に、当該チャネル形成
領域の両側にソース/ドレイン領域を形成した後、当該
キャリヤー流路上面部を絶縁膜層で被覆し、次いで、当
該チャネル形成領域にゲート絶縁膜を介してゲート電極
を形成する電界効果型トランジスタの製造方法である。 【0051】 【発明の実施の形態】本発明に係る当該電界効果型トラ
ンジスタ及び当該電界効果型トランジスタの製造方法
は、上記した様な技術構成を採用しているので、具体的
には、例えば、半導体基板上に絶縁膜を介してゲート電
極を形成され、ゲート電極下部の半導体層は不純物が低
濃度に導入されたチャネル形成領域をなし、前記半導体
基板においてチャネル形成領域を挟む少なくとも二つの
領域に、チャネル形成領域よりも不純物が高濃度に導入
された第一導電型のソース/ドレイン領域を持つ電界効
果型トランジスタにおいて、チャネル形成領域に接する
領域に、チャネル形成領域の表面よりも半導体基板の表
面が下方に位置する半導体層よりなるキャリア流路が設
けられるキャリア流路領域が形成され、キャリア流路は
その上面に水平面を持ち、チャネル形成領域、ソース/
ドレイン領域、キャリア流路領域の三者を囲む素子分離
領域では、半導体基板の表面がキャリア流路領域の表面
よりもさらに下方に位置するか、あるいは半導体領域が
取り除かれており、キャリア流路領域には第二導電型の
不純物が導入されている。 【0052】そして、本発明の電界効果型トランジスタ
は、より具体的には、前記第二導電型キャリア流路に接
続する第二導電型領域に、配線に接続するボディコンタ
クト部が設けられ、前記キャリア流路の幅は、ソース/
ドレイン領域とボディコンタクトとの最短距離を越えな
い様に構成されるものである。 【0053】 【実施例】以下に、本発明に係る電界効果型トランジス
タ及びその製造方法の一具体例の構成を図面を参照しな
がら詳細に説明する。 【0054】図1及び図2は、本発明に係る当該電界効
果型トランジスタの一具体例の構成を示すそれぞれ断面
図及び平面図であり、図中、絶縁体基板1上のある領
域、または半導体基板1上に形成された絶縁膜2上のあ
る領域において半導体層3が形成されると共に、当該半
導体層3の一部と、当該半導体層3上の少なくとも一部
の領域に形成されたゲート絶縁膜7と、当該ゲート絶縁
膜7上に所定の方向に配置して形成されたゲート電極8
と、当該ゲート電極8の両側の半導体層3中に形成され
たソース/ドレイン領域9とから構成された素子領域1
0と、当該素子領域10に隣接して、当該半導体層3の
一部に形成されるキャリア流路12と、キャリア流路1
2上に形成された当該ゲート絶縁膜7よりも厚いフィー
ルド絶縁膜6と、当該フィールド絶縁膜6上に形成され
たゲート電極8とから構成されたキャリア流路領域18
と、当該素子領域10と当該キャリア流路領域18の両
者を除く当該絶縁膜2上の領域においては、当該絶縁体
2上に当該半導体層3を介すか、介さずに当該フィール
ド絶縁膜6が設けられた素子分離領域11とが設けられ
ており、当該素子領域10では、当該ゲート電極8の下
部に位置し、当該ゲート電極8に沿って当該半導体層3
内に形成され、且つ当該ソース/ドレイン領域9によっ
て挟まれる様に形成されているチャネル形成領域5が設
けられている電界効果型トランジスタ100であって、
当該トランジスタ100は、更に当該チャネル形成領域
5の少なくとも一方の端部に於ける当該半導体層3に
は、略急峻な壁部20が設けられていると共に、当該半
導体層3の一部が当該壁部20の下方部分から当該キャ
リヤー流路領域18を横断する様に、当該分離素子領域
11へ向かう方向に延在するキャリヤー流路12が形成
されていると共に、当該キャリヤー流路領域18を構成
する当該半導体層3の上部表面21が略平坦状に形成さ
れており且つ、当該上部表面21の位置が、少なくとも
ゲート電極8の下に位置する当該チャネル形成領域5を
形成している当該半導体層3の上部表面22の位置より
も低い位置に形成されている電界効果型トランジスタ1
00が示されている。 【0055】本発明に於ける当該電界効果型トランジス
タ100に於いては、当該素子分離領域11には、LO
COSにより形成された絶縁膜は使用しないことが特徴
であり、当該フィールド絶縁膜6としては、例えばCV
D法等により形成されるフィールド酸化膜が好ましくは
使用される。 【0056】本発明に於ける当該電界効果型トランジス
タ100に於ける素子分離領域10に於ける当該半導体
層3はSOI層で構成されるものである。 【0057】尚、本発明に於て使用されるSOI層と言
う語句は、絶縁体上に設けられた半導体層をさし、SO
I基板という語句は、絶縁体上に半導体層が設けられて
いる構造を含んでいる基板を意味する。 【0058】又、本発明に係る当該半導体層としては、
シリコンが主に使用されるが、シリコン以外のものも本
発明に適用しえるものであって、例えばGe、GaA
s、SiGe、SiC、GaP等が挙げられる。 【0059】又、半導体層の一部がSi以外の半導体で
ある場合にも適用可能であり、例えば、Si層の一部が
GeやSiGeによって置き換えられていても良い。 【0060】又、本発明に於ける素子分離領域11に使
用されるフィールド酸化膜6としては、例えばSiO2
以外の材料を使用しても良い。 【0061】特に、SiO2 よりも誘電率の低い材料を
用いると、素子分離領域での配線−基板間、ゲート−基
板間の寄生容量を更に小さくする事ができる。 【0062】誘電率の低い材料としては、例えば、アモ
ルファスカーボン、アモルファスフッ素化カーボン、S
iOF、多孔質SiO2 、ポリイミド、BCB(ベンゾ
シクロブテン)等が挙げられる。 【0063】本発明に於いては、当該ゲート電極8は、
当該チャネル形成領域5と当該キャリヤー流路12の各
上方部に配置形成される。 【0064】又、本発明に於いては、当該電界効果型ト
ランジスタは、当該キャリヤー流路12の上表面21と
当該ゲート電極8の下面24との距離は、当該チャネル
形成領域5の上部表面22と当該ゲート電極8下面24
との間隔よりも大きくなる様に構成されている事が望ま
しい。 【0065】上記した様に、本発明に於いては、当該ゲ
ート電極8と当該キャリヤー流路12との間には、適宜
の絶縁膜が設けられている事が好ましく、例えば、LO
COS膜を使用しない適宜の酸化膜が使用出来、好まし
くは、CVD法により形成されるフィールド酸化膜が使
用可能である。 【0066】本発明に於いては、例えば、当該キャリヤ
ー流路領域18を構成する当該半導体層3の上部表面2
1が略平坦状に形成されると共に、ゲート電極8下に位
置する領域に於ける当該上部表面の位置21、及びゲー
ト電極下に位置する部分を除く少なくとも一部の領域に
於ける当該上部表面21の位置が、当該チャネル形成領
域5を形成している当該半導体層の表面位置22よりも
低い位置に形成されているもので有っても良い。 【0067】つまり、ゲート電極8下に位置する部分を
除く少なくとも一部の領域に於ける当該上部表面の位置
が、当該チャネル形成領域5を形成している当該半導体
層の表面位置22よりも低い位置に形成されている部分
と当該半導体層の表面位置22と同等の高さを有するも
ので有っても良い。 【0068】又、本発明では、当該キャリヤー流路12
を構成する当該半導体層3の上部表面21が略平坦状に
形成されると共に、当該上部表面21の位置が、キャリ
ア流路領域18の全体において当該チャネル形成領域5
を形成している当該半導体層3の表面位置22よりも低
い位置に形成される。 【0069】又、当該キャリヤー流路12を構成する当
該半導体層3の上部表面21が略平坦状に形成されると
共に、当該上部表面21の位置が、ゲート電極8の下に
位置する部分とその周辺部においては当該チャネル形成
領域5を形成している当該半導体層3の表面位置22よ
りも低い位置に形成され、ゲート電極8から離れた少な
くとも一部の領域においては当該チャネル形成領域5を
形成している当該半導体層3の表面位置22とほぼ同じ
高さの位置に形成されている。 【0070】一方、本発明に於ける電界効果型トランジ
スタに於て、当該ソース/ドレイン領域9には、比較的
に濃度の高い第1の導電性を有する不純物が含まれてお
り、当該チャネル形成領域5には比較的に濃度の薄い第
2の導電性を有する不純物が含まれていても良く、場合
によっては、少なくとも一部に比較的に濃度の薄い第2
の導電性を有する不純物が導入されていたり、あるいは
当該不純物を導入しないものであっても良い。また、当
該キャリヤー流路12には比較的濃度の薄い第2の導電
性を有する不純物が含まれている。 【0071】本発明に於て、当該第1の導電性を有する
不純物を例えばリン、ヒ素等のn型不純物とした場合、
当該第2の導電性を有する不純物は、例えばホウ素、イ
ンジウム等のp型不純物である。また、当該第1の導電
性を有する不純物を例えばホウ素、インジウム等のp型
不純物とした場合、当該第2の導電性を有する不純物
は、例えばリン、ヒ素等のp型不純物である。 【0072】そして、本発明に於いて、当該キャリア流
路12には、当該チャネル形成領域に含まれる当該第2
の導電性を有する不純物の濃度よりも高い高濃度の第2
の導電性を有する不純物が含まれている領域が部分的に
形成されている事も望ましい。この高濃度の第2の導電
性を有する不純物が含まれている領域は、キャリア流路
12のうち、ソース/ドレイン領域に接しない位置に形
成される。 【0073】本発明に於ける当該電界効果型トランジス
タ100に於いては、当該キャリア流路12は、図2の
平面図から明らかな様に、当該チャネル形成領域5の端
部(この部分はゲート電極8と重なっているので図2で
は図示されていない)に接して、若しくは、当該チャネ
ル形成領域5の端部を含み且つ当該ソース/ドレイン領
域9に於ける当該ゲート電極8の配線方向に面した端部
25の少なくとも一部に亘って形成されている事が望ま
しい。 【0074】又、本発明に於ける当該電界効果型トラン
ジスタ100に於いては、当該素子分離領域11内で且
つ当該キャリア流路領域18の少なくとも一部の部位と
接触する位置27で、且つ当該ゲート電極8と重複しな
い部位に適宜のボディコンタクト引出部13が接続配置
せしめられていることが好ましい。 【0075】尚、本発明に於て使用される「ボディコン
タクト」は、第二導電型領域と配線を接続する部分を指
し、又、「ボディコンタクト引き出し部」は、当該ボデ
ィコンタクトを接続するために設けられる第二導電型の
半導体よりなる領域を指している。 【0076】又、本発明に係る当該電界効果型トランジ
スタ100に於いては、例えば、図16に示す様に、当
該キャリア流路領域18の内部で、且つ当該ゲート電極
8と重複しない部位26に適宜のボディコンタクト引出
部13が配置形成されているものであっても良い。 【0077】本発明に於ける当該ボディコンタクト引出
部13には、当該第2の導電性を有する不純物が高濃度
に含まれている事が望ましい。 【0078】本発明に於ける、当該ボディコンタクト引
出部13の表面は、図3に示す様に、当該キャリア流路
12の表面と同一の高さに形成されているものであって
も良い。 【0079】更に、本発明に於いては、図4に示す様
に、当該ボディコンタクト引出部13の表面は、当該キ
ャリア流路12の表面よりも高い位置に形成されていて
も良く、この場合当該ボディコンタクト引出部13の表
面は、当該チャネル形成領域5の表面と同一の位置とな
る様に設定されていても良い。 【0080】上記した様に、図2に示す通り、当該ボデ
ィコンタクト引出部13は、当該ソース/ドレイン領域
9の当該ゲート電極8の配線方向に於ける端部25の一
部と対向する位置で、当該キャリヤー流路領域18を介
して設けられているものである。 【0081】尚、本発明に於ける当該ボディコンタクト
引出部13には、図16に示す様に、適宜のボディコン
タクト42が接続されるものである。 【0082】又、図17に示す様に、本発明に係る当該
電界効果型トランジスタ100の他の具体例に於いて
は、当該キャリヤー流路12の一部に第2の導電性を持
った不純物が高濃度に含まれた領域が形成されている場
合には、当該キャリヤー流路12の当該第2の導電性を
持った不純物が高濃度に含まれた領域に、当該ボディコ
ンタクト42を設けることも可能である。これは、キャ
リア流路中のうち不純物が高濃度に含まれた領域の一部
が、ボディコンタクト引き出し部13を代替するもので
ある。 【0083】一方、本発明に於ける当該電界効果型トラ
ンジスタ100に於いては、ゲート電極のうち一部が、
キャリア流路の外部に位置する素子分離領域に設けられ
ることが望ましい。また、ゲートコンタクト台座201
がキャリア流路の外部に位置する素子分離領域に設けら
れることが望ましい。また、図14に示すとおり、当該
キャリヤー流路領域の幅W1(記号43)は、ゲート電
極8のうち素子分離領域11に突出する部分の長さ45
を越えない長さを有している事が望ましい。 【0084】特に、当該第2導電型チャネル形成領域5
に接続する第2導電型を有するキャリヤー流路12に高
濃度領域が設けられ、該高濃度領域内に配線に接続する
ボディコンタクト42の一部または全部が設けられる場
合には、当該キャリヤー流路領域の幅W1は、ゲート電
極8のうち素子分離領域11に突出する部分の長さ45
を越えない長さを有している事が望ましい。 【0085】また、本発明に於ける当該電界効果型トラ
ンジスタ100に於いては、図2に於ける平面図で見た
当該キャリア流路12の幅W1は、図14に示す様に、
ソース/ドレイン領域9と、当該ボディコンタクト引出
部13に於ける当該ボディコンタクト42との最短距離
41を越えないように設計されている事がより望まし
い。 【0086】本発明に於ける当該キャリヤー流路12上
の絶縁膜は、低誘電率膜により構成される事も好まし
い。 【0087】本発明に於ける当該電界効果型トランジス
タ100に於て、当該キャリヤー流路12の幅W1 を具
体的に決定するには、例えば、今電界効果型トランジス
タ100のチャネル幅をWとし、ゲート酸化膜の膜厚を
OX、フィールド酸化膜6の膜厚をTFOX とした場合
に、当該キャリヤー流路12とゲート電極8との間の寄
生容量をゲート容量の1/Kにしたい場合には、 W/TOX ≧ KW1 /TFOX の関係を満たす様にWとTOXを選択すれば良いことにな
る。 【0088】今、TOXを3nm、キャリヤー流路12上
のフィールド酸化膜の膜厚TFOX を30nm、Kを10
0、Wを5μmとすると、W1 は、0.5μm以下が望
ましい値となる。 【0089】又、本発明に於いては、図9に示す様に、
当該ソース/ドレイン領域9は、表層部を構成する第1
のソース/ドレイン領域層17と当該表層部17の下方
に形成される第2のソース/ドレイン領域層15とで構
成されており、当該第1のソース/ドレイン領域層17
は、第1の導電性不純物が高濃度に導入されている、第
1の濃度を有するものであり、当該第2のソース/ドレ
イン領域層15は、当該第1の導電性不純物が高濃度に
導入されている、第1の濃度を有するか、当該第1の導
電性不純物が低濃度に導入されている第2の濃度を有す
るものであっても良く、又、当該第2のソース/ドレイ
ン領域層15の下部には、上記の構成に加えて、第2の
導電性不純物が低濃度に導入されている第2の濃度を有
する層202が付加されているもので有っても良い。 【0090】更に、本発明に於ける当該具体例に於いて
は、当該キャリア流路12の表面140は、ソース/ド
レイン領域15とその下部に位置する第二導電型の層2
02との界面よりも低い位置に形成されても良い。 【0091】そして、上記具体例に於いては、当該第2
のソース/ドレイン領域層15の表面よりも低い高さの
表面140を有する当該キャリア流路12が、当該第2
の導電性不純物が低濃度に導入されている領域14と当
該第2の導電性不純物が高濃度に導入されている領域1
6(当該領域16の表面は160で示される)とが連続
して配置されている構成を採用しても良い。 【0092】以下に、本発明に係る当該電界効果型トラ
ンジスタ100の具体例の構成と製造方法を図面を参照
しながら詳細に説明する。 【0093】第1の実施例 第1の実施例の構成 本発明の第1の実施形態を、図1、図2及び図3を参照
して説明する。図2は上面図、図1は図2のA2−A
2' 断面における断面図、図3は図2のB2−B2' 断
面における断面図である。なお、第1導電型はソース/
ドレイン領域の導電型を、第2導電型は第1導電型とは
極性の異なる導電型をそれぞれ指す。 【0094】本発明の第1の実施例は以下の構成を持
つ。即ち、素子領域10においてはシリコン基板1上
に、埋め込み酸化膜2を介して単結晶のSiよりなる、
SOI層3が設けられる。素子領域10の外側にある素
子分離領域11では、素子領域10のSOI層3に変え
て、CVD法等の成膜技術により絶縁膜を体積して形成
したフィールド酸化膜6が設けられる。 【0095】素子領域10と素子分離領域11との間の
少なくとも一部の領域に、素子領域10に於ける当該S
OI層3よりも膜厚の小さい膜厚をもったSOI層によ
り形成される第2導電型のキャリア流路12が設けられ
る。 【0096】本発明に於いては、当該キャリア流路12
と素子領域を構成する当該半導体層3との接続部が急峻
な形状に形成されている事及び当該キャリア流路12の
上面が平坦に形成されている事が重要である。 【0097】そして、本具体例に於いては、当該キャリ
ア流路12の上面部には、例えば、LOCOSとは異な
る分離方法、例えばSi層をある深さまでエッチングに
より除去し、続いてCVD等の製膜技術により酸化膜を
埋め込む方法によって形成されたフィールド酸化膜6が
設けられる。 【0098】素子領域10のSOI層3上には、ゲート
絶縁膜7を介してゲート電極8が適当な形にパターニン
グされる。ゲート電極8の一部は素子分離領域11上に
まで延長される。キャリヤー流路12に接続した素子分
離領域11内の一部の領域には、不純物濃度の高い第2
導電型のボディコンタクト引き出し部13が設けられ
る。 【0099】SOI層3のうち、ゲート電極8の下部に
当たる領域は、不純物濃度の低いチャネル形成領域5を
成し、チャネル形成領域5の両側には、不純物濃度高い
第1導電型のソース/ドレイン領域9が設けられる。 【0100】図14に示す様に、ボディコンタクト引き
出し部13の中には、ボディコンタクト引き出し部13
と配線を接続するボディコンタクト42が設けられる。
この実施例においては、キャリア流路12の幅W1は、
ソース/ドレイン領域9とボディコンタクト42との最
短距離41よりも小さくする。 【0101】この素子では、チャネル形成領域5におい
て衝突電離によって発生した余剰な第2導電型キャリア
は、キャリヤー流路12を通して排除され、ボディコン
タクト引き出し部13にボディコンタクト42によって
接続された配線から排除される。この作用により、余剰
な第2導電型キャリアがチャネル形成領域に蓄積するこ
とを防ぎ、基板浮遊効果を抑制する。 【0102】加えて、余剰な第2導電型キャリアは、素
子分離領域11に排出するのではなく、キャリア排出路
として機能するキャリヤー流路12を通して排出するの
で、素子分離領域11にキャリアの通り路となる半導体
層(従来例、図28)を設ける必要が無く、ゲート電極
と半導体層間、あるいは配線と半導体層間に寄生容量が
付かないので、前記第1の課題が解決される。 【0103】本実施例に於いては、ボディコンタクト4
2を設けるために突起したボディコンタクト引き出し部
13を設けるので、キャリア流路の幅43は、ソース/
ドレイン領域9とボディコンタクト42の最短距離41
よりも小さくて良い。 【0104】このように、突起したボディコンタクト引
き出し部13を設けると、キャリア流路12の幅をボデ
ィコンタクト42の位置まで広げる必要がないので、そ
の幅だけ小さくすることができ、ゲートと半導体層であ
るキャリア流路が積層する領域の面積を減らすことがで
き、ゲート電極と半導体層間の寄生容量を減らすことが
できる。 【0105】また、図2のように、キャリヤー流路12
はチャネル形成領域5とボディコンタクト引き出し部1
3との間を接続するある特定の領域に設けられていれば
良く、ソース/ドレイン領域9の回り全体を囲む必要が
無いので、ソース/ドレイン領域9からその外部へ向か
う漏れ電流を抑制され、前記第2の課題が解決される。 【0106】図2の構造を例にとると、図中で素子領域
10の上下に当たる境界から外側に向かって漏れ電流が
流れることを防ぐことができる。 【0107】また、本発明に於ける当該電界効果型トラ
ンジスタの素子の側面に不純物を導入するのではなく、
キャリア流路全体に不純物を導入するので、正孔経路の
幅が広く、その形状や不純物濃度を制御しやすい。よっ
て第4の課題が解決される。また、本発明は素子領域と
は独立のキャリア流路領域を持つ。従ってp+ 領域とn
+ 領域が接触させない構造を形成できるので、ソースと
ドレインを反転できるトランスファゲートに適用でき、
第5の課題が解決される。 【0108】更に、本発明は、LOCOS法をよって形
成した場合のような、なだらかな素子分離端形状を持た
ないので、素子領域の外側に設けられるキャリア流路の
厚さが一定になる。このため、キャリア流路の膜厚が制
御しやすく、また、不純物、電位分布が制御しやすくな
る。この結果、キャリア流路部の抵抗、不純物濃度及び
電位分布が位置にあまり依存しなくなり、キャリアの排
除能力の均一性を得るのが有利になる。よって、前記第
3の課題(イ)を解決する。 【0109】第1の実施例によるその他の効果キャリア
流路12とゲート電極8の間にはフィールド酸化膜6が
設けられる。この部分のフィールド酸化膜6をゲート酸
化膜7よりも厚くすることによって、ゲート電極とキャ
リア流路間の寄生容量を低減できる。また、素子領域1
0におけるゲート酸化膜7の上面、キャリヤー流路12
上のフィールド酸化膜6の上面のそれぞれの高さを揃え
るか、あるいは高さの差を小さくすることにより、段差
の無いもしくは段差の小さい平坦な形状を得ることがで
きゲート電極等の加工を容易にする。 【0110】本発明では、限られた幅43を持つキャリ
ア流路を通してキャリアを排出するので、図28から図
30の従来例に比べ、ゲート電極と半導体層が上下に重
なる面積を低減することができ、ゲート電極と半導体層
間の寄生容量を低減することができる。この構成は、キ
ャリア流路の幅43を、ゲート電極の突起幅45に比べ
小さくすることで実現できる。 【0111】また特に、ゲート電極の内、コンタクトを
設ける領域201(図2、ゲート電極のふくらんだ部
分、以下ゲートコンタクト台座と記す)は面積が大きい
ので、この領域201をキャリア流路12よりも外側に
ある素子分離領域11上に設けるという配置をとると、
寄生容量の低減に有効である。 【0112】かかる寄生容量の問題について本発明で
は、キャリア流路領域18を除いて、キャリアを流し込
むための半導体層3を素子領域10の外に設けないの
で、キャリヤー流路領域18上を避けて、半導体層を持
たない素子分離領域11上に、面積を消費するゲートコ
ンタクト台座201等を設け、ゲート電極の寄生容量を
減らすという方法を取ることができる。 【0113】ボディコンタクト引き出し部13を、通常
のFETにおいてウェルコンタクトが設けられる位置ま
で延長し、通常のFETにおいてウェルコンタクトを設
ける位置において、ボディコンタクト42(ボディコン
タクト引き出し部13と配線の接続)を設けるようにす
ると、通常のFETに用いる素子の配置を、そのままS
OI−MOSFETに用いることが可能になる。 【0114】尚、本実施例に於いては、前記した様に、
当該素子領域10に設けられた当該チャネル形成領域5
の少なくとも一部が、当該素子領域10と当該キャリア
流路領域18との境界の近傍に於て、略急峻な壁部20
が設けられており、且つ当該チャネル形成領域5の当該
壁部20の一部から当該素子領域10と当該素子分離領
域11との間に形成された当該キャリヤー流路領域18
内に延在するキャリヤー流路12が形成されており、当
該キャリヤー流路12を構成する当該半導体層3の上部
表面21が略平坦状に形成されると共に、当該上部表面
21の位置が、当該チャネル形成領域5を形成している
当該半導体層3の表面位置22よりも低い位置に形成さ
れ、然も、当該キャリヤー流路12を構成する当該半導
体層3の上部表面21と当該ゲート電極8との間には、
絶縁層が配置された構成となっているので、LOCOS
による熱酸化膜を使用した場合に比べ、素子領域と素子
分離領域との接続部、つまり“遷移領域”で付着する寄
生容量が少なく、然も、当該ゲート電極8とキャリヤー
流路12との重なりを少なくし且つ両者の間を出来るだ
け離間させる事が可能となるので、一層寄生容量の付着
を減少させ、素子の高速スイッチング操作を容易に実現
させる事が可能となる。 【0115】第1の実施例に於けるより具体的な寸法、
材質の一例について述べる。 【0116】埋め込み酸化膜2の膜厚は400nm、S
OI層3の膜厚は素子領域部10で200nm、キャリ
ヤー流路12及びボディコンタクト引き出し部13で1
00nm、ゲート酸化膜7の膜厚は3nm、ゲート電極
8の厚さは200nmとする。チャネル幅(図2におけ
る横方向の素子領域の幅)は5μm、チャネル長L(チ
ャネル形成領域を挟んだソース/ドレイン領域の間隔)
は0.2μm、キャリヤー流路12の幅W1 (図2にお
ける横方向の素子領域の幅)は0.8μm、ボディコン
タクト引き出し部13は一辺0.8μmの正方形とす
る。 【0117】ゲート電極8下のチャネル形成領域5に
は、SOI層に1×1018cm-3のホウ素が導入され、
ソース/ドレイン領域には1×1020cm-3のヒ素が導
入される。ソース/ドレイン領域9におけるヒ素の深さ
方向の分布はSOI層の下部界面まで到達する。 【0118】SOI層のうちキャリヤー流路12を成す
部分には1×1018cm-3のホウ素が導入され、ボディ
コンタクト引き出し部13には、1×1020cm-3のホ
ウ素が導入される。ゲート電極8はn+ ポリシリコンと
する。 【0119】第1の実施例の他の構成例次に、上記で説
明した第1の実施例を変形した具体例を以下に説明す
る。 【0120】即ち、前記実施例1に於いては、図3に示
す様に、当該素子分離領域11に形成されるボディコン
タクト引出部13は、当該キャリヤー流路12の厚さと
略同じ厚さに形成したものであるが、図4にその構成を
示す具体例に於いては、ボディコンタクト引き出し部1
3の膜厚を、当該キャリヤー流路12の膜厚よりも厚く
設けたものである。 【0121】例えば、図4のように、素子領域10のS
OI層3と同じ厚さであっても良い。SOI層3が薄い
と、第2の導電性を有する不純物イオンを高濃度に注入
した後、熱処理を行っても結晶性が充分に回復しないこ
とがあるが、このようにボディコンタクト引き出し部1
3の膜厚を厚くしておけば、高濃度の不純物を導入して
も、SOI層の下部では結晶性が破壊されないので、熱
処理によって全体の結晶性を回復させることが容易にな
る。 【0122】この場合、キャリヤー流路12の幅W
1 (43)が大きくなる分、ゲート電極8と半導体層3
間の寄生容量は増すが、キャリヤー流路12の幅W1
(43)をゲート電極8の突起幅45よりも小さくして
おけば、ゲート電極と半導体層が上下に重なる部分の面
積を抑制し、素子分離領域11の全体に半導体層3があ
る従来例よりは寄生容量が小さいという効果が得られ
る。 【0123】又、本発明に係わる上記実施例1の別の態
様としては、図43に示すように、キャリア流路内の一
部領域を、厚いキャリア流路205により構成しても良
い。この例では、厚いキャリア流路205は、キャリア
流路領域のうち、ゲート電極から離れた部分に設けら
れ、キャリア流路の他の部分と同じ導電型、ほぼ同程度
の不純物濃度を持つが、キャリア流路の他の部分よりも
膜厚が大きい。例えば、膜厚が素子領域と同じになる。 【0124】なお、図43の実施例では、キャリア流路
の一部に半導体層の厚い領域が設けられているが、この
場合、素子領域とキャリア流路領域の境界は、図43中
の境界線D205−D205'である。境界線D205
−D205' は、ゲート電極の下部において素子領域1
0とキャリア流路12との間に段差が設けられる位置を
延長したものに相当する。 【0125】これが境界となる理由は、図中境界よりも
右側の領域では、ゲート電極と半導体層間に設けられる
絶縁膜が厚いため、ゲート電極により半導体層表面にチ
ャネルを形成することが難しく、通常のMOSFETの
作用を持たないか、あるいは境界の左側に比べ著しくM
OSFETとしての作用が弱いために、素子領域として
動作し得ないためである。 【0126】厚いキャリア流路205は、膜厚が大きい
分だけキャリア流路領域の抵抗が減らせるという作用を
持つとともに、ゲート電極の下及びゲート電極の近傍を
避けて設けられるので、ゲート電極とキャリア流路間の
寄生容量を増やすことがないという作用を持つ。 【0127】厚いキャリア流路が設けられる領域とゲー
ト電極が設けられる領域との距離は、例えば0.1μm
以上とする。厚いキャリア流路部では、ゲート電極との
間の寄生容量を減らす必要がないので、厚いキャリア流
路上にはフィールド酸化膜を設けなくとも良い。 【0128】次に、本発明に係る上記実施例1の別の態
様としては、当該電界効果型トランジスタは、例えば、
SIMOX、張り合わせ等により形成したSOI基板、
あるいはELO(横方向エピタキシャル成長)、レーザ
ーアニール等、他の方法により形成したSOI基板上に
作成されるもので有っても良い。 【0129】これらSOI基板において絶縁層上に形成
される半導体層(SOI層)は単結晶である。これらS
OI基板を用いて形成された電界効果型トランジスタを
構成する半導体層は、その一部、あるいは全部が単結晶
となる。 【0130】ここで、SIMOXとは、Separation−by
-implanted-oxygen の略称であり、シリコン基板中に酸
素をイオン注入することにより、薄いシリコン層の下に
酸化膜層を設ける技術であり、又は係る技術によって形
成されたSOI基板を言う。貼り合わせ技術とは、二枚
のシリコン基板を、それらの間に酸化膜を挟み込む様に
して張り合わせて形成するSOI基板形成技術である。 【0131】一方、ELOは、Epitaxial Lateral Over
Growth の略称であり、絶縁体上に横方向に半導体層を
エピタキシャル成長させる技術である。 【0132】上記実施例では、素子が形成される半導体
層が、単結晶のSi層よりなるSOI層3である場合に
ついて述べたが、半導体層は単結晶に限らない。 【0133】絶縁体上の多結晶半導体、あるいはアモル
ファス半導体に形成されるTFTにおいては、余剰なキ
ャリアが再結合により失われやすいため、一般に単結晶
のSOI基板上に形成される電界効果型トランジスタよ
りも基板浮遊効果は発生しにくいが、TFTにおいても
基板浮遊効果を抑制する必要のある時は、本発明を用い
ると好ましい。 【0134】また、半導体層の一部が単結晶であり、他
の部分が多結晶であっても良い。例えば、チャネル形成
領域を多結晶ではなく単結晶とすると、キャリアの移動
度が増し、ドレイン電流が増すという効果があるので、
チャネル形成領域だけが単結晶の半導体で他の部分にお
いて半導体層中に多結晶の領域がある構成でも良い。ま
た、チャネル形成領域の近傍をを多結晶ではなく単結晶
とすると、結晶欠陥を介し漏れ電流が減るという効果が
得れらるので、少なくともチャネル形成領域とチャネル
形成領域の近傍だけが単結晶の半導体で、他の部分にお
いて半導体層中に多結晶の領域がある構成でも良い。 【0135】埋め込み酸化膜層の厚さは、SIMOX基
板においては典型的には80nmから400nm、張り
合わせ基板においては100nmから2μm程度である
が、本発明の効果は埋め込み酸化膜層の厚さとは関係は
無いので、これらよりも膜厚の大きな、あるいは小さな
埋め込み酸化膜を、静電耐圧や熱伝導性の仕様を満たす
ように用いれば良い。 【0136】但し、一般には支持基板とSOI層間の寄
生容量を小さくするために、埋め込み酸化膜厚はゲート
酸化膜厚の少なくとも5倍程度よりは大きくすることが
有利である。 【0137】また、埋め込み酸化膜に変えて、他の絶縁
体を用いても良い。例えば、Si3 4 、アルミナ、多
孔質SiO2 、アモルファスカーボン等を用いても良
い。また、埋め込み酸化膜を空洞で置き換えても良い。
支持基板を設けず、サファイア基板、ガラス基板上の絶
縁体上にトランジスタを形成しても良い。 【0138】素子領域10におけるSOI層3の厚さ
は、典型的には50nmから250nm程度であるが、
これについても特に制限は無い。 【0139】但し、ソース/ドレイン領域部9の寄生容
量を低減するという観点から、ソース/ドレイン領域9
に導入した不純物がSOI層3の底に届くか、あるいは
ソース/ドレイン領域下が空乏化する程度の厚さに、S
OI層の厚さを設定することが望ましい。 【0140】当該キャリヤー流路領域18に於けるキャ
リヤー流路12の膜厚は、素子領域10のSOI層3よ
りも薄ければ良い。但し、寄生容量を低減するという観
点から、キャリヤー流路領域と素子領域とのSOI膜厚
の段差は、ゲート酸化膜厚の5倍程度よりも大きいこと
が望ましい。 【0141】キャリヤー流路領域18に於けるキャリヤ
ー流路12の幅W1 (43)がチャネル幅Wの1/5で
あり(例えばそれぞれ1μm、5μm、キャリヤー流路
12は素子領域10端の一方だけに設けると仮定)、ゲ
ート酸化膜厚が3nm、キャリヤー流路領域上のフィー
ルド酸化膜厚が15nmとすると、ゲート電極8とキャ
リヤー流路領域18に於けるキャリヤー流路12間の寄
生容量は、ゲート電極8とチャネル形成領域5間の容量
の4%に抑えることができる。 【0142】また、前記壁部20の段差を、ゲート酸化
膜7の膜厚の9倍とし、ゲート酸化膜の上端とフィール
ド酸化膜の上端が同じ高さとすると、素子領域端10の
両側に同じ条件のキャリヤー流路領域18を設けた場合
にも、ゲート電極8とキャリヤー流路領域18間の寄生
容量を、ゲート電極8とチャネル5間の容量の4%に抑
えることができる。 【0143】但し、キャリヤー流路領域18の電位分布
を均一にするという観点から、キャリヤー流路領域18
のキャリヤー流路12の膜厚は、チャネル幅W方向に
(図1の横方向)ある一定の範囲で一定であることが望
ましい。また、キャリア流路12のすべての範囲で一定
であることが、より望ましい。 【0144】チャネル形成領域5の不純物濃度は、典型
的には1×1017cm-3から3×1018cm-3の範囲で
ある。チャネル形成領域5には、nチャネルトランジス
タの場合はホウ素等のアクセプタ不純物が導入され、
又、pチャネルトランジスタの場合はリン、ヒ素等のド
ナー不純物が導入される。 【0145】ソース/ドレイン領域9の不純物濃度は、
典型的には1×1019cm-3から1×1021cm-3の範
囲であり、1×1020cm-3よりも大きいことが寄生抵
抗低減という観点から望ましい。ソース/ドレイン領域
9には、nチャネルトランジスタの場合はリン、ヒ素等
のドナー不純物が、pチャネルトランジスタの場合はホ
ウ素等のアクセプタ不純物が、導入される。 【0146】ゲート絶縁膜7の厚さは通常2nmから2
0nm程度である。これより薄いと、トンネル電流によ
り、ゲート電極からの漏れ電流が発生するが、素子の用
途上漏れ電流が多くてもよい場合は、これより薄い絶縁
膜を用いてもよい。 【0147】また、当該膜厚を20nm以下とするのは
LSI用の素子として一般に要求されるだけのドレイン
電流を得るためであるが、高耐圧素子等において、ドレ
イン電流よりもゲート酸化膜中の電界緩和が重要な場合
はこれよりも厚くてもよく、また、ゲート絶縁膜はSi
2 であっても、それ以外の絶縁体、例えばSi3
4 、Ta25 等であってもよい。また、複数の材料が
積層されたものであってもよい。 【0148】ゲート長(つまり、ゲート電極8に関する
図2の縦方向の長さ)は、例えば30nmから0.6ミ
クロン程度の範囲とする。これはLSI用のトランジス
タを想定した場合、通常使われている寸法、及び将来使
われるといわれている寸法であるが、高耐圧MOS等、
他の用途に適用する場合は、これより大きくてもよい。
また、素子の微細化が重要な場合はこれよりも小さくて
も良い。 【0149】また、nチャネルトランジスタにおいてゲ
ート電極はp+ ポリシリコン、Mo、W、Ta等の金
属、金属シリサイド、TiN等の金属化合物等であって
もよい。 【0150】pチャネルトランジスタにおいてゲート電
極は通常p+ ポリシリコンであるが、n+ ポリシリコ
ン、Mo、W、Ta等の金属、金属シリサイド、TiN
等の金属化合物等であってもよい。nチャネルトランジ
スタにおいてゲート電極にn+ ポリシリコン以外の材
料、pチャネルトランジスタにおいてゲート電極にp+
ポリシリコン以外の材料を用いる時は、チャネル形成領
域の不純物濃度を前記値よりも低くするか、あるいは前
記導電型とは極性の異なる不純物を導入するか、あるい
は導入しない。 【0151】また、ソース/ドレイン領域は均一の深さ
を持つものではなく、チャネル形成領域に接する部分だ
け浅く設けるエクステンション構造、チャネル形成領域
に接する部分の不純物濃度を低くするLDD構造を持っ
ても良い。また、ソース/ドレイン領域の少なくとも一
部、あるいはエクステンション領域等のソース/ドレイ
ン領域に接続する領域の少なくとも一部が、エピタキシ
ャル成長などにより、チャネル形成領域の表面よりも上
に突起する構造を持っても良い。 【0152】尚、本発明に於ける上記各具体例に於て、
当該ゲート絶縁膜、埋め込み絶縁膜の材質は、上記した
様なシリコン酸化膜以外の材料を使用する事も可能であ
る。本発明に係る上記実施例に示された当該電界効果型
トランジスタ100の製造方法としては、例えば、絶縁
体基板上のある領域、または半導体基板上に形成された
絶縁膜上のある領域に配置された半導体層に形成される
第一導電型のソース/ドレイン領域を持つ電界効果型ト
ランジスタの製造方法であって、絶縁体上の半導体層
を、ある幅と長さを持つ領域を残して、エッチングによ
りその外部の領域を除去する工程と、当該ある幅と長さ
を持つ領域のうち、周辺部に位置する少なくとも一部の
領域を薄膜化する工程と、半導体層のうち、少なくとも
薄膜化された領域に、第2導電型の不純物を導入する工
程と、半導体層のうち、薄膜化された領域の上に、絶縁
膜を堆積して埋め込む工程と、薄膜化されない半導体層
を少なくとも含む領域の上部にゲート絶縁膜を設ける工
程と、ゲート絶縁膜が形成された領域を少なくとも含む
領域上にゲート電極を設ける工程と、薄膜化されない半
導体層中に第一導電型のソース/ドレイン領域を設ける
工程と、を含む電界効果型トランジスタの製造方法であ
る。 【0153】本発明に係る電界効果型トランジスタの製
造方法に於ける特徴の一つは、当該チャネル形成領域5
と当該キャリヤー流路領域18との境界部には、略急峻
な壁部20を積極的に形成する事にある。 【0154】係る工程は、上記した様に、LOCOSに
より得られるシリコン酸化膜によって発生する、素子領
域と素子分離領域との境界部における寄生容量の付着と
言う問題を確実に回避する為に重要な工程である。 【0155】また、係る工程は、上記した様に、LOC
OS法を用いないので、素子分離領域の酸化膜を形成す
るための熱酸化中に、不純物分布が変化するという問題
が発生しない。また、LOCOS法を用いた場合のよう
に、不純物分布の変化を避けるために厚い酸化膜を通し
て不純物を導入する必要がなく、第三の課題(ロ)を解
決できる。単に素子間を分離するだけの通常の素子分離
方法とは異なり、本発明は素子領域外に設けたキャリア
流路に、キャリアの排出という役割を持たせるため、キ
ャリア流路12の不純物の制御は重要である。特に、キ
ャリア流路12の抵抗を下げるために、キャリア流路1
2の不純物濃度を通常の素子分離領域における不純物濃
度よりも高く設定する場合には、不純物の制御はより重
要になる。以上の観点から、本発明の製造工程は、本発
明の効果を得るために重要な作用をもたらす。 【0156】以下に、上記した実施例に開示されている
電界効果型トランジスタ100の製造方法の具体例に付
いて詳細に説明する。 【0157】即ち、図10に示す様に、シリコンウェハ
よりなる支持基板1上に厚さ100nmのSiO2 より
なる埋め込み酸化膜2を介して厚さ250nmの単結晶
シリコン層よりなるSOI層3が設けられたSOI基板
において、その表面を30nm酸化してパッド酸化膜2
0を形成し、続いて厚さ120nmの窒化シリコン膜2
1をCVDにより堆積する。 【0158】続いてSOI層3、パッド酸化膜200及
び窒化シリコン膜210よりなる積層構造を、通常のフ
ォトリソグラフィ(第1のフィールドPR)とRIE
(反応性イオンエッチング)により幅7μmに加工す
る。 【0159】続いて、幅5μmのフォトリソグラフィに
より第2のフィールドPRレジスト220を、第1のフ
ィールドPRによりパターニングされた前記積層構造上
に設け、第2のフィールドPRレジスト22をマスク
に、窒化シリコン膜210とパッド酸化膜200をRI
Eによりエッチングする。続いて同じレジストをマスク
に、SOI層3を厚さ150nmにわたってエッチング
する。 【0160】これにより、図11に示す様に、SOI層
3は中央の幅5μmの領域ではその厚さが250nm、
両端の幅1μmの領域ではその厚さが100nmとな
る。 【0161】続いて、全体に厚さ350nmの酸化膜を
CVD法により堆積し、CMP(ケミカル メカニカル
ポリッシュ)により酸化膜を研磨し平坦化する。この
とき、窒化シリコン膜210がストッパになり、CMP
がその上面の位置で停止する。 【0162】続いて、RIEにより、窒化シリコン膜2
10、パッド酸化膜200、その両側の酸化膜を、SO
I層が露出するまでエッチングし除去すると、図12の
ように、SOI層3の回りの、SOI層が薄くなった部
分12の上部にフィールド酸化膜6がある構造が得られ
る。 【0163】続いて、SOI層上にイオン注入によりホ
ウ素をその濃度が1×1018cm-3となるように導入
し、厚さ3nmのゲート酸化膜7を熱酸化により形成
し、n+ ポリシリコンを堆積し、フォトリソグラフィと
RIEによりこれを幅0.25μm(図2の上下方向の
幅)に加工しれゲート電極8を形成し、ゲート電極をマ
スクにヒ素を1×1015cm-2のドーズ量でイオン注入
してソース/ドレイン領域9を形成すると、図1、2に
示す本発明の電界効果型トランジスタ100が得られ
る。 【0164】この時、SOI層の厚い部分が素子領域1
0、SOI層のない部分が素子分離領域11、上部にフ
ィールド酸化膜6が積層した薄いSOI層がキャリヤー
流路領域18となる。 【0165】また、図11の形状を形成後、図13に示
す様に全体に厚さ200nmの酸化膜をCVD法により
堆積し、RIEによりエッチバックすることにより酸化
膜側壁23を形成し、酸化膜側壁23をマスクに高濃度
のホウ素をイオン注入または拡散すると、キャリヤー流
路12の端に高濃度部を持つ、図7のような構造が形成
できる。このとき、素子領域10の低濃度のホウ素は、
図10におけるパッド酸化膜堆積前等に、酸化膜側壁2
3を形成するよりも前に形成しておけば良い。又、本発
明に於いては、p+ のボディコンタクト部引き出し部1
3は薄膜化しても良いし、しなくても良い。薄膜化しな
い場合は、第2のフォトレジストでボディコンタクト引
き出し部13を形成しようとする部分を覆い、薄膜化の
ためのエッチングが加わらないようにして、チャネル形
成領域と厚さを揃えれば良い。薄膜化する場合は、第2
のフォトレジストでこの部分を覆わないようにして、薄
膜化のためのエッチングを加わえれば良い。p+ ボディ
コンタクト引き出し部13は薄膜化すると、p+ ボディ
コンタクト部13及びその周辺が比較的平坦になるとい
う長所が得られる。 【0166】p+ ボディコンタクト引き出し部13は薄
膜化しない場合は、p+ ボディコンタクト引き出し部1
3へのイオン注入後の結晶回復が起こりやすくなり、p
+ ボディコンタクト引き出し部13のシート抵抗、及び
コンタクト抵抗を小さくできる。 【0167】CMP後、窒化膜は通常の素子分離工程と
同様にウェットエッチングにより除去しても良い。この
場合、素子分離領域11でフィールド酸化膜6の表面が
シリコン層3よりも高くなる形状となる。そのまま、ト
ランジスタを形成しても良いし、高くなった部分をRI
Eまたはウェットエッチングで取り除き平坦化しても良
い。 【0168】リソグラフィには電子ビーム、X線等、光
以外を用いるものを用いても良い。また、フィールドの
酸化膜をCVDで堆積する前に、フィールド酸化膜とシ
リコン層との界面を安定化させる目的で、シリコン層の
表面に薄い熱酸化膜(例えば厚さ5nm程度)を設けて
も良い。 【0169】当該ソース/ドレイン領域9は、当該半導
体層3の周辺部における少なくとも一部の領域を除く領
域、例えば周辺部において半導体層の他の領域よりも膜
厚が薄くなるように加工されたキャリア流路領域18を
除く領域で、当該半導体層3中のチャネル形成領域5の
両側に形成するものである。 【0170】当該ソース/ドレイン領域9は、半導体層
3のうち、その膜厚を薄くする前記加工が加えらない領
域中の、チャネル形成領域5の両側に当たる部分に形成
するものである。 【0171】当該ソース/ドレイン領域9には、第1の
導電性を有する不純物を高濃度に導入し、当該キャリヤ
ー流路領域18には第2の導電性を有する不純物を低濃
度に導入するものである。 【0172】また、当該チャネル形成領域には、ソース
/ドレイン領域よりも低濃度の不純物が導入される。 【0173】不純物は通常第二導電型であるが、ゲート
電極の材料に応じて、必要なしきい値電圧を満たすため
に必要な第二導電型の不純物を低濃度に導入するか、あ
るいは不純物を導入しないものである。 【0174】上記した様に、本発明に於ける電界効果型
トランジスタの製造方法に於いては、薄膜化された当該
キャリヤー流路領域18に於ける当該2の上面及び素子
分離領域部に、絶縁膜6を堆積し、該絶縁膜6をCMP
により平坦化することが望ましい。また、CMP以外の
方法により平坦化しても良い。 【0175】例えば、全体にSOG(スピンオングラ
ス)や有機膜等の平坦化材を塗布した上、エッチバック
する方法等、CMP以外の方法により該絶縁膜を平坦化
しても良い。また、最初から平坦な形状になるように該
絶縁膜を堆積しても良い。 【0176】例えばバイアススパッタやバイアスECR
CVDで平坦にSiO2等の絶縁膜を堆積する方法、絶
縁膜としてSOGを用い、これを平坦に塗布した上で、
素子領域が露出するまで、RIE等のエッチング工程に
よりエッチバックする方法、絶縁膜としてポリイミド等
の有機膜を用い、これを平坦に塗布した上で、素子領域
が露出するまで、RIE等のエッチング工程によりエッ
チバックする方法等を用いても良い。 【0177】第2の実施例 次に、本発明に係る当該電界効果型トランジスタ100
の第2の実施例について述べる。 【0178】第2の実施例においては、ソース/ドレイ
ン領域9を構成するn+ 型領域9は、SOI層3の下部
に達せず、n+ 領域の下にはチャネル形成領域と同程度
の不純物濃度を持つp型領域、即ち素子領域に於ける低
濃度第2導電型領域204が設けられる。その場合の上
面図を図6、図6のA6−A6' 断面における立面図を
図5に示す。 【0179】この場合、キャリヤー流路領域部18に形
成されたキャリア流路12の上端が、n+ 領域の下端よ
りも下に位置するようにすれば、n+ 層とキャリヤー流
路12のp- 層が離れるので、この二つの領域間にリー
ク電流が流れにくくなるという長所が得られる。 【0180】又、キャリア流路12のp型不純物濃度を
高くすることができるという長所を持つ。第一の実施例
の構造では、キャリア流路12のp型不純物濃度を上げ
ることは、キャリア流路12の抵抗を減らす効果を持つ
一方、リーク電流を増す作用があるが、本実施例に示し
た構造では、リーク電流が流れにくいので、キャリア流
路12のp型不純物濃度を上げることができる。 【0181】例えば、キャリア流路12をチャネル形成
領域よりも不純物濃度の高いp- 型、さらにはp+
(1019cm-3台から1021cm-3台)にすることもで
きる。また、n+ 層がキャリヤー流路12のp- 層の電
位分布に与える影響を小さくできるという長所が得られ
る。 【0182】また、段差がn+ 層の厚さよりも大きくな
るように設定すれば、ソース/ドレイン領域9を形成す
るためのイオン注入時に、イオンはキャリヤー流路領域
18の領域のシリコン層には注入されないので、キャリ
ヤー流路領域18へのイオン注入を防ぐためのレジスト
マスクを設ける必要が無くなる。 【0183】第3の実施例 次に、本発明に係る当該電界効果型トランジスタ100
の第3の実施例に付いて説明するならば、本実施例に於
いては、図7乃至図9、図15、図17、図39ないし
図42に示す様に、キャリヤー流路領域18の少なくと
も一部の領域に不純物濃度の高い領域16を設け、その
不純物濃度の高い領域16とソース/ドレイン領域9と
の間に不純物濃度の低い領域14または202を設けた
ものである。 【0184】なお、図7は図15のC15−C15' 断
面、図17のC17−C17' 断面または図41のC2
03−C203' 断面における立面図である。 【0185】図8及び図9は、7の構造を一部変更した
場合の、図41のC203−C203' に相当する位置
における立面図である。図39図42のC204−C2
04' 断面における立面図である。図40は図41のA
203−A203' 断面における立面図である。 【0186】即ち、図7はSOI層3の薄いキャリヤー
流路領域18に設けられたキャリア流路12の中に低濃
度領域14を設けた例であり、図8はSOI層3が厚い
素子領域10の部分に低濃度領域(素子領域端低濃度部
202)を設けた例を示す。いずれもキャリヤー流路領
域18に設けられた当該キャリヤー流路12において、
低濃度領域に隣接する不純物濃度が高い領域(高濃度領
域16)を設ける。また、図39ように、低濃度部20
2をSOI層が厚い部分に設ける方法は、低濃度部とゲ
ート電極間の寄生容量が大きくなる一方、SOI層が厚
い分だけ低濃度部の抵抗が下がるという長所があるの
で、素子の用途上、チャネル形成領域と高濃度部との間
の抵抗を下げることを重視する必要がある場合に有効で
ある。また、図39に示す様に、低濃度領域をSOI層
3の厚い部分と薄い部分の両方にまたがって形成しても
良い。即ち、SOI層が厚い素子領域10に設けられる
低濃度部202と、SOI層が薄いキャリア流路12に
設けられる低濃度部14の二者によって、低濃度領域が
形成されても良い。 【0187】一方、上記の高濃度層16の濃度は典型的
には1×1019cm-3以上、特に1×1020cm-3から
1×1021cm-3の範囲である。 【0188】又、当該低濃度層14は、その中に少なく
とも10nm以上の空乏層が広がる濃度にすることがよ
く、典型的には1×1017cm-3から2×1018cm-3
の範囲であるが、この範囲に無くとも、高濃度層よりも
低くさえあれば良い。当該低濃度層14の不純物濃度は
チャネル形成領域と同じでも良く、あるいはチャネル形
成領域よりも高いか低いように設定されても良い。 【0189】当該低濃度層14の不純物濃度はチャネル
形成領域と同一導電型、同濃度とする場合は、当該低濃
度層14とチャネル形成領域へ同時に不純物を導入すれ
ば良いので、製造工程を簡略化できる。 【0190】低濃度層14の幅(図7、8、9、39、
40におけるキャリア流路12の横方向の長さ、図1
5、図17、図41及び42の記号W1 (43))は、
10nm以上あれば効果が得られる。しかし、レジスト
をマスクにしたイオン注入により、低濃度層と高濃度層
を分けて形成する場合は、加工の容易性から、p- 領域
は0.1μm以上、特に0.2μm以上あることが望ま
しい。また、低濃度領域の幅は広く、不純物濃度が低い
ほど、電界を緩和しリーク電流を抑制する効果が増す。 【0191】ここで高濃度層16を設けるのは、キャリ
ヤー流路領域の抵抗を下げ、キャリヤー流路12に余剰
キャリアが流れやすくするためであり、低濃度層14を
設けるのは、高濃度層16とソース/ドレイン領域9の
拡散層が近接して、双方の間に漏れ電流が流れることを
防ぐこと、および双方の間に寄生容量が付くことを防ぐ
ことが目的である。 【0192】本発明に於て、当該キャリヤー流路12に
注入される不純物の濃度は、特に限定されるものではな
いが、好ましくは、低濃度の領域においてもSOI層が
空乏化しない程度の濃度である事が望ましい。 【0193】当該キャリヤー流路12には、余剰となる
キャリアと同じ導電型の不純物が導入されていれば良い
が、キャリヤー流路領域の電位を安定させると言う観点
から、当該不純物の濃度は当該キャリヤー流路12の全
体の空乏層が広がらない程度、つまり空乏化しない程度
に高く設定する事が望ましい。 【0194】本実施例では、ボディコンタクト42は図
15に示すように、キャリヤー流路12の内、高濃度の
領域16の一部に侵入するようにして設けても良い。ま
た、図16、図17のように、ボディコンタクト42の
全体がキャリヤー流路領域18に於けるキャリヤー流路
12の内、高濃度の領域16の内部に位置するように設
けても良い。ボディコンタクト引き出し部42を構成す
るための不純物濃度が高い領域の一部または全部を、こ
れらはキャリア流路内の高濃度領域16と兼用する構造
である。このようにすることによってレイアウトが単純
化できるという利点が得られる。 【0195】この場合、図15のように、キャリア流路
内にボディコンタクトの全体を設けるのでなく、突起部
したボディコンタクト引き出し部13を設けることは、
キャリヤー流路領域の幅W1 (43)を、ソース/ドレ
イン領域とボディコンタクトの端(ソース/ドレイン領
域から離れたほうの端)との距離44よりも小さくする
効果がある。このようにしてキャリヤー流路領域を幅W
1を狭くした分だけ、ゲート電極と半導体層間の寄生容
量を小さくすることができる。 【0196】また、図16、図17のように、ボディコ
ンタクト42の全体をキャリア流路12中の高濃度領域
16に設け、ボディコンタクト引き出し部13を設けな
い構造では、キャリア流路12の幅をボディコンタクト
引き出し部13に相当する分だけ広げることに伴い、ゲ
ート電極と半導体層間の寄生容量が増すが、レイアウト
が簡単になるという長所があるので、レイアウトを単純
化する必要がある場合に有効である。 【0197】又、図15、図16、図17のように、ボ
ディコンタクトの一部または全部を、キャリア流路内の
不純物濃度が高い領域16に設ける場合、ボディコンタ
クトが設けられる位置の周辺のキャリア流路を、図43
のような厚いキャリア流路205により構成しても良
い。この場合、厚いキャリア流路205は、キャリア流
路領域のうち、ゲート電極から離れた部分に設けられ、
キャリア流路の他の部分と同じ導電型で、キャリア流路
の他の部分よりも膜厚が大きく、またキャリア流路のう
ちソース/ドレイン領域に接する部分やチャネル形成領
域に接する部分よりも不純物濃度が高い。 【0198】この構成により、ボディコンタクトが設け
られる部分の半導体層を厚く出来るので、半導体層に高
濃度の不純物を導入しても、その後の結晶性の回復が容
易となり、不純物濃度が高い良質の結晶が得やすくなる
ので、コンタクト抵抗を下げる事が容易となる。 【0199】又、厚い領域はゲート電極を避けてもうけ
らるので、ゲート電極と半導体との間の寄生容量を増加
させることはなく、又、高濃度領域ではソース/ドレイ
ン領域から離れて設けられるので、高濃度領域の存在に
よって、リーク電流が増す事もない。 【0200】図9は浅いn+ 拡散層9の下の一部に低濃
度層が入り込み、記号202の領域を形成し、n+ 拡散
層9の下で低濃度層14のない領域では、n+ またはn
- 型の領域(第2の第1導電型領域)15が設けられる
例を示す。この構造は、ソース/ドレイン領域9と高濃
度領域16を、横方向だけでなく、縦方向にも隔離でき
るので、ソース/ドレイン領域と高濃度領域間の漏れ電
流を抑制する方法として有効である。ここで、第2の第
1導電型領域15は、n+ 拡散層9の下にpn接合が出
来、寄生容量が付くことを防ぐことが目的である。 【0201】又、第一の実施例に関連して図43におい
て示した厚いキャリア流路205中の一部の領域に、不
純物濃度が高い領域16を設けても良い。 【0202】係る構造を形成する為には、例えば、図1
3に示す様に、薄膜化された当該キャリヤー流路領域の
周辺部の上部35、及び薄膜化されない当該チャネル形
成領域の側壁20に当たる部分に絶縁体の側壁23を設
け、続いて薄膜化された当該キャリヤー流路12の周辺
部の当該側壁に覆われない部分36に、ソース/ドレイ
ン領域9とは異なる導電型の不純物を導入することによ
って実現出来る。また、チャネル形成領域等、半導体層
中の少なくとも一部が単結晶半導体により形成される場
合において、キャリア流路のうち不純物濃度の高い領域
の少なくとも一部を多結晶としても良い。これは当該高
濃度領域では、不純物濃度を高くしたことにより抵抗が
下がるので、多結晶を用いることによる電気抵抗の増加
を相殺できるためである。 【0203】第4の実施例 次に、本発明に係る第4の実施例を説明する。 【0204】即ち、図10の構造を形成後、幅5μmの
第1フィールドPRレジスト30をパターニングし、こ
のレジスト30をマスクに、窒化シリコン膜210とパ
ッド酸化膜200をRIEによりエッチングする。 【0205】続いて同じレジストをマスクに、SOI層
3を厚さ150nmにわたってエッチングする。これに
より、図18に示す様に、SOI層3は中央の幅5μm
の領域ではその厚さが250nm、その周囲ではその厚
さが100nmとなる。 【0206】レジスト30を除去したのち、全体に厚さ
1μmの酸化膜をCVDにより堆積し、これをRIEに
よりエッチバックすることにより、厚い酸化膜側壁31
を形成する。厚い酸化膜側壁31をマスクにSOI層3
をエッチングすることにより、図19に示す様に、5μ
mの厚いSOI層の両側に、幅1μm厚さ100nmの
薄いSOI層領域ができる。ここで、厚いSOI層が素
子領域10、薄いSOI層がキャリヤー流路領域18、
SOI層のない領域が素子分離領域11となる。 【0207】第5の実施例 第1から第4の実施例において、素子分離領域11に、
キャリヤー流路領域18のキャリヤー流路12よりも膜
厚の薄い半導体層を残しても良い。この場合、図7に対
応する形状は図22ようになる。但しここでは図7にお
けるp+ 領域16を省略した例を示した。 【0208】第1から第4の実施例で、バルク基板上に
形成される電界効果型トランジスタにおいて実施して、
図23の形態を得ても良い。この場合、素子分離領域1
1は素子領域10及びキャリヤー流路領域18の二者よ
りも、深くエッチングされた形態を持つ。図7に対応す
る形状を図23に示す。但しここでは図3におけるp +
領域16を省略した例を示した。 【0209】本発明に於て、バルク基板上のFETや、
厚いSOI層上に形成されるFETでは、余剰なキャリ
ヤーが基板に流れ込むことが可能であるが、本発明の構
成によりキャリヤーを良く流れやすくし、キャリヤーの
排除機能をより高める事が可能となる。 【0210】一般に、SOI基板に於いては、基板不純
物濃度が低い為、余剰キャリヤーによる電流に対する基
板部の抵抗は小さくない。 【0211】又、バルクFETにおいても、ソース/ド
レイン領域の寄生容量を小さく擦るために、基板不純物
濃度を下げると、同様に余剰キャリヤーによる電流に対
する基板部の抵抗が増加する。 【0212】本発明を、バルク基板上のFETや、厚い
SOI層上に形成されるFETに適用すれば、これらの
素子に於て、基板不純物濃度が低い場合にもキャリヤー
流路を確保する事が出来、余剰キャリヤーの排出能力を
高める事が出来る。 【0213】また、GaAs等、基板抵抗が高い半絶縁
性基板上に形成される素子についても本発明は同様の効
果がある。 【0214】図22の形態はSOI層が厚い場合、図2
3の形態はバルクFETにおいて余剰キャリアを排出す
ることに適した構造である。通常SOI層が厚い場合や
バルクFETにおいてトレンチ分離を行うと、余剰キャ
リアは一旦基板に流入し、トレンチの下の基板を経由
し、ウェルコンタクトに流れ込み排出される。 【0215】この時、余剰キャリアの排出には、基板不
純物濃度が高くすることにより、基板抵抗を下げること
が有利であるが、チャネル表面からチャネルの下部の深
い位置、トレンチの下までに至る広い範囲に均一に高濃
度の不純物を導入しようとすると、高エネルギーイオン
注入や、エネルギーを何通りかに変化させる多段のイオ
ン注入等が必要となり、製造工程が複雑になる。 【0216】これに対して本発明のように段差部にキャ
リヤー流路12を設けると、浅い位置にあるキャリヤー
流路12に余剰キャリアの排出に要求されるだけの比較
的高濃度の不純物を導入すればよいので、高エネルギー
イオン注入や、多段のイオン注入を用いなくともキャリ
ヤー流路領域18を形成できる。 【0217】また、素子分離領域に酸化膜を形成する前
にチャネルイオン注入を行えば、キャリヤー流路領域へ
の不純物の導入とチャネル形成領域へのイオン注入とを
兼ねることができ、工程が簡略化される。また、キャリ
ヤー流路領域は浅い位置にあるので、チャネル領域下の
深い位置はキャリアの経路にならず、従ってチャネル領
域下の深い位置の基板抵抗を下げるためのイオン注入が
必要ない。 【0218】すなわち、チャネル形成領域またまこれに
接するシリコン基板の表面側の領域と段差部のキャリヤ
ー流路領域においてのみ、基板抵抗を下げれば良い。 【0219】また、本発明はソース/ドレイン領域9の
下には基板抵抗を下げるための高濃度部を設ける必要が
ない。こうすると、ソース/ドレイン領域9の下の高濃
度部が、ソース/ドレイン領域の下の寄生容量を増す原
因になることを防ぐことができる。 【0220】また、本発明はソース/ドレイン領域9の
下に高濃度部がある場合でも、それがキャリア流路の深
さと同程度に浅ければ、ドレイン電圧が印加された時に
これが空乏化し、寄生容量を形成しないので、ソース/
ドレイン領域下の寄生容量を有効に低減できる。 【0221】第6の実施例 また、本発明に係る第6の実施例を図24及び図25を
参照して説明する。 【0222】即ち、CVDにより素子分離領域11の絶
縁膜を堆積後、CMPによる平坦化を行わず、ソグラフ
ィ及びRIE等のエッチング技術を用いて、素子領域部
10の絶縁膜に開口部を設け、素子を形成する工程を用
いても良い。この場合のソース/ドレイン領域9を含ま
ない位置での断面を図24に、ソース/ドレイン領域を
含む位置での断面を図25に示す。 【0223】この方法ではキャリア流路部でフィールド
絶縁膜の段差が増すという短所があるが、これを除いた
本発明の効果、例えば、キャリア流路の薄膜部で上部を
平坦にできるという点、薄膜部と厚膜部との接続部を急
峻にできるという点、ゲートや配線と半導体層間の寄生
容量を減らせる点等は、本発明の他の実施例と変わりな
い。 【0224】むしろ寄生容量に関しては、フィールド絶
縁層が厚くなるので、他の実施例よりもさらに小さくな
る。加えて、本実施例はCMP工程を要しないので、C
MP装置が必要なく、製造に要する装置の種類を減らせ
るという長所がある。 【0225】なお、キャリア流路のうち、チャネル形成
領域に接する膜厚の厚い部分は、ゲート電極との間に厚
いフィールド酸化膜があり、チャネルが形成されないの
で、チャネル形成領域とはならない。 【0226】なお、上記第1から第6の実施形態、ある
いはこれらの実施形態に記載される構造を製造する方法
において必要となる、リソグラフィ技術及びレジストに
は、フォトリソグラフィ及びフォトレジストあるいは、
他のリソグラフィ技術及び他のレジストを用いる。 【0227】実施形態中に記述されたフォトリソグラフ
ィ及びフォトレジストは、各種リソグラフィ技術及び各
種レジストに置き換えて良い。例えば、X線リソグラフ
ィとX線レジスト、電子ビームリソグラフィと電子ビー
ム露光等の組み合わせを用いても良い。 【0228】尚、本発明に於て、当該キャリヤー流路領
域18内で且つ当該ゲート電極の位置と重複しない部位
にボディコンタクト引出部13を形成する。又、当該素
子分離領域11内に、当該キャリヤー流路12に接続す
るボディコンタクト引出部13を形成する。 【0229】又、当該ボディコンタクト引出部13に
は、当該第2の導電性を有する不純物を高濃度に導入す
るものである。 【0230】 【発明の効果】本発明は、SOI−MOSFETの基板
浮遊効果を抑制するとともに、素子分離領域でゲート電
極と半導体層間、あるいは配線と半導体層間に寄生容量
が付くことを抑制する。 また、キャリア排出路の上部
にゲート酸化膜よりも厚い酸化膜層を設けることによ
り、キャリア排出路とゲート電極間の寄生容量を低減す
る。 【0231】また、ドレイン領域とその外側の素子分離
領域との間に流れる漏れ電流を抑制する。 【0232】また、キャリアを排出するための経路とな
る領域の膜厚、不純物濃度、電位分布を均一にする。ま
たこれらが制御しやすくなる構造及び製造方法を提供す
る。また、キャリア排出路の一部において、不純物濃度
を高めることにより、正孔排出能力を高める。また、キ
ャリア排出路のうち不純物濃度が高い部分と、ソース/
ドレイン領域との間に不純物濃度が低い領域を設けるこ
とにより、電界を緩和する。 【0233】製造工程において酸化膜の側壁を用いる、
あるいはソース/ドレイン領域を半導体層の表面だけに
形成することにより、高濃度部をソース/ドレイン領域
から隔離する。 【0234】また、第1、及び第2のフィールドPR工
程を用いることにより、上記効果が得られる素子構造を
形成する。 【0235】また、半導体層の端部において、半導体層
をある一定の厚さまでエッチングにより除去し、この領
域にキャリア排出路を設けることにより、、キャリアを
排出するための経路となる領域の膜厚、不純物濃度、電
位分布が均一になる。 【0236】キャリア排出路の上に、CVD及びCMP
を用いて絶縁膜を埋め込むことにより、チャネル形成領
域、素子分離領域、キャリア排出路の三者間において段
差のない、平坦な形状が得られる。
【図面の簡単な説明】 【図1】図1は、本発明に係る電界効果型トランジスタ
の一具体例の構成を説明する断面図である。 【図2】図2は、本発明に係る電界効果型トランジスタ
の一具体例の構成を説明する平面図である。 【図3】図3は、本発明に係る電界効果型トランジスタ
の他の具体例の構成を説明する断面図である。 【図4】図4は、本発明に係る電界効果型トランジスタ
の更に他の具体例の構成を説明する断面図である。 【図5】図5は、本発明に係る電界効果型トランジスタ
の別の具体例の構成を説明する断面図である。 【図6】図6は、本発明に係る電界効果型トランジスタ
の別の具体例の構成を説明する平面図である。 【図7】図7は、本発明に係る電界効果型トランジスタ
の更に別の具体例の構成を説明する断面図である。 【図8】図8は、本発明に係る電界効果型トランジスタ
の異なる具体例の構成を説明する断面図である。 【図9】図9は、本発明に係る電界効果型トランジスタ
の更に異なる具体例の構成を説明する断面図である。 【図10】図10は、本発明に於ける電界効果型トラン
ジスタの一具体例に於ける製造方法の要部を説明する断
面図である。 【図11】図11は、本発明に於ける電界効果型トラン
ジスタの一具体例に於ける製造方法の要部を説明する断
面図である。 【図12】図12は、本発明に於ける電界効果型トラン
ジスタの他の具体例に於ける製造方法の要部を説明する
断面図である。 【図13】図13は、本発明に於ける電界効果型トラン
ジスタの別の具体例に於ける製造方法の要部を説明する
断面図である。 【図14】図14は、本発明に係る電界効果型トランジ
スタのボディコンタクト引出部の一具体例の構成を説明
する平面図である。 【図15】図15は、本発明に係る電界効果型トランジ
スタのボディコンタクト引出部の他の具体例の構成を説
明する平面図である。 【図16】図16は、本発明に係る電界効果型トランジ
スタのボディコンタクト引出部に於ける別の具体例の構
成を説明する平面図である。 【図17】図17は、本発明に係る電界効果型トランジ
スタのボディコンタクト引出部に於ける更に他の一具体
例の構成を説明する平面図である。 【図18】図18は、本発明に於ける電界効果型トラン
ジスタの他の具体例に於ける製造方法の要部を説明する
断面図である。 【図19】図19は、本発明に於ける電界効果型トラン
ジスタの他の一具体例に於ける製造方法の要部を説明す
る断面図である。 【図20】図20は、本発明に於ける電界効果型トラン
ジスタの更に他の具体例に於ける製造方法の要部を説明
する断面図である。 【図21】図21は、本発明に於ける電界効果型トラン
ジスタの更に他の具体例に於ける製造方法の要部を説明
する断面図である。 【図22】図22は、本発明に係る電界効果型トランジ
スタの更に別の具体例の構成を説明する断面図である。 【図23】図23は、本発明に係る電界効果型トランジ
スタの更に異なる具体例の構成を説明する断面図であ
る。 【図24】図24は、本発明に係る電界効果型トランジ
スタの更に異なる具体例の構成を説明する断面図であ
る。 【図25】図25は、本発明に係る電界効果型トランジ
スタの更に別の具体例の構成を説明する断面図である。 【図26】図26は、従来の電界効果型トランジスタの
作動状態を説明する断面図である。 【図27】図27は、従来の於けるSOI層を構成する
電界効果型トランジスタの作動状態を説明する断面図で
ある。 【図28】図28は、従来の電界効果型トランジスタの
一具体例の構成を説明する断面図である。 【図29】図29は、従来の電界効果型トランジスタの
一具体例の構成を説明する側面図である。 【図30】図30は、従来の於ける電界効果型トランジ
スタの作動状態を説明する平面図である。 【図31】図31は、従来の電界効果型トランジスタに
於けるリーク電流の流れと寄生容量の発生状態を説明す
る平面図である。 【図32】図32は、従来の電界効果型トランジスタの
他の具体例の構成を説明する断面図である。 【図33】図33は、従来の電界効果型トランジスタの
別の具体例の構成を説明する側面図である。 【図34】図34は、従来の於ける電界効果型トランジ
スタの構成を示す平面図である。 【図35】図35は、従来の電界効果型トランジスタの
他の構成を示す平面図である。 【図36】図36は、従来の電界効果型トランジスタに
於いてLOCOS酸化膜を使用した場合の問題点を説明
する図である。 【図37】図37は、電界効果型トランジスタに於いて
LOCOS酸化膜を使用しない場合の利点を説明する図
である。 【図38】図38は、従来の電界効果型トランジスタに
於ける更に別の具体例の構成を示す断面図である。 【図39】図39は、本発明に係る電界効果型トランジ
スタの他の具体例の構成を説明する断面図である。 【図40】図40は、本発明に係る電界効果型トランジ
スタの更に他の具体例の構成を説明する断面図である。 【図41】図41は、本発明に係る電界効果型トランジ
スタの別の具体例の構成を説明する平面図である。 【図42】図42は、本発明に係る電界効果型トランジ
スタの更に別の具体例の構成を説明する平面図である。 【図43】図43は、本発明に係る電界効果型トランジ
スタの異なる具体例の構成を説明する平面図である。 【符号の説明】 1…基板 2…絶縁膜、埋め込み酸化膜 3…半導体層、SOI層 4…素子分離領域シリコン層 5…チャネル形成領域 6…フィールド酸化膜 7…ゲート酸化膜 8…ゲート電極 9…ソース/ドレイン領域 10…素子領域 11…素子分離領域 12…キャリヤー流路 13…ボディコンタクト引き出し部 14…低濃度部 15…第2の第1導電型領域 16…高濃度部 17…ソース/ドレイン領域層 18…キャリヤー流路領域 20…急峻な壁部 21…キャリヤー流路の上面部 22…チャネル形成領域の上面部 23…酸化膜側壁 24…電極の下面 25…ソース/ドレイン領域のゲート電極側の端縁部 26…キャリヤー流路領域に於ける当該ゲート電極と重
複しない部位 27…素子分離領域とキャリヤー流路領域との接合部 30…第1フィールドPRレジスト 31…厚い酸化膜側壁 35…キャリヤー流路の上面部 36…キャリヤー流路で側壁に覆われていない部分 41…ソース/ドレイン領域とボディコンタクトとの距
離 42…ボディコンタクト W1、43…キャリア経路幅 44…ソース/ドレイン領域とボディコンタクト端との
距離 45…ゲート電極の突起幅 100…電界効果型トランジスタ 101…ソース 102…ドレイン 140…キャリヤー流路の上表面部 160…キャリヤー流路の上表面部 200…パッド酸化膜 201…ゲートコンタクト台座 202…素子領域端低濃度部 203…膜厚の厚いキャリア流路 204…素子領域内の低濃度第2導電型領域 210…窒化シリコン膜 220…第2フィールドPRレジスト
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F110 AA02 AA06 AA15 CC02 DD01 DD04 DD05 DD12 DD13 DD14 EE01 EE04 EE05 EE09 EE27 FF01 FF02 FF03 FF23 GG02 GG12 GG22 GG24 GG28 GG29 GG32 GG34 GG52 HJ01 HJ13 HM02 HM15 NN62 PP03 QQ16 QQ19 5F140 AA12 AA17 AC36 BA01 BB12 BB13 BC01 BC06 BD07 BD12 BE07 BF01 BF04 BF07 BF08 BF10 BH06 BH15 BH43 BH49 BK13 CB04 CE07

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 絶縁体基板上のある領域、または半導体
    基板上に形成された絶縁膜上のある領域において半導体
    層が形成されると共に、当該半導体層の一部と、当該半
    導体層上の少なくとも一部の領域に形成されたゲート絶
    縁膜と、当該ゲート絶縁膜上に所定の方向に配置して形
    成されたゲート電極と、当該ゲート電極の両側の半導体
    層中に形成されたソース/ドレイン領域とから構成され
    た素子領域と、当該素子領域に隣接して、当該半導体層
    の一部と、当該半導体層上に形成された当該ゲート絶縁
    膜よりも厚いフィールド絶縁膜と、当該フィールド絶縁
    膜上に形成されたゲート電極とから構成されたキャリア
    流路領域と、当該素子領域と当該キャリア流路領域の両
    者を除く当該絶縁膜上の領域においては、当該絶縁体上
    に当該半導体層を介すか、介さずに当該フィールド絶縁
    膜が設けられた素子分離領域とが設けられており、当該
    素子領域では、当該ゲート電極の下部に位置し、当該ゲ
    ート電極に沿って当該半導体層内に形成され、且つ当該
    ソース/ドレイン領域によって挟まれる様に形成されて
    いるチャネル形成領域が設けられている電界効果型トラ
    ンジスタであって、当該トランジスタは、更に当該チャ
    ネル形成領域の少なくとも一方の端部に於ける当該半導
    体層には、略急峻な壁部が設けられていると共に、当該
    半導体層の一部が当該壁部の下方部分から当該キャリヤ
    ー流路領域を横断する様に、当該分離素子領域へ向かう
    方向に延在するキャリヤー流路が形成されていると共
    に、当該キャリヤー流路領域を構成する当該半導体層の
    上部表面が略平坦状に形成されており且つ、少なくとも
    ゲート電極下の一部の領域に於いては、当該上部表面の
    位置が、当該チャネル形成領域を形成している当該半導
    体層の上部表面位置よりも低い位置に形成されている事
    を特徴とする電界効果型トランジスタ。
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CN110998862A (zh) * 2017-08-07 2020-04-10 Towerjazz松下半导体有限公司 半导体装置

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