KR100272071B1 - 에스오아이소자및그제조방법 - Google Patents

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Abstract

저항, 커패시터, 다이오드를 포함하는 선택된 전자 구성 요소를 제조하는 동안 SOI(silicon-on-insulator) 기판 위의 선택된 위치에 실리콘이 형성된다. 실리콘 위치는 패터닝되고 제거가능한 마스크를 이용하여 정해지며, 실리콘은 침착 또는 성장에 의해 도포될 수도 있으며 폴리실리콘이나 또는 결정 실리콘의 유형을 취할 수도 있다. SOI 소자의 정전 방전(ESD) 특성은 선택된 영역에서 실리콘의 두꺼운 이중 층을 구비함으로써 상당히 개선된다.

Description

에스오아이 소자 및 그 제조 방법{SILICON-ON-INSULATOR AND CMOS-ON-SOI DOUBLE FILM STRUCTURES AND FABRICATION}
본 발명은 전반적으로 SOI(silicon-on-insulator) 반도체 소자에 관한 것으로서, 보다 구체적으로는 SOI 소자에 있어서 보다 강건한(robust) 정전 방전(electrostatic discharge; ESD) 보호를 제공하는 구조 및 제조 공정에 관한 것이다.
SOI 상보형 금속 산화물 반도체(CMOS) 출력 버퍼는 양 또는 음의 ESD 임펄스에 대해 실리콘 기판에 형성된 "벌크(bulk)" CMOS 출력 버퍼만큼 잘 동작하지는 않는다. ESD 구조가 또한 실리콘층에 설계된다고 가정하면(예를 들면, ESD 구조가 다이오드나 또는 SOI 금속 산화물 전계 효과 트랜지스터(MOSFET)로 만들어짐), 일반적으로 ESD 보호는 열이 벌크(bulk)로 발산될 수 있고 막 두께가 더 두꺼운 벌크 소자만큼 좋지는 않을 것이다. 실제로, SOI 출력 버퍼는 벌크 CMOS 출력 버퍼와 비교할 때 2배 더 낮은 ESD 강건성을 가짐을 보여주었다.
일반적으로, 입력/출력(I/O) 회로를 구성하는 회로 소자는 오류 메커니즘(failure mechanism)에 자체 가열이 연루될 때 벌크 CMOS 기술과 비교하여 전기적 오버스트레스(electrical overstress; EOS), ESD, 전력 대 오류(power-to-failure)에 대해 더 큰 감도를 나타낼 것이다. 상기 회로 소자는 p 채널 MOSFET, n 채널 MOSFET, 매립형(buried) 저항 소자, 디커플링 커패시터, 다이오드, 기생 바이폴라 소자, 그 외에 CMOS-온-SOI, SOI(실리콘-온-사파이어(SOS) 포함)에서 사용되는 다른 특성부로 구성된다.
SOI에서, 어떤 ESD 개념은 적용되지 않는다. 예를 들면, 두꺼운 필드 산화물 ESD 구조는 실용적이지 못하다. 벌크 CMOS에서, p+ 소스/드레인 주입부(implant), p+, n+, 웰(well) 구조가 ESD 네트워크용 다이오드 소자로서 이용된다. 벌크 CMOS에서, 이들 구조는 폴리실리콘 게이트 구조 없이 형성될 수 있다. "이중 다이오드 네트워크"와 같은 표준 ESD 네트워크는 웰 터브(tub)에서의 p+ 확산과, 벌크 기판에서의 n+/n 웰 소자로 구성된다. 기생 npn 및 pnp 트랜지스터가 이용되어 pnpn 실리콘 제어형 정류기를 생성한다. 박막 SOI에서는, 표준 다이오드, pnp 트랜지스터, npn 트랜지스터, pnpn 또는 두꺼운 산화물 소자를 형성하기 위해서 이러한 구조를 구성할 수 없거나 또는 이용할 수 없다. SOI 기술이 스케일링됨에 따라, 절연층 위의 막 두께는 감소할 것이고, 따라서 ESD 강건성은 SOI 기술의 연속적인 스케일링과 함께 감소할 것이다(1994년도 찬(Chan) 등의 IRPS를 참조).
ESD 성능은 벌크 실리콘에 구동기와 다이오드 기반 ESD 구조를 설계함으로써 개선될 수 있다(찬 등의 IRPS를 참조). 이 방법은 많은 단점을 갖는다. 첫째, 이러한 구조는 매립형 산화물층 아래에 형성되어야 하며, 이는 공정 단계의 증가, 벌크 웨이퍼 오염, 게터링(gettering) 문제의 견지에서 어려움을 야기한다. 둘째, 제조된 소자는 입력/출력(I/O)상에서 상당히 다른 특성을 갖는다. 셋째, 비플래너(non-planar) 구조가 얻어진다. 넷째, 이러한 방법은, 벌크 기판과의 상호 작용이 없고, 웨이퍼 오염이 방지되며, 다른 게터링 문제가 완화된다고 하는 SOI의 장점을 상쇄시켜 버린다.
위에서 설명된 바와 같이, 벌크 CMOS에서는 ESD 네트워크용 다이오드 소자로서 p+ 소스/드레인 주입부, p+, n+, 웰 구조가 이용된다. SOI에서, 소스/드레인 주입부와 MOSFET 본체 사이에 다이오드가 생성될 수 있다. 완전한 공핍형(depleted) SOI에서의 다이오드의 활성 영역은 다이오드의 폭과 막 두께의 곱일 것이다. 산화물 막과 접하는 접합부 구역은 다이오드 전류를 공급할 때 이용되지 않을 것이다. 그 결과, 현저히 작은 테두리를 갖는 저저항 다이오드를 생성하는 것은 매우 얇은 막 SOI 기술에서 실용적이 아니다. ESD 네트워크로서 다이오드의 ESD 강건성과 효율성은 다이오드 직렬 저항의 함수이다. 다이오드 직렬 저항이 증가함에 따라 ESD 강건성과 효율성은 감소한다. 표준 스케일링된 SOI 다이오드를 ESD 소자로서 이용하는 것은 막 두께가 스케일링될 때 절충된다.
일반적으로 SOI에서 양호한 다이오드 소자는 얻을 수 없다. 비 SOI CMOS 회로는 온도 기준 및 위상 고정 루프(PLL) 회로용 다이오드 소자를 이용한다. 다른 방법으로서, 게이트의 반대 단부에 N 및 P 도펀트(dopant)를 주입함으로써 다이오드를 생성하는 해결책이 있으나, 이 방법은 활성(active) 실리콘층의 두께에 의해, 정면 및 후면 게이트 산화물의 질에 의해, 그리고 구조의 누출 특성에 의해 다이오드 특성이 영향을 받을 것이라는 어려움이 있다.
부티(Buti)에게 허여된 미국 특허 제5,258,318호에는 플래너 구조상에 SOI BiCMOS 집적 회로를 형성하는 방법이 개시되어 있으며, 여기에서 CMOS 소자가 제 1의 얇은 에피텍셜층에 형성되고 바이폴라 소자가 합성 에피택셜층에 형성된다. 부티의 특허에는 합성 에피택셜층에 ESD 보호 회로를 형성하는 것에 대해서는 개시되거나 제안되지 않았다.
에크런드(Eklund)에게 허여된 미국 특허 제5,294,823호에는 비플래너 구조에 SOI BiCMOS 회로를 형성하는 방법에 대해 개시되어 있으며, 여기에서 CMOS 트랜지스터가 제 1의 얇은 에피택셜층에 형성되고 바이폴라 트랜지스터가 합성 에피택셜 침착물 위에 형성된다. 에크런드의 특허는 합성 에피택셜층에 ESD 보호 회로를 형성하는 것을 개시하지는 않는다.
루(Lu)에게 허여된 미국 특허 제4,989,057호에는 ESD 보호 회로로서 이용하기 위한 통상적인 n 채널 SOI 트랜지스터가 개시된다.
1991년 11월 IBM 기술 공개 보고서 제34권 제6호 264-5페이지에서 데이버리(Davari) 등은 CMOS와 측면 바이폴라 구조의 제조를 위해 여러 두께의 SOI로 플래너 구조를 형성하는 방법을 개시하였다.
사사키(Sasaki)에게 허여된 미국 특허 제4,423,431호에는 벌크 실리콘 혹은 SOI상의 ESD 소자가 개시되며, 여기에서 ESD 회로는 표준 MOS 공정으로 집적된 PSG 유전체 상부의 알루미늄 전극을 포함한다. 또한, 사사키는 두꺼운 게이트 절연층의 이용 및 표준 게이트 전극의 제거에 대해 개시하고 있다.
본 발명의 목적은 아날로그 기능을 위해 두꺼운 실리콘 막을 포함하는 회로 소자용의 SOI, SOS, CMOS-온-SOI에서와 반도체 집적 칩의 외부 I/O와 ESD 장치 섹터에서의 향상된 ESD 강건성을 위한 구조 및 방법을 제공하는 것이다.
본 발명의 또다른 목적은 보다 높은 전력 대 오류 임계치(power-to-failure threshold), EOS, ESD 강건성을 제공하기 위해 보다 두꺼운 실리콘 막을 포함하는 ESD 네트워크 뿐만 아니라, I/O 회로, 구동기, 수신기용으로 이용된 다이오드, 바이폴라 트랜지스터, 웰, MOSFET, 저항, 매립형 저항, 커패시터 구조와 같은 소자를 제공하는 것이다.
본 발명의 또다른 목적은 ESD 소자 위치에 보다 두꺼운 실리콘 또는 폴리실리콘을 포함하는, SOI 및 SOS에서 향선된 ESD 보호를 위한 구조 및 방법을 제공하는 것이다.
본 발명에 따라서, 성장된 실리콘 또는 침착된 폴리실리콘의 제 2 층을 포함하는 이중 층이 보다 높은 전력 대 오류 또는 ESD 강건성을 필요로 하거나 또는 자체 가열이 제한되는 것이 바람직한 SOI 또는 SOS 회로 소자(전자 장치)에만 관계가 있는 영역에 형성된다. ESD 강건성은 증가하는 막 두께와 증가된 다이오드 면적에 의해 개선되며, 제 2 실리콘 또는 폴리실리콘층을 갖는 선택된 구역에서 막 두께를 선택적으로 증가시킴으로써 SOI 또는 SOS의 ESD 보호가 개선된다. 마스크(mask)는 폴리실리콘 또는 성장된 실리콘을 위한 구역을 규정하기 위하여 게이트를 규정하기 전이나 또는 후에 이용될 수 있다. ESD, 아날로그 또는 디지탈 회로용으로 그리고 다른 이유로 다이오드 구조가 유리한 영역에서 폴리실리콘이 침착되거나 또는 실리콘이 성장되고, SOI 또는 SOS 처리의 절연 규정 섹터와 게이트 규정 섹터 사이에서 완성된다. 이중 층 형성 공정은 트렌치(trench) 절연 또는 MESA 절연으로 SIMOX와 같은 확립된 SOI 공정으로 구현될 수 있고, 유익하다면 어떠한 칩 영역 위에도 폴리실리콘 막을 제공하는 단계나 또는 실리콘 층을 성장시키는 단계를 부가한다.
도 1a-1h는 이중 층 SOI 또는 SOS 소자를 제조하기 위한 본 발명에 따른 공정 단계에 대한 순차적 단면도,
도 2는 본 발명에 따라 제조된 다이오드 구조에 대한 단면도,
도 3은 본 발명에 따라 제조된 저항 구조에 대한 단면도,
도 4는 본 발명에 따라 제조된 커패시터 구조에 대한 단면도,
도 5a-5j는 이중 층 SOI 또는 SOS 소자를 제조하기 위한 본 발명에 따른 대안의 공정에 대한 순차적 단면도,
도 6은 본 발명에 따라 제조된 MOSFET 구조에 대한 단면도,
도 7은 본 발명에 따라 제조된 게이트형 다이오드(gated diode) 또는 루비스터(Lubistor) 구조에 대한 단면도,
도 8은 본 발명에 따라 제조된 커패시터 구조에 대한 단면도,
도 9는 본 발명에 따라 제조된 저항 구조에 대한 단면도,
도 10은 본 발명에 따라 제조된 다이오드 구조에 대한 단면도,
도 11a-b는 본 발명에 따라 제조된 바이폴라(bipolar) 트랜지스터에 대한 단면도,
도 12는 본 발명에 따라 제조된 pnpn 실리콘 제어형 정류기(SCR)에 대한 단면도.
도면의 주요 부분에 대한 부호의 설명
12 : SiO214 : 기판
16 : Si 24 : 마스크
28 : 실리콘 침착/성장 마스크 30, 32 : 도핑된 폴리실리콘
상기 및 다른 목적, 양상, 장점은 도면을 참조하여 본 발명의 바람직한 실시예에 대한 다음의 상세한 설명에 의해 더 잘 이해될 것이다.
도 1a-h는 본 발명에 따른 제조 공정의 한 실시예를 설명하는 것이다. 벌크(bulk) 기판(14)과 표면 실리콘 막(16)을 분리시키는 매립형 산화물층(12)을 구비하는 웨이퍼(10)와 같은 기판에서 시작하여, 트렌치 절연체 또는 MESA 절연체와 같은 유전성 절연체(18)가 매립형 산화물층(12) 위에 형성되어 영역(20, 22)을 분리시킨다. 웨이퍼(10)는 본 기술에서 잘 알려진 SOI 및 SOS 소자용 시작 재료를 나타내며, 절연 구조(18)는 다수의 잘 알려진 기술중 어떠한 기술에 의해서도 생성될 수 있고 웨이퍼(10) 위에 절연 구조(20, 22)를 제공하는 역할을 한다. 도 1은 설명을 위하여 단지 구조(20, 22) 만을 도시하며, 웨이퍼(10)가 그 표면 위에 유전성 절연체(18)에 의해 각각 분리되는 여러 절연된 구조(20, 22)를 가질 것임을 본 기술에서의 기술자들은 이해해야 한다.
웰 주입부(N 및 P)는 SOI 또는 SOS 소자에 의해 필요에 따라 완성된다. 도 1b는 패터닝된 마스크(24)를 도시한 것으로서, 이 마스크는 영역(20)을 도펀트(dopant)(26)에 노출시키는 개구(opening)를 갖는 기판(10)의 상단부에 배치되며, 기존의 리소그래피 과정(lithography procedure) 또는 다른 적절한 재료를 이용하여 패터닝된 포토레지스트 재료일 수 있다. 영역(20)에서 N 주입부의 경우 바람직한 도펀트는 인(phosphorus)이다. 영역(20)에서 P 주입부의 경우, 바람직한 도펀트는 붕소(boron)이다. 적절한 마스킹(masking) 재료로서 포토레지스트, 폴리실리콘, 질화물, 그리고 반도체 산업에서 이용되는 다른 알려진 재료를 포함한다.
공정에 있어서 다음 단계는 실리콘 또는 폴리실리콘을 웨이퍼(10) 위의 원하는 위치에 부가하는 것이다. 본 발명의 주된 관심사가 되는 것은 부가된 여분의 실리콘이다. SOI 및 SOS 구조 위의 실리콘의 이중 층은 많은 소자 특성을 제공한다. MOSFET의 경우, 이는 더 깊은 접합부와 더 낮은 본체 직렬 저항을 허용할 것이다. 이는 ESD에 더 강건한 트랜지스터 구조를 제공할 것이다. 디커플링 커패시터의 경우, ESD에 더 강건한 전자 스위치 MOSFET 뿐만 아니라 더 낮은 전극 직렬 저항을 제공한다. 다이오드 및 바이폴라 기반 ESD 네트워크의 경우, 이것은 다이오드 영역, 에미터-베이스와 베이스-콜렉터 접합부 영역의 이용을 허용한다.
도 1c는 주입을 목적으로 이용되는 패터닝된 마스크(24)(도 1b를 참조)를 실리콘 침착/성장 마스크(28)로 대체한 것을 도시한 것이다. 이는 웨이퍼(10)로부터 패터닝된 마스크(24)를 벗겨내고, 마스크 재료층을 도포하고 패터닝하여 영역(20)과 같은 선택된 영역이 실리콘 또는 폴리실리콘의 침착 또는 성장을 위해 개방되도록 함으로써 달성될 수 있다. 실리콘 침착/성장 마스크용으로 바람직한 마스킹 재료는 바람직하게는 질화물(nitride) 또는 산화물(oxide)이지만 다른 재료가 이용될 수도 있다. 몇가지 응용에서는 주입(마스크(24)) 및 실리콘 침착/성장(마스크(28))에 대해 동일한 마스킹 재료를 이용할 수도 있다. 도 1d-f는 각각 웨이퍼(10) 위에 폴리실리콘층(30)을 침착하고, 폴리실리콘(10)을 평탄화한 후, 실리콘 침착/성장 마스크(28)를 제거함으로써 실리콘의 패터닝된 이중층이 웨이퍼(10)의 영역(20)에 형성되는 것을 도시한 것이다. 폴리실리콘(30)은 통상적인 다양한 기술을 이용하여 침착되거나 또는 성장될 수 있고, 웨이퍼(10) 위에 부합(conformal) 층을 형성한다. 실리콘 침착/성장 마스크(28)에 의해 생성된 패턴으로 인해 폴리실리콘은 웨이퍼 위의 원하는 위치에 제 2 층(32)만을 형성한다. 평탄화는 화학-기계적 연마(polishing), 에칭 또는 다른 적절한 기술을 이용하여 달성될 수 있으며, 실리콘 침착/성장 마스크는 용제(solvent)를 이용하여 웨이퍼(10)로부터 벗겨지거나 또는 제거되어, 영역(20)의 폴리실리콘(30) 제 2 층(32)을 남길 수 있다. 주입 단계로 인하여, 폴리실리콘(30)은 영역(20) 하부의 실리콘의 도핑된 특성을 유지한다.
실리콘 또는 폴리실리콘은 영역(20) 이외의 위치에 침착될 수 있음을 이해해야 한다. 이 예는 영역(20)에 폴리실리콘(30)의 제 2 층(32)을 제공하며 ESD 보호를 위한 다이오드 구조를 제조하는데 유용하다. 도 2는 완성된 다이오드 구조를 도시한 것이다. 그러나, 도 3 및 4와 관련하여 아래에서 논의되는 바와 같이, 저항과 커패시터 또는 다른 장치가 형성될 때 폴리실리콘(30)이 절연 영역 위에 침착될 수 있다.
나머지 단계는 통상적인 것이며, 예를 들면 웨이퍼(10)의 영역(22) 위에 SOI 또는 SOS 트랜지스터를 생성하는데 이용될 수 있다. 도 1g-h는 영역(22) 위에 절연층(34)을 패터닝하고 절연체 위에 게이트 폴리실리콘과 같은 전도성 패턴(36)을 형성함으로써 이를 달성한 것을 도시한 것이다. N+/P+ 소스/드레인 주입부(38)가 도 1b에서 설명된 방법과 유사한 방법으로 영역(22)에 생성될 수 있고 패터닝과 도펀트 산포(bombardment)에 의해 절연층(34)의 양면에 배치된다. N+/P+ 소스/드레인 주입물은 n형 MOSFET에 대해서는 비소(As)와 인이 바람직하고, p형 MOSFET에 대해서는 붕소가 바람직하다. 산화물이나 또는 다른 절연 공정/구조일 수 있는 측벽 절연체(40)가 구조적 절연을 위하여 표준 처리 기술에 의해 도핑된 폴리실리콘층(32)과 게이트(36)의 측벽에 형성된다.
도 2-4는 본 발명에 따라 형성된 SOI 또는 SOS 다이오드, 저항, 커패시터 소자의 예를 각각 도시한 것이다. 각각의 구조에서, 폴리실리콘의 제 2 층(50, 50', 50")이 웨이퍼 표면상의 특정 영역에 선택적으로 침착된다. 위에서 논의된 바와 같이, 웨이퍼는 상측 실리콘 표면층(56)으로부터 벌크 기판(54)을 분리시키는 매립형 산화물층(52)을 구비하며, SOI 또는 SOS 소자일 수 있다.
도 2는 상측 실리콘 표면층(56)내의 다른 영역으로부터 영역(60)을 분리시키는 절연 영역(58)을 도시한 것이다. 도 1b와 관련하여 설명된 바와 같이, 도 2에서의 다이오드 구조의 영역(60)은 N 또는 P 도펀트로 도핑된다. 폴리실리콘의 제 2 층(50)은 영역(60)의 하부 실리콘을 부분적으로 커버하도록 배치되며, 측벽 절연 스페이서(spacer)(62)를 포함한다. 영역(60)의 부영역(64)내의 주입부는 도핑된 폴리실리콘(50)에 대해 반대 극성인 도펀트로 도핑된다. 부영역(64)내의 주입부는 마스킹과 이온 산포 기술(ion bombardment technology)을 이용하여 도 1g-h의 게이트 구조와 관련하여 설명되는 방법과 유사한 방법으로 생성될 수 있다. 금속 또는 폴리실리콘과 같은 전도성 상호 접속 재료(66)가 도핑된 폴리실리콘(50)을 반대 극성의 도핑된 실리콘에 전기적으로 접속하여 폴리실리콘-실리콘 다이오드를 생성한다. 전도성 재료(66)는 산화물과 같은 유전체(68)로 기판을 오버코팅(overcoating)하고, 도핑된 폴리실리콘(50)과 부영역(64)내의 반대로 도핑된 실리콘에 비아들(vias)을 형성하며, 전도성 재료층(66)으로 비아들을 채움으로써 생성될 수 있다. 이와 달리, 전도성 재료(66)는 도핑된 폴리실리콘(60)과 부영역(64)내의 반대로 도핑된 실리콘으로 연장되는 야금 접점의 유형을 취할 수 있다. 상기 구조는 본체 접점이 있거나 또는 없는 채로 완성될 수 있다.
도 3은 저항 구조를 도시한 것으로서, 여기에서 도핑된 폴리실리콘의 제 2 층(50')이 상측 실리콘 표면층(56)에 형성되는 절연체 트렌치(70) 위에 선택적으로 형성되고, 절연체 트렌치(70)가 매립형 산화물층(52)으로 연장되고 있다. 본 실시예에서, 도핑된 폴리실리콘(50')은 절연체 트렌치(70)내의 유전체 위에 배치되어 얇은 막 저항 구조를 생성한다. 위에서 논의된 바와 같이, 측벽 절연체(72)를 구조적 절연을 위해 표준 처리 기술에 의해 도핑된 폴리실리콘(50')에 인접하여 생성할 수 있다. 가령 예를 들면, 패터닝된 절연체층과 패터닝된 게이트 폴리실리콘(74)을 폴리실리콘(50') 위의 원하는 위치에 도포하고 이어서 게이트 폴리실리콘(74)과 표면 폴리실리콘(50')의 측벽에 측벽 절연체(76, 72)를 형성함으로써 도 1g-h와 관련하여 위에서 논의된 방법과 유사한 방법으로 폴리실리콘(50') 위에 게이트 구조를 생성한다. 저항 구조를 완성하기 위하여 전도성 상호 접속 재료(78)를 이용하여 게이트 폴리실리콘(74)의 반대 측면 위의 표면 폴리실리콘(50')에 접점을 만든다. 도 2와 관련하여 위에서 설명된 바와 같이, 전도성 상호 접속 재료(78)는 게이트(74)의 반대 측면 위의 폴리실리콘(50')으로 연장되는 비아들로 패터닝되는 오버코팅 절연 재료(80) 위에 형성될 수 있거나 또는 게이트(74)의 반대 측면 위의 폴리실리콘(50')에 인접한 야금 접점의 유형을 취할 수 있다. 상기 구조는 본체 접점이 있거나 또는 없는 채로 완성될 수 있다.
도 4는 커패시터 구조를 도시한 것으로서, 여기에서 커패시터 구조는 도 3의 저항 구조와 마찬가지로 상측 실리콘 표면층(56)에 형성된 절연체 트렌치(82) 위에 선택적으로 형성된 도핑된 폴리실리콘의 제 2 층(50")을 가지며, 절연체 트렌치(82)는 매립형 산화물층(52)으로 연장되고 있다. 또한, 도 3처럼 도 4는 가령 예를 들면, 패터닝된 절연체층과 패터닝된 게이트 폴리실리콘(84)을 폴리실리콘(50") 위의 원하는 위치에 도포하고 이어서 게이트 폴리실리콘(84)과 표면 폴리실리콘(50")의 측면에 측벽 절연체(86, 88)를 형성함으로써 도핑된 폴리실리콘(50")에 형성된 게이트 구조를 도시한 것이다. 도 3과 도 4를 비교하면, 도 4에서는 전도성 상호 접속부(90)가 게이트 폴리실리콘 및 도핑된 폴리실리콘(50")에 접속되어 박막 커패시터 구조를 생성함을 알 수 있다. 앞에서처럼, 전도성 상호 접속부(90)는 금속, 폴리실리콘 또는 다른 전도성 재료일 수 있고 오버코팅 유전체층(92)내의 비아들을 통하여 형성될 수 있거나 또는 게이트 폴리실리콘(84) 및 도핑된 폴리실리콘(50")과의 직접적인 금속 접점으로 만들어질 수 있다.
도 5a-j는 도 1a-h에 도시된 제조 방법에 대한 대안의 실시예를 도시한 것이다. 위에서 논의된 바와 같이, 상측 실리콘층(106)으로부터 벌크 실리콘(104)을 분리시키는 매립형 산화물층(102)을 구비하는 웨이퍼(100) 위에 SOI 혹은 SOS 소자가 형성된다. 상측 실리콘층(106)은 매립형 산화물층(102)으로 연장되는 트렌치 절연체 또는 MESA 절연체의 유형일 수 있는 유전성 절연체(108)에 의해 별개의 영역으로 나누어진다. 도 3 및 4와 관련하여 논의된 바와 같이, 유전성 절연체(108)는 박막 저항과 커패시터 구조를 지지하기에 충분할 정도로 크게 만들어질 수 있다. 상측 실리콘층(106)의 영역은 패터닝된 마스크(112)를 이용하여 N 또는 P 도펀트(110)로 주입될 수 있다. 마스크(112)가 제거되고 응용에 필요한 바에 따라 패터닝된 실리콘 침착/성장 마스크(114)로 대체된다. 도 5c에서, 실리콘 침착/성장 마스크(114)는 영역(118)과, 영역(116)의 일부 위로 연장되어 두 영역 모두에서 트랜지스터의 제조를 용이하게 하지만, 도 2-4에서 알 수 있는 바와 같이 마스크(114)는 어떠한 원하는 구성 요소의 제조도 수송할 수 있도록 패터닝될 것이다.
도 5d는 도 1a-h와 도 5a-j의 제조 공정 사이의 주요한 차이점을 도시한 것이다. 특히, 마스크(114)가 패터닝된 후, 도 1d에 도시된 바와 같이 폴리실리콘층으로 마스크를 오버코팅하는 대신 마스크(114)의 개구내의 웨이퍼(100) 위에 실리콘(120)의 제 2 층을 성장하거나 또는 침착한다. 실리콘(120)은 다양한 방법으로 웨이퍼 위에 성장하거나 침착할 수 있으며, 선택적 실리콘 침착을 이용하는 것이 바람직하다.
도 5e와 5f는 실리콘이 화학-기계적 연마, 에칭 또는 다른 적절한 과정에 의해 평탄화되고 실리콘 침착/성장 마스크(114)를 용제나 또는 다른 적절한 수단으로 벗겨냄으로써 제거하는 것을 도시한 것이다.
도 5g는 게이트 구조(122, 124)가 각각 제 2 두께의 실리콘(120)과 실리콘층(106)의 영역(118) 위에 생성됨을 도시한 것이다. 이들 구조(122, 124)는 도 1g-h와 관련하여 설명된 과정과 유사하게, 웨이퍼(100) 위에 게이트 산화물을 도포하고, 패터닝하며, 패턴 위에 도체를 형성하고, 측벽 절연체를 형성함으로써 동시에 생성될 수 있다. 도 5h-j는 유전체(128)로 웨이퍼(100)를 오버코팅하고, 제 2 두께의 실리콘(120) 및 영역(118)내의 실리콘으로 연장되는 비아들을 형성하며, 폴리실리콘 또는 금속과 같은 전도성 재료를 부가하여 상기 비아들을 채우고 상기 구조를 상호 접속함으로써 두 트랜지스터 구조가 완성되는 것을 도시한 것이다. 직접적인 금속화 접속부가 이용될 수도 있다. 도 2-4와 관련하여 논의된 바와 같이, 커패시터, 다이오드, 저항을 포함하는 다양한 다른 구조가 이러한 과정에 따라 형성될 수 있다.
도 6은 본 발명의 공정에 따라 이중 막 실리콘 부위에 형성된 MOSFET 구조(140)를 도시한 것이다. MOSFET는 폴리실리콘 막, 얇은 유전체, 스페이서로 구성된 게이트 구조(142)를 포함한다. 소스/드레인 주입부(144)는 Ldd와 연장 주입부를 포함한다. MOSFET(140)의 경우, 소스와 드레인의 도펀트는 동일한 극성이며, MOSFET 트랜지스터의 본체는 반대 극성으로 이루어진다. Ldd 주입부는 스페이서 구조 아래로 연장된다. 연장 주입부 접합 깊이는 제 1 실리콘 막에 남아 있을 수 있거나 또는 제 2 막으로 연장될 수 있거나 또는 매립형 산화물 막으로 연장될 수 있다. 연장 주입부를 깊게 하면 MOSFET 소스/드레인 직렬 저항이 더 낮게 되며, 이는 고급 CMOS-온-SOI용의 박막 SOI 공정에 비해 장점이 있다. 상기 구조의 전력 대 오류는 자체 가열이 발생할 수 있는 더 큰 물리적 부피의 결과로서 개선된다.
“MOSFET 구조는 본체 접점을 베이스로서, 그리고 소스/드레인을 에미터/콜렉터로서 이용함으로써 뿐만 아니라, 측면 바이폴라 트랜지스터로서 이용될 수도 있다.”
도 7은 이중 막 실리콘 부위에 형성된 MOSFET 구조로 구성된 게이트형 다이오드(150)를 도시한 것이다. 게이트형 다이오드(150)는 폴리실리콘 막, 얇은 유전체, 스페이서로 구성된 게이트 구조(152)를 포함한다. 소스/드레인 주입부(154)는 Ldd와 연장 주입부로 구성된다. 게이트형 다이오드(150)의 경우, 소스 및 드레인 도펀트는 반대 극성을 가지며, MOSFET 트랜지스터의 본체는 다이오드 구조의 애노드 또는 캐소드와 동일한 극성을 가진다. Ldd 주입부는 스페이서 구조 아래로 연장된다. 연장 주입 접합부 깊이는 제 1 실리콘 막에 남아있을 수 있거나, 또는 제 2 막으로 연장될 수 있거나, 또는 매립형 산화물 막으로 연장될 수 있다. 연장 주입부를 깊게하면 다이오드 직렬 저항이 더 낮게 되며, 이는 고급 CMOS-온-SOI용의 박막 SOI 공정에 비해 장점이 있다. 다이오드 주입부가 단지 제 1 또는 제 2 막으로 연장될 때 주입부의 영역은 주입부의 에지 뿐만 아니라 다이오드 전류에도 기여한다. 상기 구조의 전력 대 오류는 자체 가열이 발생할 수 있는 더 큰 물리적 부피의 결과로서 개선된다.
도 8은 본 발명에 따른 이중 막 실리콘 부위내에 형성된 커패시터 구조(160)를 도시한 것이다. 커패시터는 폴리실리콘 막, 얇은 유전체, 스페이서로 구성된 게이트 구조(162)를 포함한다. 소스/드레인 주입부(164)는 Ldd와 연장 주입부를 포함한다. 커패시터(160)의 경우, 소스 및 드레인의 도펀트가 동일 극성을 가지며, MOSFET 트랜지스터의 본체도 또한 동일 극성을 가진다. Ldd 주입부는 스페이서 구조 아래로 연장된다. 연장 주입부 접합 깊이는 제 1 실리콘 막에 남아 있을 수 있거나, 또는 제 2 막으로 연장될 수 있거나, 또는 매립형 산화물 막으로 연장될 수 있다. 연장 주입부가 깊어지면 커패시터 직렬 저항이 낮아지며, 이는 고급 CMOS-온-SOI용의 박막 SOI 공정에 비해 장점이 있다. 상기 구조의 전력 대 오류는 자체 가열이 발생할 수 있는 더 큰 물리적 부피의 결과로서 개선된다.
오늘날 CMOS-온-SOI에서, 커패시터 플레이트와 직렬인 저항은 SOI 응용에 대해 분리 커패시터로서 이러한 구조를 사용하는 것을 제한한다. 도 8에 도시된 커패시터 설계는 이것이 I/O 회로 위의 디커플링 커패시터로서 이용될 수 있고 전자 스위치와 직렬로 배치될 수 있다는 장점이 있다. 전자 스위치는 ESD 강건성을 향상시키기 위해 이중 막 SOI MOSFET를 이용할 수도 있다.
도 9는 이중 실리콘 막에서의 저항 소자(170)를 도시한 것이다. 저항(170)의 경우, 소스와 드레인 애노드의 도펀트는 게이트(172) 및/또는 본체 아래의 주입부와 동일한 극성을 갖는다. 게이트 구조(172) 아래의 주입된 영역은 동일 극성이나 또는 반대 극성을 가질 수 있다. 저항(170)은 제 1 실리콘 막에 남아 있을 수 있거나 또는 제 2 실리콘 막으로 연장될 수 있다.
도 10은 절연에 의해 규정된 다이오드를 도시한 것이고, 도 11a는 NPN 구조(182)를 도시한 것이며, 도 11b는 PNP 구조(184)를 도시한 것이며, 도 12는 PNPN 소자(186)를 도시한 것으로서, 이들 모두는 본 발명의 이중 실리콘 막으로 구성된다. 도 10에 도시된 다이오드의 경우, 소스/드레인 애노드의 도펀트는 본체 캐소드와 반대 극성을 갖는다. 다이오드 야금 접합부 깊이는 제 1 실리콘 막에 남아 있을 수 있거나, 또는 제 2 막으로 연장될 수 있다. 이는 다이오드 애노드 주입부를 규정하는 절연체 깊이에 달려 있다. 도 11a와 11b에 도시된 바이폴라 트랜지스터의 경우, 에미터와 베이스의 도펀트는 반대 극성을 가지며, 에미터는 콜렉터와 동일한 도펀트 유형을 갖는다. 다이오드 야금 접합부 깊이는 제 1 실리콘 막에 남아 있거나, 또는 제 2 막으로 연장될 수 있다. 도 12는 본 발명의 이중 막 부위에서 pnpn을 구성한 것이다. pnpn 구조(186)는 pnp를 이중 막 PFET로 교체하거나 또는 npn을 이중 막 NFET로 교체할 수 있다. SCR을 트랜지스터로 교체하는 것은 저 전압 트리거 SCR(LVTSCR)로도 알려져 있다.
위에서 설명된 강건한 소자는 위상 동기 루프(PLL) 회로, 구동기 및 수신기 회로, CMOS 회로에서 이용된 ESD 네트워크와 같은 아날로그 응용에서의 소자로서 기능할 수 있다.
본 발명이 바람직한 실시예의 견지에서 설명되었으나, 당업자라면 본 발명이 첨부된 청구 범위 내에서 수정되어 실행될 수 있음을 인식할 것이다.
이상과 같은 본 발명의 상세한 설명에서 알 수 있듯이, 본 발명에 따르면, 절연체 위의 실리콘(SOI) 반도체 장치 특히, SOI 장치에서 더 강건한 정전 방전(ESD) 보호를 제공하는 구조 및 제조 공정을 제공할 수 있다.

Claims (20)

  1. SOI 소자(silicon-on-insulator semiconductor device)에 있어서,
    ① 매립형 산화물(buried oxide)을 갖는 기판과,
    ② 상기 매립형 산화물 위에서 상기 매립형 산화물과 연속적으로 접촉하며, 제 1의 사전결정된 두께를 갖는 제 1 실리콘 영역과,
    ③ 상기 제 1 실리콘 영역 내에 포함된 트렌치 절연 영역(trench isolation region)―상기 제 1 실리콘 영역과 상기 트렌치 절연 영역은 연속적인 상호평탄한(co-planar) 표면을 형성함―과,
    ④ 상기 상호평탄한 표면의 바로 위에 위치하며, 사전결정된 두께를 갖는 단결정 실리콘으로 구성되는 제 2 실리콘 영역과,
    ⑤ 상기 제 1 및 제 2 실리콘 영역 모두에 존재하는 전자 소자의 활성 영역을 포함하는
    에스오아이(SOI) 소자.
  2. 제 1 항에 있어서,
    상기 전자 소자는 다이오드, 커패시터, 저항, 트랜지스터 및 실리콘 제어형 정류기로 구성되는 그룹으로부터 선택되는 에스오아이 소자.
  3. 제 1 항에 있어서,
    상기 제 1 또는 제 2 실리콘 영역 중 한 영역에서의 정전 방전(electrostatic discharge)을 감소시키는 수단을 더 포함하는 에스오아이 소자.
  4. 제 3 항에 있어서,
    상기 정전 방전을 감소시키는 수단은 상기 제 2 실리콘 영역 위에 위치된 실리콘 함유 재료를 포함하는 에스오아이 소자.
  5. 제 4 항에 있어서,
    상기 실리콘 함유 재료는 선택된 이온으로 도핑되는 에스오아이 소자.
  6. SOI 소자에 있어서,
    ① 표면 실리콘으로부터 벌크(bulk) 실리콘을 분리시키는 절연층을 갖는 기판과,
    ② 상기 표면 실리콘을 제 1 및 제 2 영역으로 분리시키며, 상기 절연층으로부터 상기 표면 실리콘의 표면 높이까지 확장되는 트렌치 절연층―상기 트렌치 절연층과 상기 표면 실리콘은 상기 표면 실리콘의 표면 높이에서 연속적인 상호평탄한 표면을 형성함―과,
    ③ 상기 표면 실리콘의 상기 표면 높이 위의 상기 제 2 영역의 선택된 위치 위에 직접 위치된 패터닝된 실리콘 함유 재료와,
    ④ 상기 패터닝된 실리콘 함유 재료 내에 존재하는 전자 소자의 활성 영역과,
    ⑤ 상기 제 1 영역에 존재하는 제 2 전자 소자의 제 2 활성 영역을 포함하는
    에스오아이 소자.
  7. 제 6 항에 있어서,
    상기 절연층은 산화물인 에스오아이 소자.
  8. 제 6 항에 있어서,
    상기 절연층은 사파이어(sapphire)인 SOI 소자.
  9. SOI 소자에 있어서,
    ① 표면 실리콘으로부터 벌크 실리콘을 분리시키는 매립형 산화물을 갖는 기판과,
    ② 상기 표면 실리콘을 제 1 및 제 2 영역으로 분리시키며, 상기 매립형 산화물로부터 상기 표면 실리콘의 표면 높이까지 확장하는 트렌치 절연체―상기 트렌치 절연체와 상기 제 1 및 제 2 영역은 상호평탄화된 상부 표면을 가짐―와,
    ③ 상기 표면 실리콘의 상기 표면 높이 위의 상기 제 2 영역의 선택된 위치 위에 직접 위치된 패터닝된 실리콘 함유 재료로서, 상기 표면 실리콘을 적어도 상기 제 1 및 제 2 영역으로 분리시키는 상기 절연체 위에 위치된 상기 패터닝된 실리콘 함유 재료와,
    ④ 상기 패터닝된 실리콘 함유 재료 내에 존재하는 전자 소자의 활성 영역을 포함하는
    에스오아이 소자.
  10. 제 6 항에 있어서,
    상기 패터닝된 실리콘 함유 재료는 상기 제 1 및 제 2 영역 중 한 영역 위에 위치되는 에스오아이 소자.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 영역 중 상기 패터닝된 실리콘 함유 재료가 위에 위치되는 영역이 아닌 한 영역에 교대로 위치되는 제 2 전자 소자를 더 포함하는 에스오아이 소자.
  12. 제 6 항에 있어서,
    상기 패터닝된 실리콘 함유 재료는 폴리실리콘(polysilicon)인 에스오아이 소자.
  13. 제 6 항에 있어서,
    상기 패터닝된 실리콘 함유 재료는 결정 실리콘인 에스오아이 소자.
  14. SOI 소자의 제조 방법에 있어서,
    ① 절연체에 의해 분리된 벌크 실리콘 및 표면 실리콘으로 이루어진 기판의 표면 실리콘 영역을 절연시켜, 절연 영역에 의해 분리된 상기 표면 실리콘 영역의 적어도 제 1 및 제 2 영역을 형성하는 단계―상기 절연 영역은 상기 적어도 제 1 및 제 2 영역의 상부 표면과 실질적으로 상호평탄한 상부 표면을 가지며, 상기 절연체로 확장함―와,
    ② 상기 제 1 영역, 상기 제 2 영역, 상기 절연 영역 중 적어도 한 영역을 노출시키는 개구를 갖는 마스크 패턴을 상기 기판의 표면에 도포하는 단계와,
    ③ 상기 마스크 패턴 내에 규정된 개구에서 상기 기판에 제 2 실리콘층을 부가하는 단계와,
    ④ 상기 마스크 패턴을 제거하는 단계와,
    ⑤ 상기 제 2 실리콘층에 제 1 전자 소자를 형성하는 단계를 포함하는
    에스오아이 소자 제조 방법.
  15. 제 14 항에 있어서,
    표면 실리콘의 상기 제 1 및 제 2 영역 중 적어도 한 영역을 이온으로 선택적으로 도핑하는 단계를 더 포함하는 에스오아이 소자 제조 방법.
  16. 제 14 항에 있어서,
    표면 실리콘의 상기 제 1 및 제 2 영역 중 적어도 한 영역에 제 2 전자 소자를 형성하는 단계를 더 포함하는 에스오아이 소자 제조 방법.
  17. 제 14 항에 있어서,
    상기 부가 단계는 상기 개구에 결정 실리콘을 침착하는 단계를 포함하는 에스오아이 소자 제조 방법.
  18. 제 14 항에 있어서,
    상기 부가 단계는 상기 개구에 결정 실리콘을 성장시키는 단계를 포함하는 에스오아이 소자 제조 방법.
  19. 제 14 항에 있어서,
    상기 부가 단계는 상기 기판 위에 폴리실리콘을 침착하여 상기 개구를 채우는 단계와, 상기 폴리실리콘을 평탄화하는 단계를 포함하는 에스오아이 소자 제조 방법.
  20. 제 14 항에 있어서,
    상기 제 2 실리콘층의 수직 에지 상에 측벽 절연체를 형성하는 단계를 더 포함하는 에스오아이 소자 제조 방법.
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