CN100459119C - 横向lubistor结构和方法 - Google Patents

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Abstract

一种基于FINFET技术的ESD LUBISTOR结构使用垂直鳍(50)(包含器件的源极、漏极和本体的薄垂直构件)，可选的具有和不具有栅极(60)。栅极(60)可以连接于被保护的外部电极(51)来制作自激励器件且可以连接于参考电压(92)。该器件可以用在数字或模拟电路中。

Description

横向LUBISTOR结构和方法
技术领域
本发明总体涉及集成电路制造领域，具体涉及制造使用FINFET(鳍型场效应晶体管)的、集成电路技术中用于静电放电保护(ESD)的器件。
背景技术
FINFET是一种有希望的集成电路技术，其使用薄(10nm-100nm)垂直构件作为场效应晶体管(FET)的源极、漏极和本体，且具有栅极，该栅极与两个垂直侧面和沟道的顶部相邻。采用这样的薄本体，存在非常强的栅极耦合，使得容易实现完全耗尽运行。这些结构将需要过电压保护，该过电压由电过载(EOS electrical overstress)，诸如静电放电(ESD)和其它半导体制造、运输和测试过程中与电压和电流相关的过载现象引起。EOS现象包括测试和过载期间发生的过电流过载、闭锁超载和高电流。ESD现象和其它现象可以导致FINFET结构的电故障，ESD现象诸如那些在人体模型(HBM)、机械模型(MM)、充电的装置模型(CDM)、瞬时闭锁超载(TLU)、电缆放电模型、卡式盒(cassette)模型的过程中发生的现象。
因此，显然，要提供对这些结构的充分的ESD保护，FINFET的EOS和ESD保护是必需的。
美国专利6015993给出了具有栅控二极管的横向ESD器件的构建技术，其中沟道形成于体材料(bulk)硅或SOI晶片的器件层中。这一结构与FINFET结构和FINFET处理不兼容。
发明内容
本发明涉及对FINFET技术提供EOS和ESD保护的结构。
依据本发明的一个方面，基于FINFET技术的ESD LUBISTOR(横向单向性双极型绝缘栅晶体管)结构使用垂直鳍(50)(包含器件的源极、漏极和本体的薄垂直构件)，在可选的实施例中具有和不具有栅极(60)。栅极(60)可以连接于被保护的外部电极(51)来制作自激励(self-activating)器件，或可以连接于参考电压(92)。该器件可以用于数字或模拟电路中。
相应地，在基于衬底(10)的集成电路中提供一种结构，其包括延长的垂直构件(50)，该垂直构件包括半导体，从衬底(10)凸出且具有顶部和两个相对的延长的边(48、49)。第一电极(52)形成于垂直构件的第一端；而具有相对极性第二电极(54)形成于垂直构件的相对的第二端。第一和第二电极(52、54)以大于垂直构件的中心部分(52)的掺杂剂浓度的电极浓度掺杂，垂直构件处于第一和第二电极之间。
附图说明
图1A和1B显示依据本发明的早期阶段的器件的平面图和横截面图。
图2-4显示同一器件后面阶段的横截面图。
图5和6显示可选实施例的例子。
图7显示在ESD应用中的器件的示意图。
图8显示与FINFET集成的鳍-电阻器的示意图。
图9显示另一ESD应用。
具体实施方式
基于FINFET技术的ESD LUBISTOR结构使用垂直鳍(50)(包含器件的源极、漏极和本体的薄垂直构件)，在可选实施例中具有和不具有栅极(60)。栅极(60)可以连接于被保护的外部电极(51)来制作自激励器件，或可以连接于参考电压(92)。该器件可以用于数字或模拟电路。
由本发明的一个或更多优选实施例可能产生的益处如下：
提供耐ESD结构，其与FINFET半导体工艺和结构兼容；
使用耐ESD FINFET结构和支持结构；
提供具有二极管端子的鳍，二极管端子通过本体分开，通过栅极控制或非栅控，具有诸如p+/p-/n+、p+/n-/n+或p+/p-/n-/n+的掺杂结构；
提供横向栅控二极管，形成于一层绝缘体上，且具有p+/p-/n+结构或p+/n-/n+、或p+/p-/n-/n+，与轻掺杂本体具有本体接触；
提供FINFET结构，具有本体接触，其允许动态阈值FINFET器件用作ESD保护元件；和
提供FINFET电阻器元件(栅控或非栅控)来提供FINFET器件的电和热稳定性，用于ESD保护。
现参考附图，且更具体地参考图1，依据本发明的工艺顺序包括形成鳍或垂直构件(用于鳍-二极管结构)的初始步骤，该构件在FINFET技术中是常规的。典型地，例如，在形成于(单晶或外延膜)硅层上的伪氧化物台上形成氮化物侧壁，藉此形成合适宽度(小于10nm)的硬掩膜。硅膜可以是单晶硅(包括外延层)。也可以使用多晶硅、选择性硅、硅锗膜上的应变硅或其它膜。以定向干法蚀刻蚀刻硅，留下薄垂直构件，举例为10nm厚、1μm宽和0.1μm长，它将提供器件的电极和本体。
参考图1A和1B，图1B的顶视图显示鳍50上方的栅极60，该栅极在图1A的横截面的平面前和后延伸。图1A中，衬底10具有设置于其上的鳍50，通过栅极介电体55从栅极60分开，栅极介电体55举例为1nm的氧化物。在该例子中，鳍50直接安置于硅衬底上，但是本发明的一些形式可以具有在衬底和鳍之间的介电体，例如，绝缘体上硅(SOI)晶片中的掩埋绝缘体。在该例子中，衬底是SOI衬底且掩埋氧化物20显示为在器件层10下面。在一些形式中，鳍可以从器件层形成且安置于掩埋氧化物上。举例来说，鳍50初始掺杂p-，作为层10。栅极60是多晶硅，稍后通过注入掺杂。
在图2中显示栅极注入步骤，采用临时层65，例如一抗反射涂层，该涂层在形成电路中其它器件的步骤中被沉积，且该涂层已经被平面化，例如，通过化学机械抛光平面化至栅极60的水平。用或p或n的离子重剂量掺杂栅极60。优选地，栅极60接受约1021/cm2的N++剂量。凭借这种程度的差异，栅极接受的任何进一步的掺杂将不会显著影响其溢出功(work function)。
图3A和3B中，敞开一非关键(non-critical)孔来暴露阴极52，阴极52注入N+(用比栅极注入小至少一个量级的剂量)。可选地，孔可以敞开于ARC中；或任何其它方便的掩模，例如可以沉积并构图光致抗蚀剂层67。图3B显示相同的工艺，具有被注入的阳极54。同样，剂量(P+)是栅极的十分之一。
已经在早期阶段对鳍进行了注入。如果它是多晶硅且需要单一极性，则当其被沉积时可以进行注入。可选地，可以在阱注入之前形成鳍，且在光致抗蚀剂中可以敞开孔用于阱注入，使得鳍与阱一起同时接受P和/或N注入。
现参考图4，其显示了沉积最终层间介电体、形成接触孔72、74和76和沉积接触材料之后的鳍-二极管器件。因为这些接触处于较低水平高度，如果是被用于在该水平高度的其它接触，适合用钨(W)。如果在该水平高度使用的是多晶硅，则多晶硅接触就足够了。对于电互连，可以使用标准互连(Al或Cu)和水平高度间介电体(ILD，inter-level dielectrics)工艺。铝互连结构可以包括用于粘接、扩散势垒和提供良好导电性的粘性难熔金属(例如TiN)、难熔金属(例如，Ti、TiNi、Co)和铝结构。铜互连结构可以包括粘性膜(例如，TaN)、难熔金属(例如Ta)和铜互连。通常，对于Cu互连结构，利用单金属镶嵌(damascene)或双金属镶嵌工艺形成该结构。对于在这些结构中ESD和电阻器镇流，可以使用难熔金属，因为它们的熔融温度高。
图4中所示的该鳍二极管结构中的栅极的优点在于可以通过栅极结构的电控制调整栅控p+/n-/n+结构中的电流。因此，可以通过栅极结构与阳极或阴极节点、接地平面或电源、电压或电流参考电路或电网络的连接来调整泄漏、偏压和电负荷。该栅极的缺点在于可能损伤栅极绝缘体。电路设计者将基于优点和缺点的权衡做出选择。
可以并联设置一组几个鳍-二极管结构来提供较低的总串联电阻和较高的总电流承载能力和较高的ESD结构的故障功率(power-to-failure)。例如，阳极和阴极连接均可以是这样的，以允许并联FINFET二极管结构的电连接。这些并联结构可以使用或不使用相同的栅极电极。也可以根据ESD需求或性能目标自定义或定制并联元件的数量。另外，可以存在电阻器镇流，且可以建立不同的栅极偏压来改进电流均匀度，或提供开启或关闭元件的装置。与现有技术器件相比，并联元件的优点是：1)三维能力(three-dimensionalcapability)；2)改进的电流镇流控制；和3)改进的电流均匀度控制。在二维单指Lubistor结构(single finger Lubistor structure)中，电流均匀度在设计中不是固有的，这导致每单位微米的横截面面积的ESD耐性减弱。在这些结构中，每个鳍-二极管结构的热量与相邻的区域隔离。这防止相邻区域之间的热耦合，从而在每个鳍-二极管并联元件中提供均匀的热分布和ESD耐性均匀度。
另外，这些鳍-二极管结构可以设计为p+/p-/n+元件或p+/n-/n+元件。冶金结的位置的差异使得一种实施方案优于另一种不同目的实施方案。这已经被本发明人试验上证明，且与掺杂浓度和应用相关。该选择被电容-电阻权衡影响且受对鳍-二极管使用注入的可能性影响，该鳍-二极管最初旨在用于某些其它应用。当低电阻更好适于目前的目的，且可用的注入具有相对低的剂量时，p+/n-/n+结构为优选，因为其电子迁移率较高。相反地，当可获得的注入的剂量相对高时，p+/p-/n+结构会为优选。
可以在这些器件中建立晕(Halo)注入来允许改善的横向电导、更好的结电容和改善的击穿特性。在该情况中，优选地仅为一种掺杂极性提供晕，以防止通过极性错误的错误晕注入形成寄生二极管。
图5示出鳍二极管结构的可选形式，其中沟道被掺杂P-，且没有分开的栅极。其优点在于栅极没有暴露于ESD电压过载。通过不允许出现栅极结构能够消除栅极介电体中的电过载。
由于FINFET ESD保护网络的栅极结构的电连接，可能发生CDM故障机制。尽管在前实施例包含允许电控制的栅极，该实施例还需要更多的用于电路的电连接和/或设计面积。在该实施例的情况中，较少的电连接是必须的，从而允许更密的电路。
图5的实施例中，可以紧密设置多个并联的鳍-二极管结构以实现每单位面积的高ESD耐性。另外，可以通过在单个鳍-二极管结构中变化有效电阻来解决电阻器镇流和电流均匀度的控制。采用相邻的鳍-二极管结构的物理隔离，可以减少相邻元件之间的热耦合。通过适当间隔和非均匀的相邻间隔条件可以保证相邻元件之间的空间的优化，从而提供最佳的热结果。这提供了一套热学方法，从而允许元件的优化。该热学方法不能使用于二维Lubistor元件，而在构建并联鳍-二极管结构中的自然规则。
相似地，图6示出一种形式，其中本体分为两个掺杂区域：第一P-和第二N-本体区。该鳍-二极管结构允许优化和独立于栅极结构设置冶金结。该注入可以是p阱和/或n阱注入，或通过晕型注入提供(例如，成角度、螺旋状或直线)，或其它已知的注入或扩散工艺步骤。通过p+/p-过渡和n+/n-过渡引入的梯度分布提供较少突变的结，且可以带来改进的ESD耐性。
具有栅极的器件的形式可以分为几个类别：
1)本体接触衬底10的N+/P鳍-栅控二极管。在该情况中，存在通至衬底的路径。
2)在SOI上具有浮置本体的N+/P鳍-栅控二极管。
3)SOI上、栅极接触(P+)本体的N+/P鳍-栅控二极管，允许阳极电势的动态控制。
4)SOI上、栅极接触N+阴极的N+/P鳍-栅控二极管。
为了对FINFET器件提供ESD保护，提供集成和/或不集成入FINFET器件的电阻器元件是有利的。
参考图8，可以通过与前面实施例中使用的相似的技术形成FINFET器件，且使相同极性的源极和漏极注入由相对极性的本体分开。通过栅极绝缘体55和栅极155覆盖本体。可以通过对称或非对称注入形成该结构以提供ESD的优点。另外，为了提供耐ESD的FINFET结构，在相同的结构中可以组合电阻器。举例来说，第二栅极155’可以设置得与漏极结构串联，其中第二栅极结构提供对重掺杂源极/漏极注入的阻挡，使得轻掺杂的鳍提供电阻。栅极结构起到两个作用：第一，它在源极或漏极区提供电阻区；第二，它提供防止设置于源极和漏极区上的硅化物膜与电阻器短路的装置。这形成与FINFET固有集成的“镇流电阻”。我们将称该结构为FIN-R-FET结构。
另外，该第二栅极结构155’可以从FIN-R-FET去除，如在鳍-二极管结构中所做的。在硅化之后去除第二栅极结构允许用电阻器元件防止电过载或ESD问题。
FIN-R-FET器件中使用的该150元件可以也构建为独立的电阻器元件。这通过设置n沟道FINFET于n阱或n体区域中实现。该电阻器，或FIN-R器件可以用于提供FINFET、鳍-二极管的ESD耐性，或用于电路应用中。如前讨论，可以去除栅极来避免物理元件中的电过载。
另外，为了改善FIN-FET器件的ESD耐性，可以从源极、漏极和栅极区去除硅化物。因为器件的栅极长度与平面器件比较相对小，可以在栅极区中去除硅化物。
现参考图7，其显示了保护电路免受端子51上的ESD影响的典型的设置的示意图。用标记72和74指示的虚线指出以下所讨论的选取部分。依据本发明的两个FIN-LUBISTOR在受保护的节点53与电压端子54和52’之间连接。在该情况中，栅极60连接端子54，使得ESD现象动态地减小二极管之一的电阻。可选地，端子60可以连接电源。为了避免栅极结构电过载，包括FINFET器件的电路可以用于电隔离栅极结构免于电过载。具有基于FINFET的变换器的电路、或用于提供与电源的电隔离的基于FINFET的参考控制网络，防止了过载且建立起避免泄漏的电势。
为了用作用于人体模型(HBM)、机械模型(MM)和其它ESD现象的ESD网络，多个横向鳍-二极管结构必须并联使用来最小化串联电阻且能够通过该结构释放大电流，而不在鳍-二极管元件或电路中发生故障。因此在输入管脚和电源之间连接多个并联鳍-二极管元件。
出于电压容限的目的，图7中示出了构建为串联构造的鳍-二极管元件的ESD网络，现包括虚线72内的鳍-二极管75。可以构建鳍-二极管结构，其中第一鳍-二极管元件的阳极连接第一焊盘，且阴极连接第二鳍-二极管的阳极。这可以以串(string)或串联(series)结构继续下去。对于串联结构的每个级，对于一串鳍-二极管的每个“级”可以设置多个并联的鳍-二极管元件。这些串可以设置于输入管脚和电源之间、两个公共电源焊盘(例如VDD1和VDD1)之间、任意两个不同的电源焊盘(例如VCC和VDD)之间，任何接地轨(ground rail)(例如VSS1和VSS2)之间和任何不同的接地轨(例如VSS和VEE)之间。这些鳍-二极管串联元件可以设置为单一串联串或背对背结构来允许两个焊盘之间的双向电流流动。对于输入焊盘至电源，典型地仅存在单一鳍-二极管串来提供单向电流流动。
对于HBM和充电的器件模型(CDM)现象，包括鳍-二极管元件、鳍-电阻器(FIN-R)元件和FINFET的ESD电路可以用于改善ESD结果。图9是利用鳍-二极管75、鳍-电阻器94和栅极接地的FINFET 96提供ESD保护的电路的例子。举例来说，通过参考网络提供鳍-二极管的栅极电压，而不通过ESD电压自身。这允许更好地控制二极管75的电流容量。
另外，可以利用电阻器镇流的FIN-R-FET元件提供ESD保护。该电路可以以两种方式实现。第一，利用与FINFET串联的FIN-R电阻器。为了提供ESD保护，设置多个并联FIN-R电阻器与多个FINFET器件串联。另一实施可以使用多个并联FIN-R-FET结构实现ESD保护。这些前述的结构可以设置为共基放大器结构(cascode configuration)，用于更高的骤回电压(snapback voltage)或电压容差。为了ESD保护，就鳍-二极管元件来说，可以连接具有FIN-R元件的FINFET的串联级，其中每级包括元件的并联组。
依据本发明构建的器件不限于ESD用途，且也可以用于电路中的常规器件，电路例如数字、模拟和射频(RF)电路。本发明不限于硅晶片，其它晶片，诸如SiGe合金或GaAs也可以使用。这些结构可以使用沉积或生长的SiGe膜设置于有应变的硅膜上。这些结构适于绝缘体上硅(SOI)、RF SOI和超薄SOI(UTSOI)。
虽然就单一优选实施例描述了本发明，但是本领域的技术人员将认识到可以在所附的权利要求的范围内以各种形式实现本发明。
工业应用
本发明可以应用于集成电路电子器件和它们的制造。

Claims (14)

1.一种基于衬底(10)的集成电路中的结构，包括：
延长的垂直构件(50)，包括半导体，从所述衬底(10)凸出，且具有顶部和两个相对的延长的边(48、49)，其中
第一电极(52)形成于所述垂直构件的第一端中且
具有与所述第一电极相对的极性的第二电极(54)形成于所述垂直构件的第二端，所述第二端相对所述第一端，
所述第一和所述第二电极(52、54)以电极浓度掺杂，所述电极浓度大于所述第一和第二电极之间的中心部分(53)中的掺杂剂浓度。
2.如权利要求1所述的结构，其中所述电极(52、54)之一p+掺杂且所述电极(52、54)的另一个n+掺杂。
3.如权利要求1所述的结构，其中所述电极(52、54)之一p+掺杂，所述中心部分(53)p-掺杂且所述电极(52、54)的另一个n+掺杂。
4.如权利要求2所述的结构，其中所述中心部分邻近所述第一电极(52)的第一子部分(53A)以与所述第一电极(52)相同的极性和较低的浓度掺杂，且所述中心部分邻近所述第二电极(54)的第二子部分(53B)以与所述第二电极(54)相同的极性和较低的浓度掺杂。
5.如权利要求2所述的结构，其中所述掺杂剂设置为p+/p-/n-/n+顺序。
6.如权利要求1至5的任一项所述的结构，还包括：
栅极(60)，设置于所述顶部的中心部分(53)上方且靠近所述两边(48、49)的中心部分，所述栅极(60)通过介电栅极层(55)与所述垂直构件(50)分开。
7.一种静电放电保护电路，连接于集成电路的外部端子(51)且包括如权利要求1至6的任一项所述的结构。
8.如权利要求7所述的静电放电保护电路，还包括两个器件(75)，其中所述外部端子连接于第一器件的阳极(52)和另一器件的阴极(54)。
9.如权利要求7所述的静电放电保护电路，其中所述衬底(10)是具有一层掩埋绝缘体(20)的SOI衬底，且所述垂直构件(50)直接设置于所述掩埋绝缘体层(20)上。
10.如权利要求7所述的静电放电保护电路，其中所述衬底(10)是体衬底且所述垂直构件(50)直接设置于所述体衬底上。
11.如权利要求7所述的静电放电保护电路，包括多个鳍-二极管结构(75)，该多个鳍-二极管结构(75)在所述外部端子(51)和电压端子(91、91’)之间并联连接。
12.如权利要求7所述的静电放电保护电路，包括至少一个鳍-二极管结构(75)，该鳍-二极管结构(75)在两个所述外部端子(51)之间串联。
13.如权利要求7所述的静电放电保护电路，包括至少一个鳍-二极管结构(75)和至少一个FIN-R电阻器元件(94)。
14.如权利要求7所述的静电放电保护电路，包括至少一个鳍-二极管结构(75)、至少一个FIN-R电阻器元件(94)和至少一个FINFET元件(96)。
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