CN1176490A - 半导体集成电路 - Google Patents
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Abstract
在包括输入级输入缓冲电路的半导体集成电路中,输入缓冲电路的输入端连接到输入MOS晶体管的栅电极,该栅电极的栅长度大于按实用设计规则指定的栅极长度。另一种办法是,在半导体集成电路的门阵列系统中,形成预定数目的、具有大于按实用设计规则指定的栅极长度的栅电极。输入缓冲电路的输入晶体管是这样形成的,使得所述栅电极之一的栅长度大于按实用设计规则指定的栅极长度。
Description
本发明涉及输入级具有改进的浪涌保护功能的半导体集成电路。更准确地说，本发明涉及包括门阵列系统的半导体集成电路中输入缓冲电路输入级的改进。
因为半导体器件一直在集成化中发展，其尺寸在减小，特别是在MOS器件中，静电击穿变成一个重要的问题，因为MOS器件具有特别高的输入阻抗。半导体器件的静电受温度和湿度的影响，并且通常随温度上升和湿度增加而减少。静电受湿度的影响很大。当相对湿度达到40至50％或更小时，静电会显著增加。
静电引起的芯片击穿大致分为三种模式。第一模式是内部引线熔断，例如铝或多晶硅引线熔断，第二模式是氧化膜击穿，第三模式是接合部分击穿。如金线或细铝线这类引线的熔断可能与上述的芯片击穿一起发生。
上述的三种模式经常结合起来出现。另一方面，在损坏较轻的情况下，外观上看不出毛病，但结的漏电流会增加或者晶体管的放大倍数会减小。因此，在MOS器件的情况下，在输入缓冲电路中通常有浪涌保护电路，以保护内部电路免受静电损害。
图5表示普通的半导体集成电路的输入级的电路图。
在示于图5的普通输入级电路中，输入焊盘1收到输入信号。然后输入信号经过电阻11送到输入缓冲电路2。输入缓冲电路2包括P沟道MOS晶体管6和N沟道MOS晶体管8，它们串联连接在电源电位节点4和地电位节点7之间。晶体管6和8的各个栅极都连接到输入节点3。内部连线9和10分别连接到输入缓冲电路2的输入节点3和输出节点5。
第一二极管12连接在输入焊盘1和电源电位节点4之间。第二二极管13连接在输入焊盘1和地电位节点7之间。二极管12或13由源-栅极短路的开路(off-state)P沟道或N沟道MOS晶体管构成。电阻11、第一二极管12和第二二极管13起着浪涌保护电路的作用。
图6是示于图5的输入级的输入缓冲电路2的布局图。
在如图6所示的CMOS门阵列的情况下，P沟道MOS晶体管6包括由多晶硅制成的栅极6a和6b，它们连接到电源电位节点4；多晶硅栅极6c，它处在栅极6a和6b之间；由P型掺杂区所形成的漏区6d，它处在栅极6a和6c之间半导体衬底的一个平面上；以及由P型掺杂区所形成的源区6e，它处在栅极6b和6c之间半导体衬底的一个平面上。
此外，如图6所示，N沟道MOS晶体管8包括：由多晶硅制成的栅极8a和8b，它们连接到地电位节点7；多晶硅栅极8c，它处在栅极8a和8b之间；由N型掺杂区所形成的漏区8d，它处在栅极8a和8c之间半导体衬底的一个平面上；以及由N型掺杂区所形成的源区8e，它处在栅极8b和8c之间半导体衬底的一个平面上。
P沟道MOS晶体管6的栅极6c与N沟道MOS晶体管8的栅极8c用导线3a相连，导线3a是在栅极6c和8c上形成的铝膜，并且对应于图5的输入节点3。
在示于图5和图6的电路运行时，当等于或高于电源电压的浪涌电压加到输入焊盘1时，浪涌通过第一二极管12流到电源。当等于或低于地电位的浪涌电压加到输入焊盘1时，浪涌通过第二二极管13被地所吸收。
图7是表示普通的半导体集成电路的另一种输入电路形式的电路图，它由日本专利申请公告95-208771所公开。
在图7中，两个晶体管14a和14b连到半导体集成电路的输入级的输入缓冲电路2的输入焊盘1。两个晶体管14a和14b有如图5所示的第一二极管12和第二二极管13相似的结构，并具有浪涌吸收功能。与图5的标号相同的图7标号，表示与图5中相同或相似的元件，所以，不再作详细描述。
普通半导体集成电路输入级的输入缓冲电路的浪涌保护电路如图5或图7所描述的那样来构成。在那些用门阵列方法的半导体集成电路中，用于输入级的输入缓冲电路中的标准晶体管是以电容或二极管的形式连接到输入焊盘的。这样就得到一定程度的浪涌保护作用。可是，对于半导体集成电路输入级的输入缓冲电路来说，需要能对付较高浪涌电压的具有较高浪涌保护功能的浪涌保护电路，还要求减小在半导体芯片所占的面积。
本发明的一个目标是提供一种半导体集成电路，它有较高的浪涌保护功能而不会为此而大大增加半导体芯片上的比面积。
根据本发明的一方面，在包括输入级的输入缓冲电路的半导体集成电路中，输入缓冲电路的输入端连接到起码一个输入晶体管的起码一个栅电极上，该晶体管的栅极长度大于按实用设计规则指定的栅极长度。
在本发明的另一方面，在半导体集成电路中，所述输入晶体管由MOS晶体管构成。
在本发明的另一方面，在半导体集成电路中另一个起着电容作用的晶体管的栅电极被连接到输入缓冲电路的输入端。
在本发明的另一方面，在半导体集成电路中，所述另一个晶体管由MOS晶体管构成。
根据本发明的另一方面，半导体集成电路包括一个门阵列系统。门阵列系统包括多个根据实用设计规则形成的栅电极。门阵列系统进一步包括预定数目的栅电极，其栅极长度大于按实用设计规则指定的栅极长度。
在本发明的另一方面，在包括门阵列系统的半导体集成电路中，在门阵列系统中形成输入级输入缓冲电路。输入缓冲电路的输入晶体管以这样一种形式形成，即其栅电极之一的栅极长度大于按实用设计规则指定的栅极长度。
在本发明的另一方面，在包括门阵列系统的半导体集成电路中，在门阵列系统中的以电容的方式形成另一个晶体管，所述另一个晶体管的栅电极连接到输入晶体管的栅电极。
根据本发明的另一方面，半导体集成电路包括基于单元的门阵列系统(cell base gate array system)。基于单元的门阵列系统包括多个根据实用设计规则形成的栅电极。基于单元的门阵列系统进一步包括预定数目的栅电极，其栅极长度大于按实用设计规则指定的栅极长度。
在本发明的另一方面，在一种包括基于单元的门阵列系统的半导体集成电路中，在基于单元的门阵列系统中形成输入级的输入缓冲电路。该输入缓冲电路的输入晶体管以这样的方式形成，即其栅电极之一的栅极长度大于按实用设计规则指定的栅极长度。
在本发明的另一方面，在一种包括基于单元的门阵列系统的半导体集成电路中，在该基于单元的门阵列系统中，起码有另一个晶体管以电容的形式形成，并且所述另一个晶体管的栅电极连接到输入晶体管的栅电极。
从下面的描述中将清楚本发明的其它特征和优点。
图1表示根据本发明第一实施例的半导体集成电路的包括输入缓冲电路的输入级电路图。
图2是示于图1的输入级输入缓冲电路的半导体芯片布局图。
图3表示根据本发明第二实施例的半导体集成电路的包括输入缓冲电路的输入级电路图。
图4是示于图3的输入级输入缓冲电路的半导体芯片布局图。
图5表示普通半导体集成电路的输入级电路图。
图6是示于图5的输入级输入缓冲电路的半导体芯片布局图。
图7表示普通半导体集成电路的另一种输入电路形式的电路图。
图8是一个MOS晶体管的剖视图，用以解释栅电极与扩散区之间的电场。
对所有的附图，相同的标号表示相同或相似的元件。第一实施例
下面结合图1和图2描述本发明的第一实施例。图1是本发明第一实施例的半导体集成电路的输入级电路图。图2是示于图1的输入级输入缓冲电路的半导体芯片布局图。
在示于图1的输入级电路中，输入焊盘1在半导体衬底上形成，并且通过引线连接到引线端子，输入信号加到该引线端子。
内部电路的输入缓冲电路2从上述的输入焊盘1连接收到输入信号。输入缓冲电路2包括P沟道MOS晶体管6和N沟道MOS晶体管8。P沟道MOS晶体管6连接在电源电位节点4和输出节点5之间，而其栅极连接到输入节点3。N沟道MOS晶体管8连接在地电位节点7和输出节点5之间，而其栅极连接到输入节点3。
内部导线9连接到输入缓冲电路2的输入节点3。内部导线10连接到输入缓冲电路2的输出节点5。
电阻11连接在输入焊盘1和输入缓冲电路2的输入节点3之间。
这样来布置第一二极管12，即将其阳极连接到输入焊盘1，将其阴极连接到电源电位节点4。第一二极管12包括其源栅极短路的开路P沟道晶体管。这样来布置第二二极管13，即将其阴极连接到输入焊盘1，将其阳极连接到地电位节点7。第二二极管13包括其源栅极短路的开路N沟道晶体管。
电阻11、第一二极管12和第二二极管13构成输入缓冲电路2的浪涌保护电路。
在示于图1的电路的运行过程中，当经输入焊盘1加上等于或高于电源电压的浪涌电压时，浪涌经第一二极管12流到电源。当经输入焊盘1加上等于或低于地电位的浪涌电压时，浪涌经第二二极管13被地所吸收。
在示于图1的本发明的半导体集成电路第一最佳实施例的输入级的电路图中，看不到它与示于图5的普通半导体集成电路的输入级电路图有任何的差别。可是，通过比较示于图2的输入缓冲电路的布局图与示于图6的普通输入缓冲电路的布局图，就可以清楚它们的差别。
在示于图2的利用CMOS门阵列的输入缓冲电路的布局图中，P沟道MOS晶体管6包括：多晶硅制成的栅电极6a和6b，它们连接到电源电位节点4；多晶硅制成的栅电极6cx，它配置在栅极6a和6b之间；在栅极6a和6cx之间半导体衬底的一个平面上形成的由P型掺杂区构成的漏区6d和在栅极6b和6cx之间半导体衬底的一个平面上形成的由P型掺杂区构成的源区6e。
此外，如图2中所示，N沟道MOS晶体管8包括：多晶硅制成的栅电极8a和8b，它们连接到地电位节点7上；多晶硅制成的栅电极8cx，它配置在栅极8a和8b之间；在栅极8a和8cx之间半导体衬底的一个平面上形成的由N型掺杂区构成的漏区8d；以及在栅极8b和8cx之间半导体衬底的一个平面上形成的由N型掺杂区构成的源区8e。
用导线3a把P沟道MOS晶体管6的栅极6cx与N沟道MOS晶体管8的栅极8cx连接起来，该导线3a是在每个栅极6cx和8cx上形成的铝层，且该导线3a与图5的输入节点3对应。
与示于图6的普通的输入缓冲电路布局图相反，在图2所示的第一实施例的输入缓冲电路布局图中，P沟道MOS晶体管6和N沟道MOS晶体管8的每个输入栅极6cx和8cx的长度都做得长于按实用设计规则指定的栅极长度，并且，增大了输入缓冲电路2的输入电容。这样就提高了抗浪涌电压，并且与普通的半导体集成电路的输入缓冲电路相比，改善了浪涌保护功能，在普通的半导体集成电路的输入缓冲电路中，P沟道MOS晶体管6和N沟道MOS晶体管8的输入栅极6c和8c的长度为按实用设计规则指定的标准长度，如图6所示。第二实施例
下面参考图3和图4描述本发明的第二实施例。
图3是本发明第二实施例的半导体集成电路输入级的电路图。图4是示于图3的输入级输入缓冲电路的半导体芯片布局图。在图3和图4中，标号1至13表示图1图2中用相同的标号表示的相同的或者对应的元件。
输入焊盘1接收输入信号。内部电路的输入缓冲电路2从上述输入焊盘1通过电阻11连接收到该输入信号。二极管12和13以及电阻11起着浪涌保护电路的作用。在此，不再描述与第一实施例相同的关于输入级电路部分的结构和运行。
在第二实施例中，如图3所示，第一电容14和第二电容15相加。第一电容14连接在输入缓冲电路2的输入节点3和电源电位节点4之间。第二电容15连接在输入缓冲电路2的输入节点3和地电位节点7之间。
第一电容14包括P沟道MOS晶体管，其源和漏在电气上短路。第一电容14的栅电极14a连接到输入缓冲电路2的输入节点3处，而其源和漏电极连接到电源电位节点4。
第二电容15包括N沟道MOS晶体管，其源和漏在电气上短路。第二电容15的栅电极15a连接到输入缓冲电路2的输入节点3处，而其源和漏电极连接到地电位节点7。
图4是包括在图3中的输入级输入缓冲电路在半导体芯片上的布局图。
在示于图4的利用CMOS门阵列的布局图中，电容14和15分别连接到构成输入缓冲电路2的P沟道MOS晶体管6和N沟道MOS晶体管8的输入栅极6cx和8cx。
用作电容的MOS晶体管14和15具有按实用设计规则指定的标准栅极长度。
第一电容14与P沟道MOS晶体管6设置在一起，后者包括由多晶硅制成的栅极6a和6b，它们连接到电源电位节点4，而由多晶硅制成的栅极6cx连接到输入节点3。
P沟道MOS晶体管14的栅极14a设置在栅极6cx和6b之间。区域14b和14c分别由P型掺杂区形成，并彼此短连接。短路区14b和14c连接到电源电位节点4。
第二电容15与N沟道MOS晶体管8设置在一起，后者包括由多晶硅制成的栅极8a和8b，它们连接到电源电位节点4，而由多晶硅制成的栅极8cx连接到输入节点3。
P沟道MOS晶体管15的栅极15a设置在栅极8cx和8b之间。区域15b和15c分别由N型掺杂区形成，并彼此短连接。短路区15b和15c连接到地电位节点7。
铝层导线16通过连接点16a至16d，即，嵌入接触孔内的各铝层接点，把P沟道MOS晶体管6的栅极6cx、N沟道MOS晶体管8的栅极8cx、作为第一电容14的一个电极的栅极14a和作为第二电容15的一个电极的栅极15a在电气上连接起来。铝层导线16起着示于图3的输入缓冲电路2的输入节点3的作用。
示于图3和图4的输入缓冲电路的工作过程如下。
MOS元件14和15的电容被加到输入缓冲电路2的输入节点3。因此，与第一实施例相比，输入缓冲电路2的实质的栅极面积S是进一步增加了。由此，即使当浪涌通过图3的输入焊盘1加到电路上，并且在输入节点3处出现过电压，在栅电极6cx或8cx与源或漏扩散区之间的电场上升也会受到节制，从下面的表达式可以理解这一点，从而改进了浪涌保护功能。
参考示于图8的普通MOS晶体管的剖视图，在栅电极G与扩散区S或D之间的电场强度E由下式给出，并随着栅极面积的增加而减少。
E＝V/d＝Q/Cd＝Q/eS
其中，E为栅电极与扩散区之间的电场强度，V为栅电极与扩散区之间的电压，d为栅电极与扩散区之间的距离，e为介电常数，Q为电荷量，S为栅极面积。
这样，在第二实施例中，进一步提高了输入缓冲电路2的抗浪涌电压，并且通过把第一实施例的结构与电容元件14和15结合起来，改善输入缓冲电路2的浪涌保护功能。第三实施例
下面结合图1至图4描述本发明的第三实施例。
根据本发明的第三实施例，在包括门阵列系统的半导体集成电路中，预定数目的、如图1和图2所示的、具有大于按实用设计规则指定的栅极长度的栅电极的晶体管6和8，与多个具有按实用设计规则的标准栅极长度的晶体管一起在门阵列主体中形成。利用晶体管或具有大于按实用设计规则指定的栅极长度的晶体管来构成输入级的输入缓冲电路。
另一种办法是，根据抗浪涌电压的要求，晶体管或具有按实用设计规则的标准栅极长度的晶体管可以加到构成输入级输入缓冲电路的输入晶体管的输入栅极，作为MOS电容，如图3和图4所示。
这样，可以按照不同的抗浪涌电压要求，容易地构成输入缓冲电路。第四实施例
下面结合图1至图4描述本发明的第四实施例。
根据本发明的第四实施例，在包括基于单元的门阵列系统的半导体集成电路中，预定数目的、如图1和图2所示的晶体管6和8那样的、具有大于按实用设计规则指定的栅极长度的晶体管，与多个具有按实用设计规则指定的标准栅极长度的晶体管一起以标准单元(standard cells)的形式形成。利用晶体管或具有大于按实用设计规则指定的栅极长度的晶体管来构成输入级的输入缓冲电路。
另一种办法是，根据抗浪涌电压的要求，晶体管或具有按实用设计规则指定的标准栅极长度的晶体管可以加到构成输入级输入缓冲电路的输入晶体管的输入栅极，作为MOS电容，如图3和图4所示。
这样，可以按照不同的抗浪涌电压要求，容易地构成基于单元的门阵列系统的半导体集成电路的输入缓冲电路。有浪涌保护电路的输入缓冲电路在半导体芯片上所占的面积可以减到最小，并且浪涌保护功能可以优化。
根据上述的本发明，可得到如下的优点。
在本发明中，半导体集成电路的输入级输入缓冲电路由具有大于按实用设计规则指定的栅极长度的晶体管构成。由此，提高了浪涌保护电路的抗浪涌电压，并且改进了浪涌保护性能，而在芯片上的浪涌保护电路所占的面积的增加可受到控制。
在本发明中，半导体集成电路的输入级输入缓冲电路由具有大于按实用设计规则指定的栅极长度的晶体管构成。另外，把由标准MOS晶体管构成的MOS电容或者晶体管加到构成输入级输入缓冲电路的晶体管的输入栅极。由此，增加了浪涌保护电路的抗浪涌电压，并且改进了浪涌保护性能，而在芯片上的浪涌保护电路所占的面积的增加可受到控制。
此外，在本发明中，在包括门阵列系统的半导体集成电路中，预定数目的、具有大于按实用设计规则指定的栅极长度的晶体管，与多个具有按实用设计规则指定的标准栅极长度的晶体管一起在门阵列主体中形成。可以按照不同的抗浪涌电压要求，利用具有大于按实用设计规则指定的栅极长度的晶体管来构成输入级输入缓冲电路。另一种办法是，把选定数目的、具有按实用设计规则指定的标准栅极长度的晶体管作为MOS电容，连接到构成输入级输入缓冲电路的输入晶体管的输入栅极处。这样就提高了浪涌保护电路的抗浪涌电压，并且改进了电路的浪涌保护性能，而在芯片上的电路所占的面积的增加可受到控制。
此外，在本发明中，在包括基于单元的门阵列系统的半导体集成电路中，预定数目的、具有大于按实用设计规则指定的栅极长度的晶体管，与多个具有按实用设计规则指定的标准栅极长度的晶体管一起以门阵列系统的标准单元的形式形成。可以按照不同的抗浪涌电压要求，利用具有大于按实用设计规则指定的栅极长度的晶体管来构成输入级输入缓冲电路。另一种办法是，可以把选定数目的、具有按实用设计规则指定的标准栅极长度的晶体管连接到构成输入级输入缓冲电路的输入晶体管的输入栅极，作为MOS电容。这样就优化了浪涌保护电路的抗浪涌电压，并且改进了电路的浪涌保护性能，而在芯片上的电路所占的面积的增加被减到最小。
显然，根据上面的阐述，可对本发明作出许多修改和变化。因此，要认识到，在所附的权利要求书的范围内，本发明可以用上面所描述的实施例以外的办法来实施。
Claims (10)
1.一种半导体集成电路，它包括输入级的输入缓冲电路，所述输入缓冲电路的输入端连接到起码一个输入晶体管的起码一个栅极电极上，其特征在于：
所述晶体管有大于按实用设计规则指定的栅极长度。
2.根据权利要求1的半导体集成电路，其特征在于：所述输入晶体管为MOS晶体管。
3.根据权利要求1和2的半导体集成电路，其特征在于：进一步包括起电容作用的另一个晶体管，所述另一个晶体管的栅极电极连接到所述输入缓冲电路的所述输入端。
4.根据权利要求3的半导体集成电路，其特征在于：所述另一个晶体管为MOS晶体管。
5.一种包括门阵列系统的半导体集成电路，其特征在于：所述门阵列系统包括多个根据实用设计规则而形成的栅电极，和预定数目的、有大于按实用设计规则指定的栅极长度的栅电极。
6.根据权利要求5的半导体集成电路，其特征在于：在所述门阵列系统内形成输入级的输入缓冲电路，并且所述输入缓冲电路的输入晶体管是这样形成的，使得所述栅电极之一的栅长度大于按实用设计规则指定的栅极长度。
7.根据权利要求5和6的半导体集成电路，其特征在于：在所述门阵列系统中形成作为电容的起码一个其它晶体管，并且，所述一个其它晶体管的栅电极连接到所述输入晶体管的所述栅电极。
8.一种包括基于单元(cell base)门阵列系统的半导体集成电路，其特征在于：所述基于单元的门阵列系统包括多个按照实用设计规则形成的栅电极，和预定数目的、具有大于按实用设计规则指定的栅极长度的栅电极。
9.根据权利要求8的半导体集成电路，其特征在于：在所述基于单元的门阵列系统内形成输入级的输入缓冲电路，并且，所述输入缓冲电路的输入晶体管是这样形成的，使得所述栅极之一的栅长度大于按实用设计规则指定的栅极长度。
10.根据权利要求8和9的半导体集成电路，其特征在于：在所述基于单元的门阵列系统中形成作为电容元件的起码一个其它晶体管，并且，所述一个其它晶体管的栅电极连接到所述输入晶体管的所述栅电极。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100375391C (zh) * | 2001-10-09 | 2008-03-12 | 汤姆森特许公司 | 集成电路管脚的双用途以及在所述管脚上的信号切换 |
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