KR100753032B1

KR100753032B1 - 입력단 회로

Info

Publication number: KR100753032B1
Application number: KR1020040054863A
Authority: KR
Inventors: 김관언
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-07-14
Filing date: 2004-07-14
Publication date: 2007-08-30
Also published as: KR20060005873A; US20060012419A1

Abstract

본 발명은 입력 신호를 외부의 기준전압(VREF)과 비교하여 논리값을 판단하는 디지털 신호 입력단 회로에 있어서, 소자 외부의 환경변화에도 안정적인 기준전압(VREF) 레벨을 유지하기 위한 것을 목적으로 한다.

이를 위한 본 발명의 입력단 회로는, 디지탈 값 판정의 기준이 되는 외부의 기준전압(VREF)단에 연결하기 위한 기준전압(VREF) 입력핀; 상기 기준전압(VREF) 입력핀에서 상기 입력버퍼로 기준전압(VREF)을 전달하기 위한 기준전압(VREF) 라인; 반도체 소자 내에 제1 구동전압을 전달하기 위한 제1 구동전압 라인; 반도체 소자 내에 제2 구동전압을 전달하기 위한 제2 구동전압 라인; 상기 기준전압(VREF) 라인과 상기 접지전압(VSS) 라인을 커플링 연결하기 위한 제1 커플링 수단; 및 상기 기준전압(VREF) 라인과 상기 전원전압(VDD) 라인을 커플링 연결하기 위한 제2 커플링 수단을 포함하는 것을 특징으로 한다.

입력단, 입력 버퍼, 디지털 신호 입력, 기준전압, 플럭츄에이션 방지

Description

입력단 회로{INPUT STAGE CIRCUIT}

도 1은 종래기술에 따른 입력단 회로도,

도 2는 다른 종래기술에 따른 입력단 회로도,

도 3은 본 발명의 제1 실시예에 따른 입력단 회로도,

도 4는 본 발명의 제2 실시예에 따른 입력단 회로도.

본 발명은 반도체 소자의 기준전압(VREF) 입력단에 관한 것으로서, 특히 입력 신호의 전위를 기준전압(VREF) 레벨과 비교하여 논리값을 판단하기 위해 디지탈 신호를 입력받는 기준전압(VREF) 입력단에 관한 것이다.

반도체 소자는 디지탈 데이터의 처리 용도로 널리 사용되고 있는데, 디지탈용 반도체 소자의 경우 데이터 신호나 어드레스 신호를 디지탈 값으로 입력받는다. 디지탈 신호도 실제로는 일정한 전위를 가지는 아날로그 전기 신호이며, 이를 소정의 기준전압(VREF)과 비교하여 기준전압(VREF)보다 높으면 하이값으로 판단하고, 기준전압(VREF)보다 낮으면 로우값으로 판단한다.

상기 기준전압(VREF)은 반도체 소자 내부에서 생성할 수도 있으나, 다른 반도체 소자와의 신호 호환을 위해 외부의 기준전압(VREF)을 입력받는 것이 일반적이다. 기준전압(VREF)은 전력 전달용이 아닌 단순한 전위 비교용 전압이므로, 기준전압(VREF)에 의한 전력소모는 미약하고, 그에 따라 기준전압(VREF)을 생성하는 외부의 기준 전압 발생기의 발생 용량을 작게 구현함이 대부분이다.

그런데, 상기 외부의 기준전압(VREF) 발생기의 출력에 외부의 전기적 충격 등으로 플럭츄에이션(fluctuation)이 발생할 수 있는데, 이를 방지하기 위해 반도체 소자 내에서 기준전압(VREF)의 인가용 라인(이하, 기준전압 라인이라 칭함)과 비교적 안정적인 접지전압(VSS)의 인가용 라인(이하, 접지전압 라인이라 칭함)을 커패시터를 연결한다.

상기 커패서터의 연결 방법은 도 1에 도시한 바와 같이 커플링 커패시터를 별도로 구비하여 수행하는 방법(커플링 방식)과 도 2에 도시한 바와 같이 기준전압(VREF)의 입력라인과 접지전압(VSS)의 입력라인을 근접하여 평행 배치함으로써 발생하는 기생 커패시턴스를 이용하는 방법(쉴딩 방식)이 있다.

그러나, 비정상적인 상황, 예컨데, 외부의 접지전압(VSS)을 공급하는 전원에 노이즈가 발생하는 경우, 이에 따라 접지전압(VSS)도 크게 흔들리게 되는 바, 종래 기술에 따르면 오히려 접지전압(VSS)의 플럭츄에이션을 기준전압(VREF)에 전달하는 역효과를 초래하게 된다.

본 발명은 상기 문제점들을 해결하기 위하여 안출된 것으로서, 소자 외부의 환경변화에도 안정적인 기준전압(VREF) 레벨을 유지하기 위한 입력단을 제공하는 것을 그 목적으로 한다.

특히, 본 발명은 소자 외부에서 공급되는 접지전압(VSS)의 플럭츄에이션에 따라 기준전압(VREF) 레벨이 영항받는 것을 개선한 입력단을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 입력단은, 반도체 소자 내 입력단 회로에 있어서,

디지탈 값 판정의 기준이 되는 외부의 기준전압(VREF)단에 연결되는 기준전압(VREF) 입력핀; 상기 기준전압(VREF) 입력핀에서 입력버퍼로 기준전압(VREF)을 전달하기 위한 기준전압(VREF) 라인; 반도체 소자 내 구성부분에 제1 구동전압을 전달하기 위한 제1 구동전압 라인; 반도체 소자 내 구성부분에 제2 구동전압을 전달하기 위한 제2 구동전압 라인; 상기 기준전압(VREF) 라인과 상기 제1 구동전압 라인을 커플링 연결하기 위한 제1 커플링 수단; 및 상기 기준전압(VREF) 라인과 상기 제2 구동전압 라인을 커플링 연결하기 위한 제2 커플링 수단을 포함하는 것을 특징으로 한다.

반도체 메모리 소자내에는 입력단 회로 외에도 출력단, 레지스터, 제어모듈 등 할당된 기능을 수행하는 다양한 구성 부분들이 존재하며, 상기 구성 부분들에 구동을 위한 전원이 공급되어야 한다.

상기 구성 부분으로의 전원 공급은 주로 고정된 크기의 정전압(구동전압)을 인가하는 방식이 널리 사용된다. 소자 외부에서 인가되는 전원전압(VDD)과 접지전압(VSS)이 소자 내부 구성 부분의 구동전원으로서 직접 공급되는 것이 일반적이다. 특수한 구성 부분의 경우 전원전압(VDD)보다 낮은 소정 전압 또는 전원전압(VDD)보다 높은 승압전압이 공급되기도 한다.

상기 다수개의 구동전압들은 각각 해당 전압 인가라인을 통해 해당 구성 부분에 연결되는데, 본 발명에서 사용되는 제1 구동전압 라인 및 제2 구동전압 라인은 상기 다수개의 구동전압들 중 선택된 2개가 될 수 있다. 바람직하게는 입력단을 형성하는 입력 버퍼의 구동전원을 인가하는 전원전압(VDD) 인가용 라인(이하, 전원전압 라인이라 칭함) 및 접지전압(VSS) 라인을 상기 제1 구동전압 라인 및 제2 구동전압 라인으로 사용할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

(실시예 1)

도 3에 도시한 바와 같은 본 실시예의 입력단 회로는, 반도체 소자 내 구현되고, 외부의 입력 신호를 디지탈 값으로서 입력 받기 위한 입력 버퍼를 포함하는 입력단 회로에 있어서,

디지탈 값 판정의 기준이 되는 외부의 기준전압(VREF)단에 연결되는 기준전압(VREF) 입력핀(50); 상기 기준전압(VREF) 입력핀에서 상기 입력버퍼로 기준전압(VREF)을 전달하기 위한 기준전압(VREF) 라인(10); 상기 입력 버퍼에 접지전압(VSS)을 공급하기 위한 접지전압(VSS) 라인(20); 상기 입력 버퍼에 전원전압(VDD)을 공급하기 위한 전원전압(VDD) 라인(30); 상기 기준전압(VREF) 라인과 상기 접지전압(VSS) 라인을 커플링 연결하기 위한 하나 이상의 제1 커플링 커패시터; 및 상기 기준전압(VREF) 라인과 상기 전원전압(VDD) 라인을 커플링 연결하기 위한 하나 이상의 제2 커플링 커패시터를 포함하는 것을 특징으로 한다.

입력 버퍼는 외부의 전기적 신호(전압값)를 입력받아 디지탈 값으로 판정하여 수신하기 위한 구성부분으로서, 전원전압(VDD) 및 접지전압(VSS)을 구동 전원으로서 공급받도록 구현할 수 있고, 판정한 디지털 값을 일시 저장하도록 래치를 포함할 수 있다.

일실시예에 따르면, 본 발명이 여기에 기재된 관점의 범위로 제한되는 것은 아니지만, 제1 커플링 커패시터(12) 및 제2 커플링 커패시터(13)는 소스와 드레인이 연결된 형태의 모스 트랜지스터 커패시터(이하, 모스 커패시터라 칭함) 다수개로 구현하는 것이 바람직하다.

일실시예에 따르면, 모스 커패시터의 주 캐리어와 커플링 라인과의 극성을 맞추기 위하여, 전원전압(VDD) 라인과 커플링하기 위한 모스 커패시터는 피모스 트랜지스터로 구현하고, 접지전압(VSS) 라인과 커플링하기 위한 모스 커패시터는 엔모스 트랜지스터로 구현할 수 있다. 다른 실시예에 따르면, 소자 제작시 편의를 위해 전원전압(VDD) 라인과 커플링하기 위한 모스 커패시터 및 접지전압(VSS) 라인과 커플링 하기 위한 모스 커패시터를 모두 동일한 타입의 모스 커패시터로 구현할 수 있다.

커플링용 모스 커패시터의 연결시, 피모스 커패시터의 경우에는 게이트를 보다 저전압단에 연결하고 소스/드레인을 보다 고전압단에 연결하며, 엔모스 커패시터의 경우에는 게이트를 보다 고전압단에 연결하고 소스/드레인을 보다 저전압단에 연결해야 충분한 축적전하를 얻을 수 있으므로 바람직하다.

기준전압(VREF) 입력핀은 반도체 소자 외부의 도선에 접속되는 외부 인터페이스 핀의 하나로서, 디지탈 값 판정의 기준이 되는 기준전압(VREF)을 인가받는다.

일반적으로 반도체 소자내 내부 구동전압들 중 외부에서 인가되는 상기 전원전압(VDD) 및 접지전압(VSS)이 소자내부에서 생성한 다른 구동전압보다 안정적인 상태를 가진다. 따라서, 본 실시예에서 기준전압(VREF)라인의 플럭츄에이션 방지를 위한 커플링용 정전압 라인으로 전원전압(VDD) 라인(30) 및 접지전압(VSS) 라인 (20)을 사용하였다.

본 실시예에서는 기준전압(VREF) 라인을 2개의 구동라인과 커플링함으로써, 어느 한 구동라인의 전압에 노이즈가 발생하였을 때, 커플링된 다른 구동라인으로 인하여 그 노이즈 영향이 절반으로 줄어들게 된다. 또한, 전원전압(VDD) 라인(30) 및 접지전압(VSS) 라인(20)을 커플링용 라인으로 사용하는 경우, 전원전압(VDD)과 접지전압(VSS)의 노이즈는 서로 반대방향으로 발생하는 경향이 있어, 전원전압(VDD) 라인으로 인한 노이즈 영향과 접지전압(VSS) 라인으로 인한 노이즈 영향을 서로 상쇄시킬 수 있다.

입력 신호의 논리값 판정을 위한 기준전압(VREF)은 입력 버퍼의 구동전원인 전원전압(VDD)과 접지전압(VSS)의 절반 레벨로 정해지는 것이 바람직하며, 이를 위해 외부에서 인가되는 전압들도 기준전압(VREF)이 전원전압(VDD)과 접지전압(VSS)의 중간 레벨을 가지도록 하는 것이 일반적이다. 이 경우 전원전압(VDD)과 접지전압(VSS)에 다소 변경이 있더라도, 기준전압(VREF)을 항상 전원전압(VDD)와 접지전압(VSS)의 중간값으로 유지시켜 준다면, 각 반도체 소자간의 신호 입출력을 위한 규약을 맞출 수 있다. 한편, 본 실시예의 입력단 회로를 사용한 반도체 메모리 소자는 기준전압(VREF) 라인을 전원전압(VDD) 라인 및 접지전압(VSS) 라인과 커플링 연결하고 있어, 전원전압(VDD) 라인 및/또는 접지전압(VSS) 라인에 플럭츄에이션이 발생하더라도 기준전압(VREF)을 전원전압(VDD) 및 접지전압(VSS)의 중간레벨로 유지시켜 줄 수 있게 된다.

(실시예 2)

도 4에 도시한 바와 같은 본 실시예의 입력단 회로는, 반도체 소자 내에 구현되며, 외부의 입력 신호를 디지탈 값으로서 입력 받기 위한 입력 버퍼(140)를 포함하는 입력단 회로에 있어서,

디지탈 값 판정의 기준이 되는 외부의 기준전압(VREF)단에 연결되는 기준전압(VREF) 입력핀(150); 상기 기준전압(VREF) 입력핀에서 상기 입력버퍼로 기준전압(VREF)을 전달하기 위한 기준전압(VREF) 라인(110); 상기 입력 버퍼에 전원전압(VDD)을 전달하기 위한 전원전압(VDD) 라인(130); 상기 입력 버퍼에 접지전압(VSS)을 전달하기 위한 접지전압(VSS) 라인(120)을 포함하며,

상기 기준전압(VREF) 라인(110)과 전원전압(VDD) 라인(130)은 기생 커패시턴스가 발생하도록 평행하게 근접하여 배치되고, 상기 기준전압(VREF) 라인(110)과 접지전압(VSS) 라인(120)은 기생 커패시턴스가 발생하도록 평행하게 근접하여 배치되는 것을 특징으로 한다. 즉, 기준전압(VREF) 라인(110)과 전원전압(VDD) 라인(130)은 중간에 다른 라인의 존재없이 근접 배치되고, 기준전압(VREF) 라인(110)과 접지전압(VSS) 라인(120)도 중간의 다른 라인의 존재없이 근접 배치된다.

기준전압(VREF) 입력핀(150) 및 입력 버퍼(140)의 구조 및 기능은 상기 제1 실시예의 경우와 동일하다.

상기 제1 실시예의 설명과 동일한 이유로 기준전압(VREF) 라인과 전원전압(VDD) 라인간의 커플링이 필요하고, 기준전압(VREF) 라인과 접지전압(VSS) 라인간의 커플링이 필요하다. 본 실시예에서는 별도의 커플링용 커패시터를 구비하지 않 고 커플링이 필요한 두 라인을 서로 평행으로 근접시켜 배치함으로써 발생하는 기생 커패시턴스를 이용한 쉴딩(Shielding) 방식을 사용하였다.

본 실시예의 전원전압(VDD) 라인(130) 및 접지전압(VSS) 라인(120)으로의 쉴딩으로 인한 효과는 상기 제1 실시예의 커플링으로 인한 효과와 동일하여, 기준전압 라인의 플럭츄에이션을 방지할 수 있게 된다.

본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

본 발명에 의한 입력단 회로를 구비한 반도체 소자는, 소자 외부에서 인가되는 기준전압(VREF)에 플럭츄에이션이 발생하는 것을 방지할 수 있는 효과가 있다.

또한, 입력 버퍼에 공급되는 전원전압(VDD) 및/또는 접지전압(VSS)에 노이즈가 발생하여도, 항상 인가되는 전원전압(VDD) 및 접지전압(VSS)의 중간레벨로 기준전압(VREF)을 유지시킴으로써, 외부 소자와의 디지털 신호 호환을 유지할 수 있는 효과도 있다.

Claims

반도체 소자 내 입력단 회로에 있어서,

디지탈 값 판정의 기준이 되는 외부의 기준전압단에 연결되는 기준전압 입력핀;

상기 기준전압 입력핀에서 인가받은 기준전압이 실릴 수 있는 기준전압 라인;

반도체 소자 내에 제1 구동전압을 전달하기 위한 제1 구동전압 라인;

반도체 소자 내에 제2 구동전압을 전달하기 위한 제2 구동전압 라인;

상기 기준전압 라인과 상기 제1 구동전압 라인 사이에 용량성 결합을 제공하기 위한 제1 커플링 수단; 및

상기 기준전압 라인과 상기 제2 구동전압 라인 사이에 용량성 결합을 제공하기 위한 제2 커플링 수단

을 구비하는 입력단 회로.
제1항에 있어서,

외부의 입력 신호를 디지탈 값으로서 입력 받기 위한 입력 버퍼를 더 포함하는 입력단 회로.
제2항에 있어서,

상기 제1 구동전압은 상기 입력 버퍼의 구동전원으로 이용되는 전원전압이고,

상기 제1 구동전압 라인은 전원전압 공급 라인인 입력단 회로.
제2항에 있어서,

상기 제2 구동전압은 상기 입력 버퍼의 구동전원으로 이용되는 접지전압이고,

상기 제2 구동전압 라인은 접지전압 공급 라인인 입력단 회로.
제1항에 있어서,

상기 제1 커플링 수단 및 제2 커플링 수단은 반도체 소자내 구현한 커패시터인 입력단 회로.
제5항에 있어서,

상기 제1 커플링 수단은 엔모스 커패시터이고,

상기 제2 커플링 수단은 피모스 커패시터인 입력단 회로.
제5항에 있어서,

상기 제1 커플링 수단 및 제2 커플링 수단은 엔모스 커패시터 또는 피모스 커패시터인 입력단 회로.
제6항 또는 제7항에 있어서, 상기 엔모스 커패시터는,

게이트가 상대적으로 고전압인 라인에 연결되고,

소스 및 드레인이 상대적으로 저전압인 라인에 연결되는 입력단 회로.
제6항 또는 제7항에 있어서, 상기 피모스 커패시터는,

게이트가 상대적으로 저전압인 라인에 연결되고,

소스 및 드레인이 상대적으로 고전압인 라인에 연결되는 입력단 회로.
반도체 소자 내에 구현되는 입력단 회로에 있어서,

디지탈 값 판정의 기준이 되는 외부의 기준전압단에 연결하기 위한 기준전압 입력핀;

상기 기준전압 입력핀에서 인가받은 기준전압이 실릴 수 있는 기준전압 라인;

반도체 소자 내에 제1 구동전압을 전달하기 위한 제1 구동전압 라인;

반도체 소자 내에 제2 구동전압을 전달하기 위한 제2 구동전압 라인을 포함하며,

상기 기준전압 라인과 제1 구동전압 라인은 예정된 기생 커패시턴스가 발생하도록 평행하게 근접하여 배치되고,

상기 기준전압 라인과 제2 구동전압 라인은 상기 예정된 기생 커패시턴스가 발생하도록 평행하게 근접하여 배치되는 입력단 회로.
제10항에 있어서,

외부의 입력 신호를 디지탈 값으로서 입력 받기 위한 입력 버퍼를 더 포함하는 입력단 회로.
제11항에 있어서,

상기 제1 구동전압은 상기 입력 버퍼의 구동전원으로 사용되는 전원전압이고,

상기 제1 구동전압 라인은 전원전압 공급 라인인 입력단 회로.
제11항에 있어서,

상기 제2 구동전압은 상기 입력 버퍼의 구동전원으로 사용되는 접지전압이고,

상기 제2 구동전압 라인은 접지전압 공급 라인인 입력단 회로.