JPS59208771A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS59208771A JPS59208771A JP8260883A JP8260883A JPS59208771A JP S59208771 A JPS59208771 A JP S59208771A JP 8260883 A JP8260883 A JP 8260883A JP 8260883 A JP8260883 A JP 8260883A JP S59208771 A JPS59208771 A JP S59208771A
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- circuit
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- semiconductor integrated
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- circuit device
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000000034 method Methods 0.000 claims abstract description 8
- 239000003990 capacitor Substances 0.000 claims abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 230000002265 prevention Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、マスタースライス方式により回路結線が行
われる半導体集積回路装置に関するもので、例えば、ゲ
ートアレイを構成する半導体集積回路装置の静電破壊防
止に有効な技術に関するものである。
われる半導体集積回路装置に関するもので、例えば、ゲ
ートアレイを構成する半導体集積回路装置の静電破壊防
止に有効な技術に関するものである。
（背景技術）
半導体集積回路の製造技術の進展によって、益々素子の
微細化が図られている。このような素子の微細化に伴い
、その静電破壊防止にターＩする高信頼性の要求が高ま
っている。
微細化が図られている。このような素子の微細化に伴い
、その静電破壊防止にターＩする高信頼性の要求が高ま
っている。
本願発明者は、回路を構成する素子を適当に配置した基
本パターンを形成しておいて、この素子間を必要に応じ
て相互接続する配線マスクのみを変更することで各種の
回路機能を持つ半導体集積回路装置を得るというマスタ
ースライス方式を利用して、静電破壊防止ｉ能の強化を
図ることを考えた。
本パターンを形成しておいて、この素子間を必要に応じ
て相互接続する配線マスクのみを変更することで各種の
回路機能を持つ半導体集積回路装置を得るというマスタ
ースライス方式を利用して、静電破壊防止ｉ能の強化を
図ることを考えた。
この発明の目的は、実質的な素子を増加させることなく
、静電破壊防止機能の向上を図った半導体集積回路装置
を提供することにある。
、静電破壊防止機能の向上を図った半導体集積回路装置
を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、入力端子として使用される外部端子に、その
入力回路には使用しない素子をマスタースライス方式〇
こより接続して静電破壊防止用容量、として用い、ｂご
とによって、静電破壊防止機能の強化を作成するもので
ある。
入力回路には使用しない素子をマスタースライス方式〇
こより接続して静電破壊防止用容量、として用い、ｂご
とによって、静電破壊防止機能の強化を作成するもので
ある。
図面には、この発明の一実施例の要部回路図が示されて
いる。同図の各回路素子は、公知の半導体集積回路の製
造技術によって、シリコンのような半導体基板上におい
て形成される。
いる。同図の各回路素子は、公知の半導体集積回路の製
造技術によって、シリコンのような半導体基板上におい
て形成される。
同図の実施例では、特に制限されないが、ｐチャンネル
ＩｖｌＯＳ Ｆ Ｅ’ｒ（絶縁ゲート形電界効果トラユ
／ジメタ）とｎチャンネルＭＯ３ＦＥＴと７構成された
ＣＭＯ３（相補型ＭＯ３）によって構成されたデー１〜
アレイの入力、出カ邪の回路が示されている。
ＩｖｌＯＳ Ｆ Ｅ’ｒ（絶縁ゲート形電界効果トラユ
／ジメタ）とｎチャンネルＭＯ３ＦＥＴと７構成された
ＣＭＯ３（相補型ＭＯ３）によって構成されたデー１〜
アレイの入力、出カ邪の回路が示されている。
すなわち、抵抗ＲとＭＯ３ＦＥＴＱＩとは、公知の静電
破壊防止回路を構成し、ｐチャンネルＭＯ３ＦＥＴＱ２
とｎチャンネ、ＩＩ、ＭＯ３ＦＥＴＱ３とは、入力回路
を構成する素子として形成されている。また、ｐチャン
ネルＭＯ３ＦＥＴＱ４とｎチャンネルＭＯ３ＦＥＴＱ５
とは、出力回路を構成する素子として形成されている。
破壊防止回路を構成し、ｐチャンネルＭＯ３ＦＥＴＱ２
とｎチャンネ、ＩＩ、ＭＯ３ＦＥＴＱ３とは、入力回路
を構成する素子として形成されている。また、ｐチャン
ネルＭＯ３ＦＥＴＱ４とｎチャンネルＭＯ３ＦＥＴＱ５
とは、出力回路を構成する素子として形成されている。
ボンディング等により外部端子と接続されるバッドＰ１
を入力端子として用いる場合、この実施例においては、
上記入力回路及び出力回路を構成する基本パターンがマ
スタースライス方式によって同図に示すように結線され
る。すなわち、バッドＰ１は、静電破壊防止回路の入力
側端子′ｒ１に接続される。その出力側端子Ｔ２は、上
記ＭＯ３ＦＥＴＱ２．Ｑ３のゲートに接続される。また
、これらのＭＯ３ＦＥＴＱ２．Ｑ３のドレインは、共通
接続されて次段（図示せず）の内部回路に導かれる配線
に接続される。上記ＭＯ３ＦＥＴＱ２のソースは、電源
電圧線Ｖｃｃに接続され、上記ＭＯ３ＦＥＴＱ３のソー
スは、回路の接地電位線に接続される。このようにして
、入力回路が構成される。
を入力端子として用いる場合、この実施例においては、
上記入力回路及び出力回路を構成する基本パターンがマ
スタースライス方式によって同図に示すように結線され
る。すなわち、バッドＰ１は、静電破壊防止回路の入力
側端子′ｒ１に接続される。その出力側端子Ｔ２は、上
記ＭＯ３ＦＥＴＱ２．Ｑ３のゲートに接続される。また
、これらのＭＯ３ＦＥＴＱ２．Ｑ３のドレインは、共通
接続されて次段（図示せず）の内部回路に導かれる配線
に接続される。上記ＭＯ３ＦＥＴＱ２のソースは、電源
電圧線Ｖｃｃに接続され、上記ＭＯ３ＦＥＴＱ３のソー
スは、回路の接地電位線に接続される。このようにして
、入力回路が構成される。
この実施例では、出力回路を構成するＭ ＯＳ ＦＥＴ
Ｑ４．Ｑ５が使用されないことに着目して、これらのＭ
Ｏ３ＦＥＴＱ４．Ｑ５を静電破壊防止用の容量素子とし
て有効利用するものである。
Ｑ４．Ｑ５が使用されないことに着目して、これらのＭ
Ｏ３ＦＥＴＱ４．Ｑ５を静電破壊防止用の容量素子とし
て有効利用するものである。
すなわち、特に制限されないが、上記Ｍ ＯＳ ＦＥＴ
Ｑ４．Ｑ５のドレインを共通化して、上記バッドＰ１に
接続する。また、これらのＭ ＯＳ Ｆ ＥＴＱ４．Ｑ
５を単なる容量素子として機能させるため、そのケート
とソースとを共通ｆヒして、それぞれ電源電圧線ｖｃｃ
接地電位線に接続することによって定常的にオフ状態
にさせておくものである。
Ｑ４．Ｑ５のドレインを共通化して、上記バッドＰ１に
接続する。また、これらのＭ ＯＳ Ｆ ＥＴＱ４．Ｑ
５を単なる容量素子として機能させるため、そのケート
とソースとを共通ｆヒして、それぞれ電源電圧線ｖｃｃ
接地電位線に接続することによって定常的にオフ状態
にさせておくものである。
なお、−１二記同様な抵抗Ｒ′及びＭ ＯＳ Ｆ Ｅ
Ｔ Ｑ１’ 、Ｑ４’ ないしＱ５’からなる基本パタ
ーンにより、バッドＰ２を出力端子とし７て用い時には
、同図に示すように、出力素子を構成するＭ ＯＳ Ｆ
ＥＴＱ４’ とＱ５°のドレインが共通化されて上記
バッドＰ２に接続される。また、これらのＭＯ３ＦＥＴ
Ｑ４°、Ｑ５′のゲートは、共通化されて図示しない内
＝ｒｌ路で形成された出力すべき信号が伝達される信号
線に接続され、それぞれのソースは電源電圧線Ｖｃｃと
回路の接地線に接続される。
Ｔ Ｑ１’ 、Ｑ４’ ないしＱ５’からなる基本パタ
ーンにより、バッドＰ２を出力端子とし７て用い時には
、同図に示すように、出力素子を構成するＭ ＯＳ Ｆ
ＥＴＱ４’ とＱ５°のドレインが共通化されて上記
バッドＰ２に接続される。また、これらのＭＯ３ＦＥＴ
Ｑ４°、Ｑ５′のゲートは、共通化されて図示しない内
＝ｒｌ路で形成された出力すべき信号が伝達される信号
線に接続され、それぞれのソースは電源電圧線Ｖｃｃと
回路の接地線に接続される。
このような出力回路にあっては、比較的大きなす・イス
のＭＯ３ＦＥＴＱ４’ 、Ｑ５’ のトレイン領域によ
り、外部端子からの静電気に対し一ζ十分な耐圧を持つ
ものとなるので、上記静電破壊防止回路等を接続する必
要はない。
のＭＯ３ＦＥＴＱ４’ 、Ｑ５’ のトレイン領域によ
り、外部端子からの静電気に対し一ζ十分な耐圧を持つ
ものとなるので、上記静電破壊防止回路等を接続する必
要はない。
ｆｌ）比較的大きなサイズの出力Ｍ ＯＳ Ｆ Ｅ Ｔ
のドレイン領域を利用した容量が入力端子Ｐ１に接続さ
れることによって、その帯電電荷を受りる容置の容量値
が大きくなるから先住する電圧（Ｖ＝Ｑ、／Ｃ）を小さ
くするとともに、その帯止容量と等（ｉｔｌｉ抵抗との
積分動作とにより、静電破壊防止能力を大幅に向上させ
ることができる。
のドレイン領域を利用した容量が入力端子Ｐ１に接続さ
れることによって、その帯電電荷を受りる容置の容量値
が大きくなるから先住する電圧（Ｖ＝Ｑ、／Ｃ）を小さ
くするとともに、その帯止容量と等（ｉｔｌｉ抵抗との
積分動作とにより、静電破壊防止能力を大幅に向上させ
ることができる。
（２）特別な回路素子を用いることなく、使用してし・
ない素子を利用するものであるので、実質的な築積度を
低下させることがないという効果が得られる。
ない素子を利用するものであるので、実質的な築積度を
低下させることがないという効果が得られる。
（３）特に、デー１−アレイによって構成される半導体
集積回路装置においては、１つの外部端子に大刀用素子
と、出力用素子とが形成されるものであるから、静電破
壊防止回路を必要とする入力回路では、使用されない出
力用素子の有効利用が図られるという効果が得られる。
集積回路装置においては、１つの外部端子に大刀用素子
と、出力用素子とが形成されるものであるから、静電破
壊防止回路を必要とする入力回路では、使用されない出
力用素子の有効利用が図られるという効果が得られる。
以上水元間者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例之ば、」二元実施例
において、ＭＯ３ＦＥＴＱ’４，０．５のドレインを静
電破壊防止回路の出力側端子Ｔ２に接続するものであっ
てもよい。また、出力ＭＯ３ＦＥＴＱ４．Ｑ５の内、一
方のＭＯＳＦＥＴのみを使用するものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例之ば、」二元実施例
において、ＭＯ３ＦＥＴＱ’４，０．５のドレインを静
電破壊防止回路の出力側端子Ｔ２に接続するものであっ
てもよい。また、出力ＭＯ３ＦＥＴＱ４．Ｑ５の内、一
方のＭＯＳＦＥＴのみを使用するものであってもよい。
また、入力回路及び出力回路の具体的回路構成は、上記
インバータ回路の他ゲート機能あるいはトライステート
（３状態）出力機能等を持つ回路であってもよい。
インバータ回路の他ゲート機能あるいはトライステート
（３状態）出力機能等を持つ回路であってもよい。
以上の説明では主として本願発明者によってなされた発
明をその背景となった利用分野であるＣＭＯＳゲートア
レイに適用した場合を説明したが、これに限定されるも
のでな（、例えば、バイポーラ型１−ランジメタを用い
たＥＣＬ （エミッタ・カップルド・ロジック）等で構
成されたゲートアレイ等、マスタースライス方式により
回路機能が設計される各種の半導体集積回路装置に広（
利用できるものである。
明をその背景となった利用分野であるＣＭＯＳゲートア
レイに適用した場合を説明したが、これに限定されるも
のでな（、例えば、バイポーラ型１−ランジメタを用い
たＥＣＬ （エミッタ・カップルド・ロジック）等で構
成されたゲートアレイ等、マスタースライス方式により
回路機能が設計される各種の半導体集積回路装置に広（
利用できるものである。
図面は、この発明の要部−実施例を示す回路図である。
代理人弁理士 高橋 量大、″ 、
Claims (1)
- 【特許請求の範囲】 １、マスタースライス方式により回路機能が設定される
半導体集積回路装置において、入力端子として使用され
る外部端子に、その入力回路機能では使用しない素子を
静電破壊防止用容量として接続することを特徴とする半
導体集積回路装置。 ２、各信号用外部端子には、入力回路を構成する素子と
出力回路を構成する素子とがそれぞれ形成されているも
のであり、上記使用しない素子は出力用素子であること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。 ３、上記半導体集積回路装置は、ゲートアレイを構成す
るものであることを特徴とする特許請求の範囲第１又は
２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8260883A JPS59208771A (ja) | 1983-05-13 | 1983-05-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8260883A JPS59208771A (ja) | 1983-05-13 | 1983-05-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59208771A true JPS59208771A (ja) | 1984-11-27 |
| JPH0439785B2 JPH0439785B2 (ja) | 1992-06-30 |
Family
ID=13779184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8260883A Granted JPS59208771A (ja) | 1983-05-13 | 1983-05-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208771A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61218143A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体集積回路装置 |
| DE3627681A1 (de) * | 1985-08-14 | 1987-02-26 | Hitachi Ltd | Ausgangsschaltung |
| JPS62147744A (ja) * | 1985-12-20 | 1987-07-01 | Nec Corp | マスタスライス式半導体装置 |
| JPS62268143A (ja) * | 1986-05-16 | 1987-11-20 | Nec Corp | 半導体装置 |
| JPS63310134A (ja) * | 1987-06-12 | 1988-12-19 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH05326895A (ja) * | 1992-05-26 | 1993-12-10 | Sharp Corp | マスタースライス型集積回路 |
| US5914516A (en) * | 1996-09-06 | 1999-06-22 | Mitsubishi Denki Kabushiki Kaisha | Buffer circuit with wide gate input transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115844A (ja) * | 1981-12-28 | 1983-07-09 | Fujitsu Ltd | 半導体装置 |
-
1983
- 1983-05-13 JP JP8260883A patent/JPS59208771A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115844A (ja) * | 1981-12-28 | 1983-07-09 | Fujitsu Ltd | 半導体装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61218143A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体集積回路装置 |
| DE3627681A1 (de) * | 1985-08-14 | 1987-02-26 | Hitachi Ltd | Ausgangsschaltung |
| JPS62147744A (ja) * | 1985-12-20 | 1987-07-01 | Nec Corp | マスタスライス式半導体装置 |
| JPS62268143A (ja) * | 1986-05-16 | 1987-11-20 | Nec Corp | 半導体装置 |
| JPS63310134A (ja) * | 1987-06-12 | 1988-12-19 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH05326895A (ja) * | 1992-05-26 | 1993-12-10 | Sharp Corp | マスタースライス型集積回路 |
| US5914516A (en) * | 1996-09-06 | 1999-06-22 | Mitsubishi Denki Kabushiki Kaisha | Buffer circuit with wide gate input transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0439785B2 (ja) | 1992-06-30 |
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