JP3210204B2 - 出力回路 - Google Patents
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- JP3210204B2 JP3210204B2 JP06940095A JP6940095A JP3210204B2 JP 3210204 B2 JP3210204 B2 JP 3210204B2 JP 06940095 A JP06940095 A JP 06940095A JP 6940095 A JP6940095 A JP 6940095A JP 3210204 B2 JP3210204 B2 JP 3210204B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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Description
【０００１】
【産業上の利用分野】本発明は、出力回路に関するもの
であり、より詳細には、保証耐圧レベルを向上させた出
力回路に関するものである。
であり、より詳細には、保証耐圧レベルを向上させた出
力回路に関するものである。
【０００２】
【従来の技術】従来の出力回路の一構成例を、図６に示
す。
す。
【０００３】図６において、ＮＰＮバイポーラトランジ
スタ６０１，６０２はダーリントン接続されている。そ
して、これらのバイポーラトランジスタ６０１，６０２
のコレクタと電源Ｖccとの間には、ショットキーバリア
ダイオード６０３が順方向に接続されている。また、バ
イポーラトランジスタ６０１のエミッタは抵抗素子６０
４を介してバイポーラトランジスタ６０２のエミッタに
接続され、このバイポーラトランジスタ６０２のエミッ
タは出力端子６１２に接続されている。さらに、バイポ
ーラトランジスタ６０１のベースは、ＮＯＲ回路６０５
の出力端に接続されている。そして、このＮＯＲ回路６
０５の一方の入力端はＮＯＴ回路６０６を介して信号入
力端子６１３に接続され、他方の入力端は出力イネーブ
ル信号用端子６１４に接続されている。
スタ６０１，６０２はダーリントン接続されている。そ
して、これらのバイポーラトランジスタ６０１，６０２
のコレクタと電源Ｖccとの間には、ショットキーバリア
ダイオード６０３が順方向に接続されている。また、バ
イポーラトランジスタ６０１のエミッタは抵抗素子６０
４を介してバイポーラトランジスタ６０２のエミッタに
接続され、このバイポーラトランジスタ６０２のエミッ
タは出力端子６１２に接続されている。さらに、バイポ
ーラトランジスタ６０１のベースは、ＮＯＲ回路６０５
の出力端に接続されている。そして、このＮＯＲ回路６
０５の一方の入力端はＮＯＴ回路６０６を介して信号入
力端子６１３に接続され、他方の入力端は出力イネーブ
ル信号用端子６１４に接続されている。
【０００４】 一方、ＮＰＮバイポーラトランジスタ６０
７は、コレクタが出力端子６１２に接続され、エミッタ
が接地され、且つ、ベースがＮＭＯＳトランジスタ６１
８のソースに接続されている。そして、このＮＰＮバイ
ポーラトランジスタ６０７のベースとグランドＧＮＤと
の間には、抵抗素子６０９が設けられている。また、Ｎ
ＭＯＳトランジスタ６１８のドレインは抵抗素子６１０
を介して電源Ｖccに接続されており、ゲートはＮＯＲ回
路６１１の出力端に接続されている。このＮＯＲ回路６
１１は、一方の入力端が信号入力端子６１３に接続さ
れ、他方の入力端が出力イネーブル信号用端子６１４に
接続されている。
７は、コレクタが出力端子６１２に接続され、エミッタ
が接地され、且つ、ベースがＮＭＯＳトランジスタ６１
８のソースに接続されている。そして、このＮＰＮバイ
ポーラトランジスタ６０７のベースとグランドＧＮＤと
の間には、抵抗素子６０９が設けられている。また、Ｎ
ＭＯＳトランジスタ６１８のドレインは抵抗素子６１０
を介して電源Ｖccに接続されており、ゲートはＮＯＲ回
路６１１の出力端に接続されている。このＮＯＲ回路６
１１は、一方の入力端が信号入力端子６１３に接続さ
れ、他方の入力端が出力イネーブル信号用端子６１４に
接続されている。
【０００５】 このような出力回路において、出力イネー
ブル信号／ＯＥがローレベル且つ入力信号Ｄinがハイレ
ベルの時は、ＮＯＲ回路６０５の出力はハイレベルとな
り、ＮＯＲ回路６１１の出力はローレベルとなる。これ
により、バイポーラトランジスタ６０１はオンし、した
がってバイポーラトランジスタ６０２もオンする。これ
に対して、ＮＭＯＳトランジスタ６１８はオフするの
で、バイポーラトランジスタ６０７もオフする。したが
って、出力端子６１２から出力される信号Ｄoutの電位
はハイレベルとなる。
ブル信号／ＯＥがローレベル且つ入力信号Ｄinがハイレ
ベルの時は、ＮＯＲ回路６０５の出力はハイレベルとな
り、ＮＯＲ回路６１１の出力はローレベルとなる。これ
により、バイポーラトランジスタ６０１はオンし、した
がってバイポーラトランジスタ６０２もオンする。これ
に対して、ＮＭＯＳトランジスタ６１８はオフするの
で、バイポーラトランジスタ６０７もオフする。したが
って、出力端子６１２から出力される信号Ｄoutの電位
はハイレベルとなる。
【０００６】一方、出力イネーブル信号／ＯＥがローレ
ベルで入力信号Ｄinもローレベルの時は、ＮＯＲ回路６
０５の出力はローレベル、ＮＯＲ回路６１１の出力はハ
イレベルとなるので、バイポーラトランジスタ６０１，
６０２，６０７はそれぞれオフ、オフ、オンとなる。し
たがって、出力信号Ｄout の電位はローレベル（零ボル
ト）となる。
ベルで入力信号Ｄinもローレベルの時は、ＮＯＲ回路６
０５の出力はローレベル、ＮＯＲ回路６１１の出力はハ
イレベルとなるので、バイポーラトランジスタ６０１，
６０２，６０７はそれぞれオフ、オフ、オンとなる。し
たがって、出力信号Ｄout の電位はローレベル（零ボル
ト）となる。
【０００７】また、出力イネーブル信号／ＯＥがハイレ
ベルのときは、入力信号Ｄinの信号レベルにかかわら
ず、ＮＯＲ回路６０５，６１１の出力はローレベルとな
るので、バイポーラトランジスタ６０１，６０２，６０
７はそれぞれオフし、したがって出力信号Ｄout の電位
は不定となる。
ベルのときは、入力信号Ｄinの信号レベルにかかわら
ず、ＮＯＲ回路６０５，６１１の出力はローレベルとな
るので、バイポーラトランジスタ６０１，６０２，６０
７はそれぞれオフし、したがって出力信号Ｄout の電位
は不定となる。
【０００８】
【発明が解決しようとする課題】図７は、図６に示した
ような出力回路の使用例を説明するためのブロック図で
ある。同図において、システムバス２０１には、インタ
ーフェイスボード２２１〜２２６を介して、端末装置と
してのＣＰＵ(Central Processing Unit) ２１１、フロ
ッピー・ディスク・ドライブ装置２１２、ハード・ディ
スク・ドライブ装置２１３、プリンタ２１４、フラット
パネルドライブ装置２１５、メモリ２１６が接続されて
いる。そして、インターフェイスボード２２１〜２２６
内に、図６に示した出力回路がそれぞれ設けられてい
る。
ような出力回路の使用例を説明するためのブロック図で
ある。同図において、システムバス２０１には、インタ
ーフェイスボード２２１〜２２６を介して、端末装置と
してのＣＰＵ(Central Processing Unit) ２１１、フロ
ッピー・ディスク・ドライブ装置２１２、ハード・ディ
スク・ドライブ装置２１３、プリンタ２１４、フラット
パネルドライブ装置２１５、メモリ２１６が接続されて
いる。そして、インターフェイスボード２２１〜２２６
内に、図６に示した出力回路がそれぞれ設けられてい
る。
【０００９】図７に示したようなシステムにおいては、
通常は１ポートのみが動作状態で、他のポートは非動作
状態となる。例えば、ＣＰＵ２１１とフロッピー・ディ
スク・ドライブ装置２１２との間のポートのみが動作状
態である場合には、ＣＰＵ２２１と他の端末２２３〜２
２６との間のポートは非動作状態となっていることが多
い。このような場合、インターフェイスボード２２１，
２２２は動作状態であるが、他のインターフェイスボー
ド２２３〜２２６はディセーブル状態となっている。あ
るいは、昨今は低消費電力志向が強いので、例えば端末
２１３〜２１６を使用していない場合には、これらの端
末に対応するインターフェイスボード２２３〜２２６の
電源をオフする場合もある。このため、動作状態のイン
ターフェイスボード内の出力回路から出力された信号Ｄ
out によって、ディセーブル状態或いは電源オフ状態の
インターフェイスボード内の出力回路にリーク電流が発
生しないように、各出力回路を構成する必要がある。こ
のようなリーク電流が発生すると、信号Ｄout の電位が
低下して誤動作が発生するおそれがあり、また、消費電
力増大の原因となるからである。
通常は１ポートのみが動作状態で、他のポートは非動作
状態となる。例えば、ＣＰＵ２１１とフロッピー・ディ
スク・ドライブ装置２１２との間のポートのみが動作状
態である場合には、ＣＰＵ２２１と他の端末２２３〜２
２６との間のポートは非動作状態となっていることが多
い。このような場合、インターフェイスボード２２１，
２２２は動作状態であるが、他のインターフェイスボー
ド２２３〜２２６はディセーブル状態となっている。あ
るいは、昨今は低消費電力志向が強いので、例えば端末
２１３〜２１６を使用していない場合には、これらの端
末に対応するインターフェイスボード２２３〜２２６の
電源をオフする場合もある。このため、動作状態のイン
ターフェイスボード内の出力回路から出力された信号Ｄ
out によって、ディセーブル状態或いは電源オフ状態の
インターフェイスボード内の出力回路にリーク電流が発
生しないように、各出力回路を構成する必要がある。こ
のようなリーク電流が発生すると、信号Ｄout の電位が
低下して誤動作が発生するおそれがあり、また、消費電
力増大の原因となるからである。
【００１０】特に、現在は、出力信号Ｄout が５ボルト
の端末が主流であるが、今後は３ボルトの端末装置が増
加するものと思われ、したがって、１つのシステム内で
５ボルトの端末と３ボルトの端末が混在することが考え
られる。したがって、出力信号Ｄout が３ボルトの端末
に対応するインターフェイスボードの出力回路において
も、７ボルト程度までのオフ・リーク特性を確保する必
要がある。
の端末が主流であるが、今後は３ボルトの端末装置が増
加するものと思われ、したがって、１つのシステム内で
５ボルトの端末と３ボルトの端末が混在することが考え
られる。したがって、出力信号Ｄout が３ボルトの端末
に対応するインターフェイスボードの出力回路において
も、７ボルト程度までのオフ・リーク特性を確保する必
要がある。
【００１１】図８は、リーク電流の具体的な発生経路を
説明するための回路図である。図８において、図６と同
じ符号を付した構成部は、それぞれ図６の場合と同じも
のを示している。また、ＭＯＳトランジスタ８０１，８
０３およびショットキーバリアダイオード８０２からな
るＮＯＴ回路は、ＮＯＲ回路６０５の出力部を構成する
回路である。
説明するための回路図である。図８において、図６と同
じ符号を付した構成部は、それぞれ図６の場合と同じも
のを示している。また、ＭＯＳトランジスタ８０１，８
０３およびショットキーバリアダイオード８０２からな
るＮＯＴ回路は、ＮＯＲ回路６０５の出力部を構成する
回路である。
【００１２】図８において、経路Ａは、出力端子６１２
から抵抗素子６０４を介してバイポーラトランジスタ６
０１のエミッタに供給された電流がベース側にリーク
し、ショットキーバリアダイオード８０２およびＮＭＯ
Ｓトランジスタ８０１を通過してグランドＧＮＤに流出
する場合を示している。経路Ａのリークは、通常、トラ
ンジスタ６０１のエミッタ・バック耐量とダイオード８
０２の立ち上がり電圧ＶＦ との和が電圧Ｖout よりも
小さい出力回路において、ディセーブル状態に移行した
ためにＮＭＯＳトランジスタ８０１がオンすると、発生
する。
から抵抗素子６０４を介してバイポーラトランジスタ６
０１のエミッタに供給された電流がベース側にリーク
し、ショットキーバリアダイオード８０２およびＮＭＯ
Ｓトランジスタ８０１を通過してグランドＧＮＤに流出
する場合を示している。経路Ａのリークは、通常、トラ
ンジスタ６０１のエミッタ・バック耐量とダイオード８
０２の立ち上がり電圧ＶＦ との和が電圧Ｖout よりも
小さい出力回路において、ディセーブル状態に移行した
ためにＮＭＯＳトランジスタ８０１がオンすると、発生
する。
【００１３】経路Ｂは、出力端子６１２から抵抗素子６
０４を介してバイポーラトランジスタ６０１のエミッタ
に供給された電流がベース側にリークし、さらにＰＭＯ
Ｓトランジスタ８０３のドレインから半導体基板にリー
クしてグランドＧＮＤに流出する場合を示している。経
路Ｂのリークは、通常、トランジスタ６０１のエミッタ
・バック耐量とＰＭＯＳトランジスタ８０３のドレイン
・基板間の横方向の耐量との和が電圧Ｖout よりも小さ
い出力回路において、電源オフ状態に移行した場合に発
生する。
０４を介してバイポーラトランジスタ６０１のエミッタ
に供給された電流がベース側にリークし、さらにＰＭＯ
Ｓトランジスタ８０３のドレインから半導体基板にリー
クしてグランドＧＮＤに流出する場合を示している。経
路Ｂのリークは、通常、トランジスタ６０１のエミッタ
・バック耐量とＰＭＯＳトランジスタ８０３のドレイン
・基板間の横方向の耐量との和が電圧Ｖout よりも小さ
い出力回路において、電源オフ状態に移行した場合に発
生する。
【００１４】経路Ｃは、出力端子６１２から抵抗素子６
０４を介してバイポーラトランジスタ６０１のエミッタ
に供給された電流がベース側にリークし、さらにＰＭＯ
Ｓトランジスタ８０３のドレインからソースにリークし
て電源ラインに流出する場合を示している。経路Ｃのリ
ークは、通常、トランジスタ６０１のエミッタ・バック
耐量とＰＭＯＳトランジスタ８０３のしきい値電圧Ｖ
ｔｈとこのトランジスタ８０３のバックゲート効果との
和が電圧Ｖout よりも小さい出力回路において、電源オ
フ状態に移行した場合（すなわちＶcc＝０となった場
合）に発生する。
０４を介してバイポーラトランジスタ６０１のエミッタ
に供給された電流がベース側にリークし、さらにＰＭＯ
Ｓトランジスタ８０３のドレインからソースにリークし
て電源ラインに流出する場合を示している。経路Ｃのリ
ークは、通常、トランジスタ６０１のエミッタ・バック
耐量とＰＭＯＳトランジスタ８０３のしきい値電圧Ｖ
ｔｈとこのトランジスタ８０３のバックゲート効果との
和が電圧Ｖout よりも小さい出力回路において、電源オ
フ状態に移行した場合（すなわちＶcc＝０となった場
合）に発生する。
【００１５】経路Ｄは、出力端子６１２から抵抗素子６
０４を介してバイポーラトランジスタ６０１のエミッタ
に供給された電流がベース側にリークし、さらにＰＭＯ
Ｓトランジスタ８０３のドレインから基板を介して電源
Ｖccにリークする場合を示している。経路Ｄのリーク
は、通常、トランジスタ６０１のエミッタ・バック耐量
とドレイン・基板間の横方向の耐量との和が電圧Ｖout
よりも小さい出力回路において、電源オフ状態に移行し
た場合（すなわちＶcc＝０となった場合）に発生する。
０４を介してバイポーラトランジスタ６０１のエミッタ
に供給された電流がベース側にリークし、さらにＰＭＯ
Ｓトランジスタ８０３のドレインから基板を介して電源
Ｖccにリークする場合を示している。経路Ｄのリーク
は、通常、トランジスタ６０１のエミッタ・バック耐量
とドレイン・基板間の横方向の耐量との和が電圧Ｖout
よりも小さい出力回路において、電源オフ状態に移行し
た場合（すなわちＶcc＝０となった場合）に発生する。
【００１６】ここで、出力回路のオフ・リーク特性を向
上させるためには、出力回路を構成する素子６０１，８
０３等の耐量を向上させる方策が考えられるが、このよ
うな方策によって図６のような出力回路のオフ・リーク
特性を７ボルト程度にまで向上させることは、実質的に
不可能である。バイポーラトランジスタやＭＯＳトラン
ジスタのオフ・リーク特性を向上させようとすると、他
のトランジスタ特性が悪化し、このため出力特性が悪化
してしまうからである。例えば、バイポーラトランジス
タにおいてエミッタ・バック耐量を上昇させると電流増
幅率ｈＦＥが低下し、また、ＭＯＳトランジスタにおい
て接合耐量やしきい値電圧Ｖｔｈを上昇させると相互コ
ンダクタンスＧｍ が低下する。
上させるためには、出力回路を構成する素子６０１，８
０３等の耐量を向上させる方策が考えられるが、このよ
うな方策によって図６のような出力回路のオフ・リーク
特性を７ボルト程度にまで向上させることは、実質的に
不可能である。バイポーラトランジスタやＭＯＳトラン
ジスタのオフ・リーク特性を向上させようとすると、他
のトランジスタ特性が悪化し、このため出力特性が悪化
してしまうからである。例えば、バイポーラトランジス
タにおいてエミッタ・バック耐量を上昇させると電流増
幅率ｈＦＥが低下し、また、ＭＯＳトランジスタにおい
て接合耐量やしきい値電圧Ｖｔｈを上昇させると相互コ
ンダクタンスＧｍ が低下する。
【００１７】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、出力特性を損なうことなくオ
フ・リーク特性を向上させた出力回路を提供することを
目的とする。
みてなされたものであり、出力特性を損なうことなくオ
フ・リーク特性を向上させた出力回路を提供することを
目的とする。
【００１８】
【課題を解決するための手段】本発明の第１の構成に係
る出力回路によれば、ダーリントン接続された第１及び
第２のバイポーラトランジスタを少なくとも有し、上記
第１のトランジスタのベースに入力信号が供給され、上
記第２のトランジスタのコレクタは第１のダイオードを
介して電源に接続され、上記第２のトランジスタのエミ
ッタから信号が出力されるバイポーラトランジスタ回路
と、ソースが上記第２のトランジスタのベースに接続さ
れ、ドレインが接地され、バックゲートが上記第１のダ
イオードを介して上記電源に接続された第１のＰＭＯＳ
トランジスタとを備えたことを特徴とする。上記本発明
の第１の構成に係る出力回路において、さらに、ソース
及びバックゲートの双方が上記電源に接続され、ドレイ
ンが第２のダイオードを介して上記第２のトランジスタ
のベースに接続され、ゲートに上記入力信号の反転信号
が供給される第２のＰＭＯＳトランジスタを備えたもの
とするとよい。また、上記本発明の第１の構成に係る出
力回路において、さらに、上記第１のＰＭＯＳトランジ
スタのドレインと接地との間に接続され、ソース及びバ
ックゲートの双方が接地され、ドレインが上記第１のＰ
ＭＯＳトランジスタのドレインに接続され、ゲートに上
記入力信号が供給される第２のＰＭＯＳトランジスタ
と、ベースが上記第１のＰＭＯＳトランジスタのドレイ
ンに接続され、コレクタが上記第２のトランジスタのベ
ースに接続され、エミッタが接地された第３のバイポー
ラトランジスタとを備えたものとしてもよい。本発明の
第２の構成に係る出力回路によれば、ダーリントン接続
された第１及び第２のバイポーラトランジスタを少なく
とも有し、上記第１のトランジスタのベースに入力信号
が供給され、上記第２のトランジスタのコレクタは第１
のダイオードを介して電源に接続され、上記第２のトラ
ンジスタのエミッタから信号が出力されるバイポーラト
ランジスタ回路と、ソース及びバックゲートの双方が上
記電源に接続され、ゲートに上記入力信号の反転信号が
供給される第１のＰＭＯＳトランジスタと、ソースが上
記第１のＰＭＯＳトランジスタのドレインに接続され、
ゲートが上記第２のトランジスタのベースに接続され、
バックゲートが接地された第１のＮＭＯＳトランジスタ
と、ソースが上記第１のＮＭＯＳトランジスタのドレイ
ンに接続され、ゲートに上記反転信号が供給され、ドレ
イン及びバックゲートの双方が接地された第２のＮＭＯ
Ｓトランジスタと、コレクタが上記第２のトランジスタ
のベースに接続され、ベースが上記第１のＮＭＯＳトラ
ンジスタのドレインに接続され、エミッタが接地された
第３のバイポーラトランジスタとを備えたことを特徴と
する。本発明の第３の構成に係る出力回路によれば、ゲ
ートに入力信号が供給され、バックゲートがダイオード
を介して電源に接続され、ドレインが接地された第１の
ＰＭＯＳトランジスタと、ベースが上記第１のＰＭＯＳ
トランジスタのソースに接続され、コレクタが上記ダイ
オードを介して上記電源に接続され、エミッタから信号
が出力されるバイポーラトランジスタと、ソース及びバ
ックゲートの双方が上記ダイオードを介して上記電源に
接続され、ドレインが上記バイポーラトランジスタのベ
ースに接続され、ゲートに上記入力信号の反転信号が供
給される第２のＰＭＯＳトランジスタとを備えたことを
特徴とする。
る出力回路によれば、ダーリントン接続された第１及び
第２のバイポーラトランジスタを少なくとも有し、上記
第１のトランジスタのベースに入力信号が供給され、上
記第２のトランジスタのコレクタは第１のダイオードを
介して電源に接続され、上記第２のトランジスタのエミ
ッタから信号が出力されるバイポーラトランジスタ回路
と、ソースが上記第２のトランジスタのベースに接続さ
れ、ドレインが接地され、バックゲートが上記第１のダ
イオードを介して上記電源に接続された第１のＰＭＯＳ
トランジスタとを備えたことを特徴とする。上記本発明
の第１の構成に係る出力回路において、さらに、ソース
及びバックゲートの双方が上記電源に接続され、ドレイ
ンが第２のダイオードを介して上記第２のトランジスタ
のベースに接続され、ゲートに上記入力信号の反転信号
が供給される第２のＰＭＯＳトランジスタを備えたもの
とするとよい。また、上記本発明の第１の構成に係る出
力回路において、さらに、上記第１のＰＭＯＳトランジ
スタのドレインと接地との間に接続され、ソース及びバ
ックゲートの双方が接地され、ドレインが上記第１のＰ
ＭＯＳトランジスタのドレインに接続され、ゲートに上
記入力信号が供給される第２のＰＭＯＳトランジスタ
と、ベースが上記第１のＰＭＯＳトランジスタのドレイ
ンに接続され、コレクタが上記第２のトランジスタのベ
ースに接続され、エミッタが接地された第３のバイポー
ラトランジスタとを備えたものとしてもよい。本発明の
第２の構成に係る出力回路によれば、ダーリントン接続
された第１及び第２のバイポーラトランジスタを少なく
とも有し、上記第１のトランジスタのベースに入力信号
が供給され、上記第２のトランジスタのコレクタは第１
のダイオードを介して電源に接続され、上記第２のトラ
ンジスタのエミッタから信号が出力されるバイポーラト
ランジスタ回路と、ソース及びバックゲートの双方が上
記電源に接続され、ゲートに上記入力信号の反転信号が
供給される第１のＰＭＯＳトランジスタと、ソースが上
記第１のＰＭＯＳトランジスタのドレインに接続され、
ゲートが上記第２のトランジスタのベースに接続され、
バックゲートが接地された第１のＮＭＯＳトランジスタ
と、ソースが上記第１のＮＭＯＳトランジスタのドレイ
ンに接続され、ゲートに上記反転信号が供給され、ドレ
イン及びバックゲートの双方が接地された第２のＮＭＯ
Ｓトランジスタと、コレクタが上記第２のトランジスタ
のベースに接続され、ベースが上記第１のＮＭＯＳトラ
ンジスタのドレインに接続され、エミッタが接地された
第３のバイポーラトランジスタとを備えたことを特徴と
する。本発明の第３の構成に係る出力回路によれば、ゲ
ートに入力信号が供給され、バックゲートがダイオード
を介して電源に接続され、ドレインが接地された第１の
ＰＭＯＳトランジスタと、ベースが上記第１のＰＭＯＳ
トランジスタのソースに接続され、コレクタが上記ダイ
オードを介して上記電源に接続され、エミッタから信号
が出力されるバイポーラトランジスタと、ソース及びバ
ックゲートの双方が上記ダイオードを介して上記電源に
接続され、ドレインが上記バイポーラトランジスタのベ
ースに接続され、ゲートに上記入力信号の反転信号が供
給される第２のＰＭＯＳトランジスタとを備えたことを
特徴とする。
【００１９】
【作用】本発明に係る出力回路の構成により、接地又は
電源に対するオフ・リーク特性を向上させることができ
る。
電源に対するオフ・リーク特性を向上させることができ
る。
【００２０】
【実施例】以下、本発明の実施例について、図面を参照
して説明する。
して説明する。
【００２１】（実施例１） 実施例１として、第１の発明の一実施例（請求項１に対
応する）について説明する。図１は、本実施例に係る出
力回路の構成を示す回路図である。
応する）について説明する。図１は、本実施例に係る出
力回路の構成を示す回路図である。
【００２２】図１においては、バイポーラトランジスタ
１０１，１０２により、ダーリントン接続の回路（本発
明の「バイポーラトランジスタ回路」に相当する）が構
成されている。ここで、バイポーラトランジスタ１０１
は、ベースがＮＯＲ回路１０５の出力端に接続され、且
つ、コレクタが電源Ｖccに接続されている。また、バイ
ポーラトランジスタ１０２（本発明の「最後段のバイポ
ーラトランジスタ」に相当する）は、ベースがバイポー
ラトランジスタ１０１のエミッタに接続され、コレクタ
がショットキーバリアダイオード１０３を介して電源Ｖ
ccに接続され、且つ、エミッタが出力端子１１４に接続
されている。
１０１，１０２により、ダーリントン接続の回路（本発
明の「バイポーラトランジスタ回路」に相当する）が構
成されている。ここで、バイポーラトランジスタ１０１
は、ベースがＮＯＲ回路１０５の出力端に接続され、且
つ、コレクタが電源Ｖccに接続されている。また、バイ
ポーラトランジスタ１０２（本発明の「最後段のバイポ
ーラトランジスタ」に相当する）は、ベースがバイポー
ラトランジスタ１０１のエミッタに接続され、コレクタ
がショットキーバリアダイオード１０３を介して電源Ｖ
ccに接続され、且つ、エミッタが出力端子１１４に接続
されている。
【００２３】ＰＭＯＳトランジスタ１０４（本発明の
「第１ＰＭＯＳトランジスタ」に相当する）は、ソース
がバイポーラトランジスタ１０２のベースに接続され、
ドレインが接地され、ゲートがＮＯＲ回路１０６の出力
端に接続され、且つ、バックゲートがダイオード１０３
（本発明の「第１ダイオード」に相当する）を介して電
源Ｖccと接続されている。
「第１ＰＭＯＳトランジスタ」に相当する）は、ソース
がバイポーラトランジスタ１０２のベースに接続され、
ドレインが接地され、ゲートがＮＯＲ回路１０６の出力
端に接続され、且つ、バックゲートがダイオード１０３
（本発明の「第１ダイオード」に相当する）を介して電
源Ｖccと接続されている。
【００２４】ＮＯＲ回路１０５，１０６は、ともに、一
方の入力端がＮＯＴ回路１０７を介して信号入力端子１
１５に接続され、他方の入力端は出力イネーブル信号用
端子１１６に接続されている。
方の入力端がＮＯＴ回路１０７を介して信号入力端子１
１５に接続され、他方の入力端は出力イネーブル信号用
端子１１６に接続されている。
【００２５】一方、ＮＰＮバイポーラトランジスタ１０
８は、コレクタが出力端子１１４に接続され、エミッタ
が接地され、且つ、ベースがＮＭＯＳトランジスタ１０
９のソースに接続されている。また、このＮＰＮバイポ
ーラトランジスタ１０８のベースとグランドＧＮＤとの
間には、抵抗素子１１１が設けられている。ＮＭＯＳト
ランジスタ１０９のドレインは抵抗素子１１２を介して
電源Ｖccに接続されており、ゲートはＮＯＲ回路１１３
の出力端に接続されている。このＮＯＲ回路１１３は、
一方の入力端が信号入力端子１１５に接続され、他方の
入力端が出力イネーブル信号用端子１１６に接続されて
いる。
８は、コレクタが出力端子１１４に接続され、エミッタ
が接地され、且つ、ベースがＮＭＯＳトランジスタ１０
９のソースに接続されている。また、このＮＰＮバイポ
ーラトランジスタ１０８のベースとグランドＧＮＤとの
間には、抵抗素子１１１が設けられている。ＮＭＯＳト
ランジスタ１０９のドレインは抵抗素子１１２を介して
電源Ｖccに接続されており、ゲートはＮＯＲ回路１１３
の出力端に接続されている。このＮＯＲ回路１１３は、
一方の入力端が信号入力端子１１５に接続され、他方の
入力端が出力イネーブル信号用端子１１６に接続されて
いる。
【００２６】 このような出力回路において、出力イネー
ブル信号／ＯＥがローレベル且つ入力信号Ｄinがハイレ
ベルの時は、ＮＯＲ回路１０５，１０６の出力はハイレ
ベルとなり、ＮＯＲ回路１１３の出力はローレベルとな
る（したがってバイポーラトランジスタ１０１の入力信
号は実質的にＤinとなる）。これにより、バイポーラト
ランジスタ１０１はオンし、また、ＮＯＲ回路１０６の
出力はハイレベルとなるのでＭＯＳトランジスタ１０４
はオフする。したがって、バイポーラトランジスタ１０
２もオンする。これに対して、ＮＭＯＳトランジスタ１
０９はオフするので、バイポーラトランジスタ１０８は
オフする。これにより、出力端子１１４から出力される
信号Ｄout の電位はハイレベルとなる。
ブル信号／ＯＥがローレベル且つ入力信号Ｄinがハイレ
ベルの時は、ＮＯＲ回路１０５，１０６の出力はハイレ
ベルとなり、ＮＯＲ回路１１３の出力はローレベルとな
る（したがってバイポーラトランジスタ１０１の入力信
号は実質的にＤinとなる）。これにより、バイポーラト
ランジスタ１０１はオンし、また、ＮＯＲ回路１０６の
出力はハイレベルとなるのでＭＯＳトランジスタ１０４
はオフする。したがって、バイポーラトランジスタ１０
２もオンする。これに対して、ＮＭＯＳトランジスタ１
０９はオフするので、バイポーラトランジスタ１０８は
オフする。これにより、出力端子１１４から出力される
信号Ｄout の電位はハイレベルとなる。
【００２７】 一方、出力イネーブル信号／ＯＥがローレ
ベルで入力信号Ｄinもローレベルの時は、ＮＯＲ回路１
０５，１０６の出力はローレベル、ＮＯＲ回路１１３の
出力はハイレベルとなるので、トランジスタ１０１，１
０４，１０９はそれぞれオフ、オン、オンとなる。これ
により、バイポーラトランジスタ１０２はオフし、バイ
ポーラトランジスタ１０８はオンする。したがって、信
号Ｄout の電位はローレベルとなる。
ベルで入力信号Ｄinもローレベルの時は、ＮＯＲ回路１
０５，１０６の出力はローレベル、ＮＯＲ回路１１３の
出力はハイレベルとなるので、トランジスタ１０１，１
０４，１０９はそれぞれオフ、オン、オンとなる。これ
により、バイポーラトランジスタ１０２はオフし、バイ
ポーラトランジスタ１０８はオンする。したがって、信
号Ｄout の電位はローレベルとなる。
【００２８】 また、出力イネーブル信号／ＯＥがハイレ
ベルのときは、入力信号Ｄinの信号レベルにかかわら
ず、ＮＯＲ回路１０５，１０６，１１３の出力はローレ
ベルとなるので、トランジスタ１０１，１０９はそれぞ
れオフし、トランジスタ１０４はオンする。したがっ
て、バイポーラトランジスタ１０２，１０８はそれぞれ
オフし、信号Ｄout の電位は不定となる。
ベルのときは、入力信号Ｄinの信号レベルにかかわら
ず、ＮＯＲ回路１０５，１０６，１１３の出力はローレ
ベルとなるので、トランジスタ１０１，１０９はそれぞ
れオフし、トランジスタ１０４はオンする。したがっ
て、バイポーラトランジスタ１０２，１０８はそれぞれ
オフし、信号Ｄout の電位は不定となる。
【００２９】次に、本実施例の出力回路のオフ・リーク
特性について説明する。
特性について説明する。
【００３０】 本実施例の出力回路において、ディセーブ
ル状態においては、電流のリークは、図１の出力端子１
１４からバイポーラトランジスタ１０２のエミッタに供
給された電流がベース側にリークし、ＰＭＯＳトランジ
スタ１０４を通過してグランドＧＮＤに流出する経路
（すなわち、図１の経路ａ１ ）に沿って発生する。本
実施例の出力回路では、経路ａ１ のリークに対するオ
フ・リーク特性は、バイポーラトランジスタ１０２のエ
ミッタ・バック耐量と、ＭＯＳトランジスタ１０４のし
きい値電圧と、このＭＯＳトランジスタ１０４のバック
ゲートバイアス効果による電圧との和で与えられる。こ
れにより、本実施例によれば、各素子の耐量を変化させ
ることなく、従来の場合（図８の経路Ａ参照）よりも２
〜３ボルトの耐量の向上を容易に図ることができる。
ル状態においては、電流のリークは、図１の出力端子１
１４からバイポーラトランジスタ１０２のエミッタに供
給された電流がベース側にリークし、ＰＭＯＳトランジ
スタ１０４を通過してグランドＧＮＤに流出する経路
（すなわち、図１の経路ａ１ ）に沿って発生する。本
実施例の出力回路では、経路ａ１ のリークに対するオ
フ・リーク特性は、バイポーラトランジスタ１０２のエ
ミッタ・バック耐量と、ＭＯＳトランジスタ１０４のし
きい値電圧と、このＭＯＳトランジスタ１０４のバック
ゲートバイアス効果による電圧との和で与えられる。こ
れにより、本実施例によれば、各素子の耐量を変化させ
ることなく、従来の場合（図８の経路Ａ参照）よりも２
〜３ボルトの耐量の向上を容易に図ることができる。
【００３１】一方、電源オフ状態においては、出力端子
１１４から電源Ｖccに電流がリークする経路（経路ｃ
１ ）には、バイポーラトランジスタ１０１，１０２が
存在するので、バイポーラトランジスタのエミッタ・バ
ック耐量の２倍の耐量を得ることができ、したがって、
従来の場合（図８の経路Ｃ参照）と比較してリークのお
それは非常に小さい。
１１４から電源Ｖccに電流がリークする経路（経路ｃ
１ ）には、バイポーラトランジスタ１０１，１０２が
存在するので、バイポーラトランジスタのエミッタ・バ
ック耐量の２倍の耐量を得ることができ、したがって、
従来の場合（図８の経路Ｃ参照）と比較してリークのお
それは非常に小さい。
【００３２】このように、本実施例の出力回路によれ
ば、各素子の耐量を向上させることなく出力回路全体と
しての耐量を向上させることができるので、出力特性を
損なうことなくオフ・リーク特性を向上させることが可
能となる。
ば、各素子の耐量を向上させることなく出力回路全体と
しての耐量を向上させることができるので、出力特性を
損なうことなくオフ・リーク特性を向上させることが可
能となる。
【００３３】（実施例２） 実施例２として、第１の発明の他の実施例（請求項１，
２に対応する）について説明する。図２は、本実施例に
係る出力回路の構成を示す回路図である。
２に対応する）について説明する。図２は、本実施例に
係る出力回路の構成を示す回路図である。
【００３４】図２においても、バイポーラトランジスタ
１０１，１０２により、本発明の「バイポーラトランジ
スタ回路」が構成されている。ここで、バイポーラトラ
ンジスタ１０１は、ベースが後述するＮＯＲ回路１０５
の出力端に接続され、且つ、コレクタがショットキーバ
リアダイオード１０３を介して電源Ｖccに接続されてい
る。また、バイポーラトランジスタ１０２は、ベースが
バイポーラトランジスタ１０１のエミッタに接続され、
コレクタがダイオード１０３を介して電源Ｖccに接続さ
れ、且つ、エミッタが出力端子１１４に接続されてい
る。
１０１，１０２により、本発明の「バイポーラトランジ
スタ回路」が構成されている。ここで、バイポーラトラ
ンジスタ１０１は、ベースが後述するＮＯＲ回路１０５
の出力端に接続され、且つ、コレクタがショットキーバ
リアダイオード１０３を介して電源Ｖccに接続されてい
る。また、バイポーラトランジスタ１０２は、ベースが
バイポーラトランジスタ１０１のエミッタに接続され、
コレクタがダイオード１０３を介して電源Ｖccに接続さ
れ、且つ、エミッタが出力端子１１４に接続されてい
る。
【００３５】 ＰＭＯＳトランジスタ１０４は、実施例１
と同様、ソースがバイポーラトランジスタ１０２のベー
スに接続され、ドレインが接地され、ゲートがＮＯＲ回
路１０６の出力端に接続され、且つ、バックゲートがシ
ョットキーバリアダイオード１０３を介して電源Ｖccと
接続されている。
と同様、ソースがバイポーラトランジスタ１０２のベー
スに接続され、ドレインが接地され、ゲートがＮＯＲ回
路１０６の出力端に接続され、且つ、バックゲートがシ
ョットキーバリアダイオード１０３を介して電源Ｖccと
接続されている。
【００３６】 一方、ＰＭＯＳトランジスタ２０１（本発
明の「第２ＰＭＯＳトランジスタ」に相当する）は、ソ
ースが電源Ｖccに接続され、ドレインがショットキーバ
リアダイオード２０２（本発明の「第２ダイオード」に
相当する）を介してバイポーラトランジスタ１０２のベ
ースに接続され、ゲートがＮＯＴ回路２０３を介してＮ
ＯＲ回路１０６の出力端に接続され、且つ、バックゲー
トが電源Ｖccに接続されている。
明の「第２ＰＭＯＳトランジスタ」に相当する）は、ソ
ースが電源Ｖccに接続され、ドレインがショットキーバ
リアダイオード２０２（本発明の「第２ダイオード」に
相当する）を介してバイポーラトランジスタ１０２のベ
ースに接続され、ゲートがＮＯＴ回路２０３を介してＮ
ＯＲ回路１０６の出力端に接続され、且つ、バックゲー
トが電源Ｖccに接続されている。
【００３７】他の構成については、実施例１の場合と同
様であるので、説明を省略する。
様であるので、説明を省略する。
【００３８】 このような出力回路において、出力イネー
ブル信号／ＯＥがローレベル且つ入力信号Ｄinがハイレ
ベルの時は、ＮＯＲ回路１０５の出力はハイレベルとな
り、ＮＯＲ回路１１３の出力はローレベルとなる。これ
により、バイポーラトランジスタ１０１はオンする。ま
た、ＮＯＲ回路１０６の出力はハイレベルとなるので、
ＭＯＳトランジスタ１０４はオフし、ＭＯＳトランジス
タ２０１はオンする。したがって、バイポーラトランジ
スタ１０２はオンする。これに対して、ＮＭＯＳトラン
ジスタ１０９はオフするので、バイポーラトランジスタ
１０８もオフする。これにより、出力端子１１４から出
力される信号Ｄout の電位は、ハイレベルとなる。
ブル信号／ＯＥがローレベル且つ入力信号Ｄinがハイレ
ベルの時は、ＮＯＲ回路１０５の出力はハイレベルとな
り、ＮＯＲ回路１１３の出力はローレベルとなる。これ
により、バイポーラトランジスタ１０１はオンする。ま
た、ＮＯＲ回路１０６の出力はハイレベルとなるので、
ＭＯＳトランジスタ１０４はオフし、ＭＯＳトランジス
タ２０１はオンする。したがって、バイポーラトランジ
スタ１０２はオンする。これに対して、ＮＭＯＳトラン
ジスタ１０９はオフするので、バイポーラトランジスタ
１０８もオフする。これにより、出力端子１１４から出
力される信号Ｄout の電位は、ハイレベルとなる。
【００３９】 一方、出力イネーブル信号／ＯＥがローレ
ベルで入力信号Ｄinもローレベルの時は、ＮＯＲ回路１
０５の出力はローレベル、ＮＯＲ回路１１３の出力はハ
イレベルとなるので、トランジスタ１０１，１０９はそ
れぞれオフ、オンとなる。また、ＮＯＲ回路１０６の出
力はローレベルとなるので、ＭＯＳトランジスタ１０４
はオンし、ＭＯＳトランジスタ２０１はオフする。した
がって、バイポーラトランジスタ１０２，１０８はそれ
ぞれオフ、オンとなり、信号Ｄout の電位はローレベル
となる。
ベルで入力信号Ｄinもローレベルの時は、ＮＯＲ回路１
０５の出力はローレベル、ＮＯＲ回路１１３の出力はハ
イレベルとなるので、トランジスタ１０１，１０９はそ
れぞれオフ、オンとなる。また、ＮＯＲ回路１０６の出
力はローレベルとなるので、ＭＯＳトランジスタ１０４
はオンし、ＭＯＳトランジスタ２０１はオフする。した
がって、バイポーラトランジスタ１０２，１０８はそれ
ぞれオフ、オンとなり、信号Ｄout の電位はローレベル
となる。
【００４０】 また、出力イネーブル信号／ＯＥがハイレ
ベルのときは、入力信号Ｄinの信号レベルにかかわら
ず、ＮＯＲ回路１０５，１０６，１１３の出力はローレ
ベルとなるので、トランジスタ１０１，２０１，１０８
はそれぞれオフとなり、一方、トランジスタ１０４はオ
ンする。したがって、バイポーラトランジスタ１０２，
１０８はそれぞれオフし、信号Ｄout の電位は不定とな
る。
ベルのときは、入力信号Ｄinの信号レベルにかかわら
ず、ＮＯＲ回路１０５，１０６，１１３の出力はローレ
ベルとなるので、トランジスタ１０１，２０１，１０８
はそれぞれオフとなり、一方、トランジスタ１０４はオ
ンする。したがって、バイポーラトランジスタ１０２，
１０８はそれぞれオフし、信号Ｄout の電位は不定とな
る。
【００４１】次に、本実施例の出力回路のオフ・リーク
特性について説明する。
特性について説明する。
【００４２】 本実施例の出力回路において、ディセーブ
ル状態においては、電流のリークは、図２の経路ａ２
（すなわち、出力端子１１４からバイポーラトランジス
タ１０２のエミッタに供給された電流がベース側にリー
クし、ＰＭＯＳトランジスタ１０４を通過してグランド
ＧＮＤに流出する経路）に沿って発生する。本実施例の
出力回路も、実施例１と同様、この経路ａ２ のリーク
に対するオフ・リーク特性は、バイポーラトランジスタ
１０２のエミッタ・バック耐量と、ＭＯＳトランジスタ
１０５のしきい値電圧と、このＭＯＳトランジスタ１０
４のバックゲートバイアス効果による電圧との和で与え
られる。これにより、本実施例によれば、各素子の耐量
を変化させることなく、従来の場合（図８の経路Ａ参
照）よりも２〜３ボルトの耐量の向上を容易に図ること
ができる。
ル状態においては、電流のリークは、図２の経路ａ２
（すなわち、出力端子１１４からバイポーラトランジス
タ１０２のエミッタに供給された電流がベース側にリー
クし、ＰＭＯＳトランジスタ１０４を通過してグランド
ＧＮＤに流出する経路）に沿って発生する。本実施例の
出力回路も、実施例１と同様、この経路ａ２ のリーク
に対するオフ・リーク特性は、バイポーラトランジスタ
１０２のエミッタ・バック耐量と、ＭＯＳトランジスタ
１０５のしきい値電圧と、このＭＯＳトランジスタ１０
４のバックゲートバイアス効果による電圧との和で与え
られる。これにより、本実施例によれば、各素子の耐量
を変化させることなく、従来の場合（図８の経路Ａ参
照）よりも２〜３ボルトの耐量の向上を容易に図ること
ができる。
【００４３】一方、電源オフ状態においては、経路ｂ
２ （出力端子１１４からバイポーラトランジスタ１０
２のエミッタに供給された電流がベース側にリークし、
ダイオード２０２を通過して、さらにＰＭＯＳトランジ
スタ２０１のドレインから半導体基板にリークしてグラ
ンドＧＮＤに流出する経路）および経路ｃ２ （出力端
子１１４からバイポーラトランジスタ１０２のエミッタ
に供給された電流がベース側にリークし、ダイオード２
０２を通過して、さらにＰＭＯＳトランジスタ２０１の
ドレインからソースにリークして電源Ｖccに流出する経
路）に沿って発生するリークに対するオフ・リーク特性
がダイオード２０２のツェナ電圧の分だけ上昇する。し
たがって、従来の場合（図８の経路Ｂ，Ｃ参照）より
も、耐量の向上を図ることができる。
２ （出力端子１１４からバイポーラトランジスタ１０
２のエミッタに供給された電流がベース側にリークし、
ダイオード２０２を通過して、さらにＰＭＯＳトランジ
スタ２０１のドレインから半導体基板にリークしてグラ
ンドＧＮＤに流出する経路）および経路ｃ２ （出力端
子１１４からバイポーラトランジスタ１０２のエミッタ
に供給された電流がベース側にリークし、ダイオード２
０２を通過して、さらにＰＭＯＳトランジスタ２０１の
ドレインからソースにリークして電源Ｖccに流出する経
路）に沿って発生するリークに対するオフ・リーク特性
がダイオード２０２のツェナ電圧の分だけ上昇する。し
たがって、従来の場合（図８の経路Ｂ，Ｃ参照）より
も、耐量の向上を図ることができる。
【００４４】このように、本実施例の出力回路によれ
ば、各素子の耐量を向上させることなく出力回路全体と
しての耐量を向上させることができるので、出力特性を
損なうことなくオフ・リーク特性を向上させることが可
能となる。
ば、各素子の耐量を向上させることなく出力回路全体と
しての耐量を向上させることができるので、出力特性を
損なうことなくオフ・リーク特性を向上させることが可
能となる。
【００４５】また、ダーリントン接続の出力回路では、
出力電位Ｄout のハイレベルの電圧値がＶcc−２ＶＢＥ
となってしまうが、本実施例の出力回路ではバイポーラ
トランジスタ１０２をＭＯＳトランジスタ１０４，１０
５で直接ドライブする構成となっているので、電源電位
Ｖccが低下しても出力電位Ｄout の低下を極力抑えるこ
とができる。
出力電位Ｄout のハイレベルの電圧値がＶcc−２ＶＢＥ
となってしまうが、本実施例の出力回路ではバイポーラ
トランジスタ１０２をＭＯＳトランジスタ１０４，１０
５で直接ドライブする構成となっているので、電源電位
Ｖccが低下しても出力電位Ｄout の低下を極力抑えるこ
とができる。
【００４６】（実施例３） 実施例３として、第１の発明の他の実施例（請求項１，
２に対応する）について説明する。
２に対応する）について説明する。
【００４７】図３は、本実施例に係る出力回路の構成を
示す回路図である。なお、図３において、図１と同じ符
号を付した構成部は、それぞれ、図１の場合と同じもの
を示している。
示す回路図である。なお、図３において、図１と同じ符
号を付した構成部は、それぞれ、図１の場合と同じもの
を示している。
【００４８】バイポーラトランジスタ３０１（第１の発
明の「バイポーラトランジスタ回路」に相当する）は、
コレクタがショットキーバリアダイオード３０２を介し
て電源Ｖccに接続され、且つ、エミッタが出力端子１１
４に接続されている。
明の「バイポーラトランジスタ回路」に相当する）は、
コレクタがショットキーバリアダイオード３０２を介し
て電源Ｖccに接続され、且つ、エミッタが出力端子１１
４に接続されている。
【００４９】ＰＭＯＳトランジスタ３０３（第１の発明
の「第１ＰＭＯＳトランジスタ」に相当する）は、ソー
スがバイポーラトランジスタ３０１のベースに接続さ
れ、ドレインが接地され、ゲートがＮＯＲ回路１０６の
出力端に接続され、且つ、バックゲートがショットキー
バリアダイオード３０２（第１の発明の「第１ダイオー
ド」に相当する）を介して電源Ｖccと接続されている。
の「第１ＰＭＯＳトランジスタ」に相当する）は、ソー
スがバイポーラトランジスタ３０１のベースに接続さ
れ、ドレインが接地され、ゲートがＮＯＲ回路１０６の
出力端に接続され、且つ、バックゲートがショットキー
バリアダイオード３０２（第１の発明の「第１ダイオー
ド」に相当する）を介して電源Ｖccと接続されている。
【００５０】ＰＭＯＳトランジスタ３０４（第１の発明
の「第２ＰＭＯＳトランジスタ」に相当する）は、ソー
スがショットキーバリアダイオード３０５（第１の発明
の「第２ダイオード」に相当する）を介して電源Ｖccと
接続され、ドレインがバイポーラトランジスタ３０１の
ベースに接続され、ゲートがＮＯＴ回路３０６を介して
ＮＯＲ回路１０５の出力端に接続され、且つ、バックゲ
ートがダイオード３０２を介して電源Ｖccと接続されて
いる。
の「第２ＰＭＯＳトランジスタ」に相当する）は、ソー
スがショットキーバリアダイオード３０５（第１の発明
の「第２ダイオード」に相当する）を介して電源Ｖccと
接続され、ドレインがバイポーラトランジスタ３０１の
ベースに接続され、ゲートがＮＯＴ回路３０６を介して
ＮＯＲ回路１０５の出力端に接続され、且つ、バックゲ
ートがダイオード３０２を介して電源Ｖccと接続されて
いる。
【００５１】このような出力回路において、出力イネー
ブル信号／ＯＥがローレベル且つ入力信号Ｄinがハイレ
ベルの時は、ＮＯＲ回路１０５，１０６の出力はハイレ
ベルとなり（したがって，ＰＭＯＳトランジスタ３０３
の入力信号は実質的にＤinとなり、また、ＰＭＯＳトラ
ンジスタ３０４の入力信号は実質的にＤinの反転値とな
る）、ＮＯＲ回路１１３の出力はローレベルとなる。こ
れにより、ＰＭＯＳトランジスタ３０３はオフし、ＰＭ
ＯＳトランジスタ３０４はオンするので、バイポーラト
ランジスタ３０１もオンする。これに対して、ＮＭＯＳ
トランジスタ１０９はオフするので、バイポーラトラン
ジスタ１０８もオフする。したがって、出力端子１１４
から出力される信号Ｄout の電位はハイレベルとなる。
ブル信号／ＯＥがローレベル且つ入力信号Ｄinがハイレ
ベルの時は、ＮＯＲ回路１０５，１０６の出力はハイレ
ベルとなり（したがって，ＰＭＯＳトランジスタ３０３
の入力信号は実質的にＤinとなり、また、ＰＭＯＳトラ
ンジスタ３０４の入力信号は実質的にＤinの反転値とな
る）、ＮＯＲ回路１１３の出力はローレベルとなる。こ
れにより、ＰＭＯＳトランジスタ３０３はオフし、ＰＭ
ＯＳトランジスタ３０４はオンするので、バイポーラト
ランジスタ３０１もオンする。これに対して、ＮＭＯＳ
トランジスタ１０９はオフするので、バイポーラトラン
ジスタ１０８もオフする。したがって、出力端子１１４
から出力される信号Ｄout の電位はハイレベルとなる。
【００５２】一方、出力イネーブル信号／ＯＥがローレ
ベルで入力信号Ｄinもローレベルの時は、ＮＯＲ回路１
０５，１０６の出力はローレベル（したがって，ＰＭＯ
Ｓトランジスタ３０３の入力信号は実質的にＤinとな
り、また、ＰＭＯＳトランジスタ３０４の入力信号は実
質的にＤinの反転値となる）、ＮＯＲ回路１１３の出力
はハイレベルとなるので、ＰＭＯＳトランジスタ３０
３，３０４はそれぞれオン、オフとなり、したがってバ
イポーラトランジスタ３０１はオフとなる。また、ＮＯ
Ｒ回路１１３の出力はハイレベルとなるので、ＮＭＯＳ
トランジスタ１０９はオンし、したがってバイポーラト
ランジスタ１０８はオンする。したがって、信号Ｄout
の電位はローレベルとなる。
ベルで入力信号Ｄinもローレベルの時は、ＮＯＲ回路１
０５，１０６の出力はローレベル（したがって，ＰＭＯ
Ｓトランジスタ３０３の入力信号は実質的にＤinとな
り、また、ＰＭＯＳトランジスタ３０４の入力信号は実
質的にＤinの反転値となる）、ＮＯＲ回路１１３の出力
はハイレベルとなるので、ＰＭＯＳトランジスタ３０
３，３０４はそれぞれオン、オフとなり、したがってバ
イポーラトランジスタ３０１はオフとなる。また、ＮＯ
Ｒ回路１１３の出力はハイレベルとなるので、ＮＭＯＳ
トランジスタ１０９はオンし、したがってバイポーラト
ランジスタ１０８はオンする。したがって、信号Ｄout
の電位はローレベルとなる。
【００５３】また、出力イネーブル信号／ＯＥがハイレ
ベルのとき（ディセーブル状態）は、入力信号Ｄinの信
号レベルにかかわらず、ＮＯＲ回路１０５，１０６，１
１３の出力はローレベルとなるので、トランジスタ３０
３，３０４，１０９はそれぞれオン、オフ、オフとなる
ので、バイポーラトランジスタ３０１，３０８はそれぞ
れオフし、したがって出力信号Ｄout の電位は不定とな
る。
ベルのとき（ディセーブル状態）は、入力信号Ｄinの信
号レベルにかかわらず、ＮＯＲ回路１０５，１０６，１
１３の出力はローレベルとなるので、トランジスタ３０
３，３０４，１０９はそれぞれオン、オフ、オフとなる
ので、バイポーラトランジスタ３０１，３０８はそれぞ
れオフし、したがって出力信号Ｄout の電位は不定とな
る。
【００５４】次に、本実施例の出力回路のオフ・リーク
特性について説明する。
特性について説明する。
【００５５】本実施例の出力回路において、ディセーブ
ル状態においては、電流のリークは、図３の経路ａ３
（出力端子１１４からバイポーラトランジスタ３０１の
エミッタに供給された電流がベース側にリークし、ＰＭ
ＯＳトランジスタ３０３を通過してグランドＧＮＤに流
出する経路）に沿って発生する。本実施例の出力回路で
は、経路ａ３ のリークに対するオフ・リーク特性は、
バイポーラトランジスタ３０１のエミッタ・バック耐量
と、ＭＯＳトランジスタ３０３のしきい値電圧と、この
ＭＯＳトランジスタ３０３のバックゲートバイアス効果
による電圧との和で与えられる。これにより、本実施例
によれば、各素子の耐量を変化させることなく、従来の
場合（図８の経路Ａ参照）よりも２〜３ボルトの耐量の
向上を容易に図ることができる。
ル状態においては、電流のリークは、図３の経路ａ３
（出力端子１１４からバイポーラトランジスタ３０１の
エミッタに供給された電流がベース側にリークし、ＰＭ
ＯＳトランジスタ３０３を通過してグランドＧＮＤに流
出する経路）に沿って発生する。本実施例の出力回路で
は、経路ａ３ のリークに対するオフ・リーク特性は、
バイポーラトランジスタ３０１のエミッタ・バック耐量
と、ＭＯＳトランジスタ３０３のしきい値電圧と、この
ＭＯＳトランジスタ３０３のバックゲートバイアス効果
による電圧との和で与えられる。これにより、本実施例
によれば、各素子の耐量を変化させることなく、従来の
場合（図８の経路Ａ参照）よりも２〜３ボルトの耐量の
向上を容易に図ることができる。
【００５６】一方、電源オフ状態においては、経路ｃ
３ （出力端子１１４からバイポーラトランジスタ３０
１のエミッタに供給された電流がベース側にリークし、
ＰＭＯＳトランジスタ３０４のドレインからソースにリ
ークし、さらにダイオード３０５を通過して電源Ｖccに
流出する経路）または経路ｄ３ （出力端子１１４から
バイポーラトランジスタ３０１のエミッタに供給された
電流がベース側にリークし、さらにＰＭＯＳトランジス
タ３０４のドレインから基板およびダイオード３０２を
介して電源Ｖccにリークする経路）に沿って発生するリ
ークに対する、オフ・リーク特性を向上させることがで
きる。すなわち、本実施例の出力回路では、このリーク
に対するオフ・リーク特性が、ダイオード３０５または
ダイオード３０２のツェナ電圧の分だけ上昇する。した
がって、従来の場合（図８の経路Ｂ，Ｃ参照）よりも、
耐量の向上を図ることができる。
３ （出力端子１１４からバイポーラトランジスタ３０
１のエミッタに供給された電流がベース側にリークし、
ＰＭＯＳトランジスタ３０４のドレインからソースにリ
ークし、さらにダイオード３０５を通過して電源Ｖccに
流出する経路）または経路ｄ３ （出力端子１１４から
バイポーラトランジスタ３０１のエミッタに供給された
電流がベース側にリークし、さらにＰＭＯＳトランジス
タ３０４のドレインから基板およびダイオード３０２を
介して電源Ｖccにリークする経路）に沿って発生するリ
ークに対する、オフ・リーク特性を向上させることがで
きる。すなわち、本実施例の出力回路では、このリーク
に対するオフ・リーク特性が、ダイオード３０５または
ダイオード３０２のツェナ電圧の分だけ上昇する。した
がって、従来の場合（図８の経路Ｂ，Ｃ参照）よりも、
耐量の向上を図ることができる。
【００５７】このように、本実施例の出力回路によって
も、各素子の耐量を向上させることなく出力回路全体と
しての耐量を向上させることができるので、出力特性を
損なうことなくオフ・リーク特性を向上させることが可
能となる。
も、各素子の耐量を向上させることなく出力回路全体と
しての耐量を向上させることができるので、出力特性を
損なうことなくオフ・リーク特性を向上させることが可
能となる。
【００５８】また、本実施例の出力回路は、実施例２の
場合と同様、バイポーラトランジスタ１０２をＭＯＳト
ランジスタ１０４，１０５で直接ドライブする構成とな
っているので、電源電位Ｖccが低下しても出力電位Ｄou
t の低下を極力抑えることができる。
場合と同様、バイポーラトランジスタ１０２をＭＯＳト
ランジスタ１０４，１０５で直接ドライブする構成とな
っているので、電源電位Ｖccが低下しても出力電位Ｄou
t の低下を極力抑えることができる。
【００５９】（実施例４） 実施例４として、第２の発明（請求項３に対応する）の
一実施例について説明する。
一実施例について説明する。
【００６０】図４は、本実施例に係る出力回路の構成を
示す回路図である。なお、図４において、図１と同じ符
号を付した構成部は、それぞれ、図１の場合と同じもの
を示している。
示す回路図である。なお、図４において、図１と同じ符
号を付した構成部は、それぞれ、図１の場合と同じもの
を示している。
【００６１】図４においては、バイポーラトランジスタ
４０１，４０２により、ダーリントン接続の回路（本発
明の「バイポーラトランジスタ回路」に相当する）が構
成されている。ここで、バイポーラトランジスタ４０１
は、ベースがＮＯＲ回路１０５の出力端に接続され、且
つ、コレクタが電源Ｖccに接続されている。バイポーラ
トランジスタ４０２（第２の発明の「最後段のバイポー
ラトランジスタ」に相当する）は、ベースがバイポーラ
トランジスタ４０１のエミッタに接続され、コレクタが
ダイオード４０４を介して電源Ｖccに接続され、且つ、
エミッタが出力端子１１４に接続されている。また、バ
イポーラトランジスタ４０３（第２の発明の「リーク防
止用バイポーラトランジスタ」に相当する）は、コレク
タがバイポーラトランジスタ４０２に接続され、且つ、
エミッタが接地されている。
４０１，４０２により、ダーリントン接続の回路（本発
明の「バイポーラトランジスタ回路」に相当する）が構
成されている。ここで、バイポーラトランジスタ４０１
は、ベースがＮＯＲ回路１０５の出力端に接続され、且
つ、コレクタが電源Ｖccに接続されている。バイポーラ
トランジスタ４０２（第２の発明の「最後段のバイポー
ラトランジスタ」に相当する）は、ベースがバイポーラ
トランジスタ４０１のエミッタに接続され、コレクタが
ダイオード４０４を介して電源Ｖccに接続され、且つ、
エミッタが出力端子１１４に接続されている。また、バ
イポーラトランジスタ４０３（第２の発明の「リーク防
止用バイポーラトランジスタ」に相当する）は、コレク
タがバイポーラトランジスタ４０２に接続され、且つ、
エミッタが接地されている。
【００６２】また、電源ＶccとグランドＧＮＤとの間に
は、ＰＭＯＳトランジスタ４０５およびＮＭＯＳトラン
ジスタ４０６，４０７が直列接続されている。そして、
ＭＯＳトランジスタ４０５，４０７のベースはＮＯＴ回
路４０８の出力端に接続され、ＭＯＳトランジスタに４
０６のゲートはバイポーラトランジスタ４０２のベース
に接続されている。また、ＭＯＳトランジスタ４０５の
バックゲートは電源Ｖccに接続され、ＭＯＳトランジス
タ４０６，４０７のバックゲートは接地されている。
は、ＰＭＯＳトランジスタ４０５およびＮＭＯＳトラン
ジスタ４０６，４０７が直列接続されている。そして、
ＭＯＳトランジスタ４０５，４０７のベースはＮＯＴ回
路４０８の出力端に接続され、ＭＯＳトランジスタに４
０６のゲートはバイポーラトランジスタ４０２のベース
に接続されている。また、ＭＯＳトランジスタ４０５の
バックゲートは電源Ｖccに接続され、ＭＯＳトランジス
タ４０６，４０７のバックゲートは接地されている。
【００６３】このような出力回路において、出力イネー
ブル信号／ＯＥがローレベル且つ入力信号Ｄinがハイレ
ベルの時は、ＮＯＲ回路１０５，１０６の出力はハイレ
ベルとなり（したがって，バイポーラトランジスタ４０
１の入力信号は実質的にＤinとなる）、ＮＯＲ回路１１
３の出力はローレベルとなる。これにより、バイポーラ
トランジスタ４０１はオンするので、バイポーラトラン
ジスタ４０２はオンする。一方、ＮＭＯＳトランジスタ
１０９はオフするので、バイポーラトランジスタ１０８
もオフする。これにより、出力端子１１４から出力され
る信号Ｄout の電位はハイレベルとなる。なお、このと
き、ＭＯＳトランジスタ４０５，４０６，４０７はそれ
ぞれオン、オン、オフとなるので、バイポーラトランジ
スタ４０３はオンする。
ブル信号／ＯＥがローレベル且つ入力信号Ｄinがハイレ
ベルの時は、ＮＯＲ回路１０５，１０６の出力はハイレ
ベルとなり（したがって，バイポーラトランジスタ４０
１の入力信号は実質的にＤinとなる）、ＮＯＲ回路１１
３の出力はローレベルとなる。これにより、バイポーラ
トランジスタ４０１はオンするので、バイポーラトラン
ジスタ４０２はオンする。一方、ＮＭＯＳトランジスタ
１０９はオフするので、バイポーラトランジスタ１０８
もオフする。これにより、出力端子１１４から出力され
る信号Ｄout の電位はハイレベルとなる。なお、このと
き、ＭＯＳトランジスタ４０５，４０６，４０７はそれ
ぞれオン、オン、オフとなるので、バイポーラトランジ
スタ４０３はオンする。
【００６４】 一方、出力イネーブル信号／ＯＥがローレ
ベルで入力信号Ｄinもローレベルの時は、ＮＯＲ回路１
０５，１０６の出力はローレベル（したがって，バイポ
ーラトランジスタ４０１の入力信号は実質的にＤinとな
る）となるので、バイポーラトランジスタ４０１はオフ
となり、また、ＭＯＳトランジスタ４０５，４０６，４
０７はそれぞれオフ、オフ、オンとなる。したがって、
バイポーラトランジスタ４０２はオフする。また、ＮＯ
Ｒ回路１１３の出力はハイレベルとなるので、ＮＭＯＳ
トランジスタ１０９はオンし、したがってバイポーラト
ランジスタ１０８はオンする。これにより、出力信号Ｄ
out の電位は、ローレベルとなる。
ベルで入力信号Ｄinもローレベルの時は、ＮＯＲ回路１
０５，１０６の出力はローレベル（したがって，バイポ
ーラトランジスタ４０１の入力信号は実質的にＤinとな
る）となるので、バイポーラトランジスタ４０１はオフ
となり、また、ＭＯＳトランジスタ４０５，４０６，４
０７はそれぞれオフ、オフ、オンとなる。したがって、
バイポーラトランジスタ４０２はオフする。また、ＮＯ
Ｒ回路１１３の出力はハイレベルとなるので、ＮＭＯＳ
トランジスタ１０９はオンし、したがってバイポーラト
ランジスタ１０８はオンする。これにより、出力信号Ｄ
out の電位は、ローレベルとなる。
【００６５】また、出力イネーブル信号／ＯＥがハイレ
ベルのとき（ディセーブル状態）は、入力信号Ｄinの信
号レベルにかかわらず、ＮＯＲ回路１０５，１０６，１
１３の出力はローレベルとなる。これにより、トランジ
スタ４０１，１０９はオフとなる。また、ＭＯＳトラン
ジスタ４０５，４０６，４０７はそれぞれオフ、オフ、
オンとなるので、バイポーラトランジスタ４０３はオフ
する。したがって、バイポーラトランジスタ４０２，１
０８はそれぞれオフするので、出力信号Ｄoutの電位は
不定となる。
ベルのとき（ディセーブル状態）は、入力信号Ｄinの信
号レベルにかかわらず、ＮＯＲ回路１０５，１０６，１
１３の出力はローレベルとなる。これにより、トランジ
スタ４０１，１０９はオフとなる。また、ＭＯＳトラン
ジスタ４０５，４０６，４０７はそれぞれオフ、オフ、
オンとなるので、バイポーラトランジスタ４０３はオフ
する。したがって、バイポーラトランジスタ４０２，１
０８はそれぞれオフするので、出力信号Ｄoutの電位は
不定となる。
【００６６】次に、本実施例の出力回路のオフ・リーク
特性について説明する。
特性について説明する。
【００６７】本実施例の出力回路において、ディセーブ
ル状態においては、電流のリークは、図４の経路ａ４
（出力端子１１４からバイポーラトランジスタ４０２，
４０３を通過してグランドＧＮＤに流出する経路）に沿
って発生するが、本実施例の出力回路では、バイポーラ
トランジスタ４０２，４０３が存在することにより、バ
イポーラトランジスタのエミッタ・バック耐量の２倍の
耐量を得ることができるので、従来の場合（図８の経路
Ａ参照）と比較してリークのおそれは非常に小さい。
ル状態においては、電流のリークは、図４の経路ａ４
（出力端子１１４からバイポーラトランジスタ４０２，
４０３を通過してグランドＧＮＤに流出する経路）に沿
って発生するが、本実施例の出力回路では、バイポーラ
トランジスタ４０２，４０３が存在することにより、バ
イポーラトランジスタのエミッタ・バック耐量の２倍の
耐量を得ることができるので、従来の場合（図８の経路
Ａ参照）と比較してリークのおそれは非常に小さい。
【００６８】また、電源オフ状態においては、経路ｃ
４ （出力端子１１４からバイポーラトランジスタ４０
２，４０１を通過して電源Ｖccに流出する経路）に沿っ
て発生するが、この場合も、バイポーラトランジスタ４
０２，４０１が存在するので、バイポーラトランジスタ
のエミッタ・バック耐量の２倍の耐量を得ることがで
き、したがって、従来の場合（図８の経路Ｃ参照）と比
較してリークのおそれは非常に小さい。
４ （出力端子１１４からバイポーラトランジスタ４０
２，４０１を通過して電源Ｖccに流出する経路）に沿っ
て発生するが、この場合も、バイポーラトランジスタ４
０２，４０１が存在するので、バイポーラトランジスタ
のエミッタ・バック耐量の２倍の耐量を得ることがで
き、したがって、従来の場合（図８の経路Ｃ参照）と比
較してリークのおそれは非常に小さい。
【００６９】このように、本実施例の出力回路によって
も、各素子の耐量を向上させることなく出力回路全体と
しての耐量を向上させることができるので、出力特性を
損なうことなくオフ・リーク特性を向上させることが可
能となる。
も、各素子の耐量を向上させることなく出力回路全体と
しての耐量を向上させることができるので、出力特性を
損なうことなくオフ・リーク特性を向上させることが可
能となる。
【００７０】（実施例５） 実施例５として、第２の発明（請求項３に対応する）の
他の実施例について説明する。
他の実施例について説明する。
【００７１】図５は、本実施例に係る出力回路の構成を
示す回路図である。なお、図５において、図１或いは図
４と同じ符号を付した構成部は、それぞれ、これらの図
の場合と同じものを示している。
示す回路図である。なお、図５において、図１或いは図
４と同じ符号を付した構成部は、それぞれ、これらの図
の場合と同じものを示している。
【００７２】図５において、ＰＭＯＳトランジスタ５０
１は、ソースがバイポーラトランジスタ４０２のベース
に接続され、ドレインがバイポーラトランジスタ４０３
のベースに接続され、ゲートがＮＯＲ回路１０６の出力
端に接続され、且つ、バックゲートがショットキーバリ
アダイオード４０４を介して電源Ｖccに接続されてい
る。
１は、ソースがバイポーラトランジスタ４０２のベース
に接続され、ドレインがバイポーラトランジスタ４０３
のベースに接続され、ゲートがＮＯＲ回路１０６の出力
端に接続され、且つ、バックゲートがショットキーバリ
アダイオード４０４を介して電源Ｖccに接続されてい
る。
【００７３】また、ＮＭＯＳトランジスタ５０２は、ソ
ースおよびバックゲートが接地され、ドレインがバイポ
ーラトランジスタ４０３のベースに接続され、且つ、ゲ
ートがＮＯＲ回路１０６の出力端に接続されている。
ースおよびバックゲートが接地され、ドレインがバイポ
ーラトランジスタ４０３のベースに接続され、且つ、ゲ
ートがＮＯＲ回路１０６の出力端に接続されている。
【００７４】このような出力回路において、出力イネー
ブル信号／ＯＥがローレベル且つ入力信号Ｄinがハイレ
ベルの時は、ＮＯＲ回路１０５，１０６の出力はハイレ
ベルとなり、ＮＯＲ回路１１３の出力はローレベルとな
る。これにより、バイポーラトランジスタ４０１はオン
し、また、ＭＯＳトランジスタ５０１，５０２はそれぞ
れオフ、オンとなることよりバイポーラトランジスタ４
０３はオフするので、バイポーラトランジスタ４０２は
オンする。一方、ＮＭＯＳトランジスタ１０９はオフす
るので、バイポーラトランジスタ１０８はオフする。こ
れにより、出力端子１１４から出力される信号Ｄout の
電位はハイレベルとなる。
ブル信号／ＯＥがローレベル且つ入力信号Ｄinがハイレ
ベルの時は、ＮＯＲ回路１０５，１０６の出力はハイレ
ベルとなり、ＮＯＲ回路１１３の出力はローレベルとな
る。これにより、バイポーラトランジスタ４０１はオン
し、また、ＭＯＳトランジスタ５０１，５０２はそれぞ
れオフ、オンとなることよりバイポーラトランジスタ４
０３はオフするので、バイポーラトランジスタ４０２は
オンする。一方、ＮＭＯＳトランジスタ１０９はオフす
るので、バイポーラトランジスタ１０８はオフする。こ
れにより、出力端子１１４から出力される信号Ｄout の
電位はハイレベルとなる。
【００７５】 一方、出力イネーブル信号／ＯＥがローレ
ベルで入力信号Ｄinもローレベルの時は、ＮＯＲ回路１
０５，１０６の出力はローレベルとなるので、バイポー
ラトランジスタ４０１はオフとなるので、バイポーラト
ランジスタ４０２はオフする。また、ＮＯＲ回路１１３
の出力はハイレベルとなるので、ＮＭＯＳトランジスタ
１０９はオンし、したがってバイポーラトランジスタ１
０８はオンする。これにより、出力信号Ｄout の電位
は、ローレベルとなる。
ベルで入力信号Ｄinもローレベルの時は、ＮＯＲ回路１
０５，１０６の出力はローレベルとなるので、バイポー
ラトランジスタ４０１はオフとなるので、バイポーラト
ランジスタ４０２はオフする。また、ＮＯＲ回路１１３
の出力はハイレベルとなるので、ＮＭＯＳトランジスタ
１０９はオンし、したがってバイポーラトランジスタ１
０８はオンする。これにより、出力信号Ｄout の電位
は、ローレベルとなる。
【００７６】また、出力イネーブル信号／ＯＥがハイレ
ベルのとき（ディセーブル状態）は、入力信号Ｄinの信
号レベルにかかわらず、ＮＯＲ回路１０５，１０６，１
１３の出力はローレベルとなるので、トランジスタ４０
１，１０９はそれぞれオフとなり、したがってバイポー
ラトランジスタ４０２，１０８はそれぞれオフするの
で、出力信号Ｄout の電位は不定となる。
ベルのとき（ディセーブル状態）は、入力信号Ｄinの信
号レベルにかかわらず、ＮＯＲ回路１０５，１０６，１
１３の出力はローレベルとなるので、トランジスタ４０
１，１０９はそれぞれオフとなり、したがってバイポー
ラトランジスタ４０２，１０８はそれぞれオフするの
で、出力信号Ｄout の電位は不定となる。
【００７７】次に、本実施例の出力回路のオフ・リーク
特性について説明する。
特性について説明する。
【００７８】 本実施例の出力回路において、ディセーブ
ル状態においては、電流のリークは、図５の経路ａ５
（出力端子１１４からバイポーラトランジスタ４０２，
４０３を通過してグランドに流出する経路）に沿って発
生するが、本実施例の出力回路では、バイポーラトラン
ジスタ４０２，４０３が存在することにより、バイポー
ラトランジスタのエミッタ・バック耐量の２倍の耐量を
得ることができるので、従来の場合（図８の経路Ａ参
照）と比較してリークのおそれは非常に小さい。
ル状態においては、電流のリークは、図５の経路ａ５
（出力端子１１４からバイポーラトランジスタ４０２，
４０３を通過してグランドに流出する経路）に沿って発
生するが、本実施例の出力回路では、バイポーラトラン
ジスタ４０２，４０３が存在することにより、バイポー
ラトランジスタのエミッタ・バック耐量の２倍の耐量を
得ることができるので、従来の場合（図８の経路Ａ参
照）と比較してリークのおそれは非常に小さい。
【００７９】また、電源オフ状態においては、経路ｃ
５ （出力端子１１４からバイポーラトランジスタ４０
２，４０１を通過してグランドに流出する経路）に沿っ
て発生するが、この場合も、バイポーラトランジスタ４
０２，４０１が存在するので、バイポーラトランジスタ
のエミッタ・バック耐量の２倍の耐量を得ることがで
き、したがって、従来の場合（図８の経路Ｃ参照）と比
較してリークのおそれは非常に小さい。
５ （出力端子１１４からバイポーラトランジスタ４０
２，４０１を通過してグランドに流出する経路）に沿っ
て発生するが、この場合も、バイポーラトランジスタ４
０２，４０１が存在するので、バイポーラトランジスタ
のエミッタ・バック耐量の２倍の耐量を得ることがで
き、したがって、従来の場合（図８の経路Ｃ参照）と比
較してリークのおそれは非常に小さい。
【００８０】このように、本実施例の出力回路によって
も、各素子の耐量を向上させることなく出力回路全体と
しての耐量を向上させることができるので、出力特性を
損なうことなくオフ・リーク特性を向上させることが可
能となる。
も、各素子の耐量を向上させることなく出力回路全体と
しての耐量を向上させることができるので、出力特性を
損なうことなくオフ・リーク特性を向上させることが可
能となる。
【００８１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、各素子の耐量を向上させることなく出力回路全体
としての耐量を向上させることができるので、出力特性
を損なうことなくオフ・リーク特性を向上させた出力回
路を提供することができる。
れば、各素子の耐量を向上させることなく出力回路全体
としての耐量を向上させることができるので、出力特性
を損なうことなくオフ・リーク特性を向上させた出力回
路を提供することができる。
【図１】実施例１に係る出力回路の構成を示す回路図で
ある。
ある。
【図２】実施例２に係る出力回路の構成を示す回路図で
ある。
ある。
【図３】実施例３に係る出力回路の構成を示す回路図で
ある。
ある。
【図４】実施例４に係る出力回路の構成を示す回路図で
ある。
ある。
【図５】実施例５に係る出力回路の構成を示す回路図で
ある。
ある。
【図６】従来の出力回路の構成例を示す回路図である。
【図７】図６に示した出力回路の使用例を説明するため
のブロック図である。
のブロック図である。
【図８】図６に示した出力回路におけるリーク電流の具
体的な発生経路を説明するための回路図である。
体的な発生経路を説明するための回路図である。
１０１，１０２，１０８ バイポーラトランジスタ １０３ ショットキーバリアダイオード １０４，２０１，２０２ ＰＭＯＳトランジスタ １０５，１０６，１１３ ＮＯＲ回路 １０７ ＮＯＴ回路 １０９ ＮＭＯＳトランジスタ １１４ 出力端子 １１５ 信号入力端子 １１６ 出力イネーブル信号用端子
フロントページの続き (72)発明者 野 稲 泰 一 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0175
Claims (5)
- 【請求項１】ダーリントン接続された第１及び第２のバ
イポーラトランジスタを少なくとも有し、前記第１のト
ランジスタのベースに入力信号が供給され、前記第２の
トランジスタのコレクタは第１のダイオードを介して電
源に接続され、前記第２のトランジスタのエミッタから
信号が出力されるバイポーラトランジスタ回路と、 ソースが前記第２のトランジスタのベースに接続され、
ドレインが接地され、バックゲートが前記第１のダイオ
ードを介して前記電源に接続された第１のＰＭＯＳトラ
ンジスタと、 を備えたことを特徴とする出力回路。 - 【請求項２】請求項１に記載の出力回路において、さら
に、 ソース及びバックゲートの双方が前記電源に接続され、
ドレインが第２のダイオードを介して前記第２のトラン
ジスタのベースに接続され、ゲートに前記入力信号の反
転信号が供給される第２のＰＭＯＳトランジスタを備え
たことを特徴とする出力回路。 - 【請求項３】請求項１に記載の出力回路において、さら
に、 前記第１のＰＭＯＳトランジスタのドレインと接地との
間に接続され、ソース及びバックゲートの双方が接地さ
れ、ドレインが前記第１のＰＭＯＳトランジスタのドレ
インに接続され、ゲートに前記入力信号が供給される第
２のＰＭＯＳトランジスタと、 ベースが前記第１のＰＭＯＳトランジスタのドレインに
接続され、コレクタが前記第２のトランジスタのベース
に接続され、エミッタが接地された第３のバイポーラト
ランジスタと、 を備えたことを特徴とする出力回路。 - 【請求項４】ダーリントン接続された第１及び第２のバ
イポーラトランジスタを少なくとも有し、前記第１のト
ランジスタのベースに入力信号が供給され、前記第２の
トランジスタのコレクタは第１のダイオードを介して電
源に接続され、前記第２のトランジスタのエミッタから
信号が出力されるバイポーラトランジスタ回路と、 ソース及びバックゲートの双方が前記電源に接続され、
ゲートに前記入力信号の反転信号が供給される第１のＰ
ＭＯＳトランジスタと、 ソースが前記第１のＰＭＯＳトランジスタのドレインに
接続され、ゲートが前記第２のトランジスタのベースに
接続され、バックゲートが接地された第１のＮＭＯＳト
ランジスタと、 ソースが前記第１のＮＭＯＳトランジスタのドレインに
接続され、ゲートに前記反転信号が供給され、ドレイン
及びバックゲートの双方が接地された第２のＮＭＯＳト
ランジスタと、 コレクタが前記第２のトランジスタのベースに接続さ
れ、ベースが前記第１のＮＭＯＳトランジスタのドレイ
ンに接続され、エミッタが接地された第３のバイポーラ
トランジスタと、 を備えたことを特徴とする出力回路。 - 【請求項５】ゲートに入力信号が供給され、バックゲー
トがダイオードを介して電源に接続され、ドレインが接
地された第１のＰＭＯＳトランジスタと、 ベースが前記第１のＰＭＯＳトランジスタのソースに接
続され、コレクタが前記ダイオードを介して前記電源に
接続され、エミッタから信号が出力されるバイポーラト
ランジスタと、 ソース及びバックゲートの双方が前記ダイオードを介し
て前記電源に接続され、ドレインが前記バイポーラトラ
ンジスタのベースに接続され、ゲートに前記入力信号の
反転信号が供給される第２のＰＭＯＳトランジスタと、 を備えたことを特徴とする出力回路。
Priority Applications (4)
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|---|---|---|---|
| JP06940095A JP3210204B2 (ja) | 1995-03-28 | 1995-03-28 | 出力回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06940095A JP3210204B2 (ja) | 1995-03-28 | 1995-03-28 | 出力回路 |
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Family Applications (1)
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- 1996-03-28 US US08/623,009 patent/US5661431A/en not_active Expired - Lifetime
- 1996-06-01 TW TW085106571A patent/TW317614B/zh not_active IP Right Cessation
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