TW317614B - - Google Patents

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TW317614B TW085106571A TW85106571A TW317614B TW 317614 B TW317614 B TW 317614B TW 085106571 A TW085106571 A TW 085106571A TW 85106571 A TW85106571 A TW 85106571A TW 317614 B TW317614 B TW 317614B
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A7 317614 B7_ 五、發明説明(1 ) 〔產業上之利用領域〕 本發明係關於一種输出電路者,更具體而言’係關於 一種提高保證耐壓電平的輸出電路者* (請先聞讀背面之注^^項再填寫本頁) 〔以往之技術〕 將以往之输出《路的一構成例表示於第6圖· 在第6圓中,雙極性電晶髏601、602係被達林 頓(Darlington)連接。在道些之雙極性電晶髏6 0 1、 6 0 2之集極與電源V cc之間,順時鐘方向地連接有蕭特 基位障二極體(Schottky barrier diode) 6 0 3 * 又, 雙極性電晶體6 0 1之射捶係經由電阻元件6 0 4連接於 雙極性電晶體6 0 2之射極,而該雙極性電晶體6 0 2之 射極係連接於输出端子6 1 2 *又,雙極性電晶髖6 0 1 之基極係連接於NOR電路6 0 5之输出端。該NOR電 路6 0 5之其中一方的输入端係經由NOT電路6 0 6連 接於倌號输入端子6 1 3,而另一方的输入端子係連接於 输出促成信號用端子6 1 4 · 經濟部中央橾準扃貝工消费合作社印装 一方面,雙極性電晶髏6 0 7係集極連接於输出端子 6 1 2,射極被接地,且基極連接於NMO S電晶髖 6 1 1之源極•在該雙極性電晶髖6 0 7之基極與接地 GND之間,設有電阻元件609 ·又,NM0S電晶體 6 0 6之汲極係經由電阻元件6 1 0連接於電源Vcc,閘 極係連接於NOR電路611之输出端•該NOR電路 6 1 1係其中一方之输入端連接於信號输入端子6 1 3, 本紙張尺度適用中關家鮮(CNS ) ( 210X297公# 4 - ~ Μ濟部中央標準局貝X消费合作社印製 A7 ______B7____ 五、發明説明(2 ) 而另一方之输入端連接於输出促成信號用端子614· 在這種输出電路中,输出促成信號/0 E在低電平且 输入信號Din在髙電平時,N0R電路6 0 5之输出係成 爲髙電平* N0R電路6 1 1之输出係成爲低電平。如此 ,雙極性電晶體6 0 1係成爲導通,因此,雙極性m晶釐 6 0 2也導通•反觀,由於NMO S電晶體6 0 8係成爲 斷開,因此,雙極性電晶髓6 0 7也斷開。故*從输出端 子6 1 2所输出之信號D。〇之髦位係成爲高電平· —方面,输出促成信號/0 E在低電平且输入信號 Din也在低電平時,NOR電路6 0 5之输出係成爲低《 平,NOR電路6 1 1之输出係成爲高電平,故雙極性電 晶體601、602、607係分別成爲断開、斷開、導 通。因此,输出信號D cUt之電位係成爲低《平(零伏特 )· 又,输出促成信號/0 E在高電平時,不管输入信號 Din之信號電平,由於NOR電路6 0 5、6 1 1之输出 係低電平,因此,雙極性電晶髖601、602、607 係分別成爲斷開,故输出信號D之電位係成爲不定· 〔發明欲解決之課題〕 第7圈係表示用於說明如表示於第6豳之输出電路之 使用例的方塊圖•在同圓中,在系統匯流201 ,經由介 面盤221〜226*連接有作爲終端裝置之CPU( Central Processing Unit) 2 1 1,軟式磁碟機裝置 本紙浪尺度適用中國國家標準(CNS)A4規格(2!0Χ297公釐)-5 - n-ai— 11(- Lf in Λ ^------訂------, (請先w讀背面之注$項再填寫本I ) 經濟部中央標準局貝工消费合作社印製 317βί4 A7 B7 五、發明説明(3 ) 212,硬式磁碟機裝置213,印表機214 ’平面面 板鼷動器裝置2 1 5及記億《2 1 6。在介面盤2 2 1〜 2 2 6內分別設有表示於第6圔之输出電路· 在表示於第7圓之系統中,一般係僅1埠成爲動作狀 態,而其他之埠係成爲非動作狀態。例如,僅C P U 211與軟式磁碟機裝置212之間的埠位於動作狀態時 ,CPU 21 1與其他介面盤223〜226之間的埠 係大都成爲非動作狀態•此時,介面盤2 1 1、222係 在動作狀態,惟其他介面盤2 2 3〜2 2 6係成爲拒絕狀 態•或是,因最近對於低耗電志向較強,因此,在例如未 使用硬式磁碟機裝置213,印表機214,平面面板鼷 動器裝置2 1 5及記憶髖2 1 6時,也有切斷對應於道些 終端之介面2 2 3〜2 2 6之電源之情形•因此,藉由從 動狀態之介面盤內的输出電路所输出之信號D。^,須構 成各输出電路,使漏電流不會發生在抑制狀態或斷電狀態 之介面盤內的输出電路•發生這種漏霉流時,則有降低信 號Doui:之電位而生誤動作之虞,又,成爲增大耗電之原 因· 尤其是,現在,输出信號0。^爲5伏特之終端成爲 主流,惟考置今後會增加3伏特之終端裝置者,因此,可 考置在一系統內混雜5伏特終端與3伏特終端。故,输出 信號Doul:在對應於3伏特之終端的介面盤之輸出電路, 也必須確保約7伏特爲止的斷開、漏泄特性。 第8圏係表示用於說明漏«流之具體性發生路徑所用 本紙張尺度適用中國國家標準(CNS)A4規格( 210 X 297公釐μ 6 - <請先閱讀背面之注$項再填寫本頁) 訂 f S丄7614 A7 ______B7_ 五、發明説明(4 ) 的電路圓。在第8圖中,與第6圔附與相同記號之構成部 ’係分別表示與第6圖之情形相同者*又,NMO S電晶 «801、PMOS電晶« 8 03及蕭特基位障二極體 8 0 2所成的NOT電路,係構成NOR電路6 0 5之输 出部的電路。 在第8圖中,路徑A係表示從输出端子6 1 2經由鼇 阻元件6 0 4供應於雙極i電晶«6 0 1之射極的電流漏 泄至基極側,並通過蕭特基位障二極體6 0 2及NMO S 電晶髖8 0 1而流出至接地GND之情形•路徑A之漏泄 係一般電晶髄6 0 1之射極,反向耐量與蕭特基位障二極 髏6 0 2之上昇電壓VF之和比電壓V eut小的输出電路中 *發生在用於移行至抑制狀態使NMO S電晶體8 0 1成 爲導通時· 經濟部中央樣準局贝工消费合作社印装 (請先《讀背面之注意事項再填寫本頁) 路徑B係表示從输出端子6 12經由電阻元件6 0 4 供應於雙極性竃晶«6 0 1之射極的電流漏泄至基極側, 又從PMO S電晶髏8 0 3之汲極漏泄至半導體基板而流 出至接地GND之情形•路徑B之漏泄係一般雙極性電晶 體6 0 1之射極6 0 1之射極,反向耐1:與PMO S電晶 體8 0 3之汲極,基板間之橫方向的耐量之和比電壓 V 小的输出電路中,發生在移行至断電狀態時· 路徑C係表示從输出端子6 1 2經由電阻元件6 0 4 供應於雙極性電晶體6 0 1之射極的電流漏泄至基極側, 又從PMO S電晶體8 0 3及汲極漏泄至源極而流出至電 源線之情形*路徑C之漏泄係一般雙極性電晶髖6 0 1之 本紙張尺度適用中國國家標準(CNS)A4规格(210X297公釐μ 7 - 經濟部中央標準局貝工消费合作社印裝 A7 _B7_ 五、發明説明(5 ) 射極,反向耐量與PMO S電晶體8 0 3閾值電壓V 及 該雙極性電晶體8 0 3之反向閘極效果之和比重壓 小的输出電路中,發生在移行至斷電狀態時(亦即成爲 V cc= 0 時)* 路徑D係表示從输出端子6 1 2經由電阻元件6 0 4 供應於雙極性電晶體6 0 1之射極的電流漏泄至基極側, 又從PMO S電晶體8 0 3之汲極經由基板漏泄至電源 Vcc之情形•路徑D之漏泄係一般雙極性電晶體6 0 1之 射極,反向耐置與汲極,基板間之横方向的耐置之和比電 壓Veu1:小的输出電路中,發生在移行至斷電狀態時* ( 亦即,成爲vcc=〇時)· 在此,爲了提高输出電路之斷開、漏泄特性,考置提 高構成输出電路之雙極性電晶體6 0 1、6 0 3等之耐量 的對策,惟藉由道種對策,實質上不可能將如第6圖所示 之输出電路之斷開、漏泄特性提高至約7伏特•擬提高雙 極性電晶镰或MO S竃晶镄之斷開、漏泄特性時,則其他 之電晶體特性會惡化,因而输出特性會惡化。例如,在雙 極性電晶镫中,擬提高射極,反向耐置時,則電流放大比 率h FE會降低,又在MO S電晶體中,擬提高接合耐量或 閾值電壓V 時,則互相《導G „會降低。 本發明係鑑於道種以往技術之缺黏而削作者,其目的 係在於提供一種不損及输出特性而可提高斷開、漏泄特性 的输出電路· 本紙張尺度適用中國國家標準(CNS)M規格(210X297公釐)_ 8 - I- n I ·- I ί 1 -i -- 衣— -1- I - - - - g ....... ϋ -8 I ------ — {請先聞讀背面之注意事項再填寫本頁) 經濟部中央揉準局貝工消费合作杜印«. 317614 A7 B7 五、發明説明(6 ) 〔解決課題所用之手段〕 第1項發明之输出電路,其特徵爲:具備 基極输入信號,集極連接於電源且射極連接於输出端 子之達材頓連接雙極性電晶體電路,及 源極連接於上述雙極性電晶髖電路之最後段的雙極性 電晶髏之基極,汲極被接地,閘極输入上述信號,且反向 閘極經由第1二極髖與上述電源相連接的第1PMOS電 晶體等· 在上述第1項明中,又具備: 源極連接於上述電源,汲極連接於上述最後段的雙極 性電晶髖之基極,閘極输入上述信號之反轉值,且反向閘 極連接於上述電源的第2PM0S電晶體,及 串聯地連接於該第2 MO S電晶髖之源極與上述電源 之間,或上述第2 PMO S電晶體之汲極與上述最後段的 雙極性電晶髖之基極之間的第2二極釐者*較理想· 第2項發明之输出電路,其特徵爲:具備 基極输入信號,集極連接於電源且射極連接於输出端 子之達林頓連接的雙極性電晶《電路,及 集極連接於上述雙極性電晶«電路之最後段的雙極性 電晶體之基極,且射極被接地的防止漏泄用雙極性電晶體 等。 〔作用〕 第1項發明,由於在最後段的雙極性電晶臁之基極與 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐>-9 - {請先閏讀背面之注意事項再填寫本頁) 策 - 317614 at ___B7_ 五、發明説明(7 ) 接地之間設置第1 PMOS電晶髓,可將對於接地之斷 開、漏泄特性,僅提高該第1 PMO S電晶體之反向閘 極電壓之分置者。 又,在第1項發明中*由於又具備第2 PMOS電 晶體及第2二極髏,故可將對於m源之斷開、漏泄特性, 僅提高第2二極髖之基納(Zener)電應之分置· 第2項發明,由於在最後段的雙極性電晶體之基極與 接地之間設置第3雙極性電晶體,可將對於接地之斷開、 漏泄特性,僅提高該第3雙極性m晶髖之反向耐置之分量 者· (實施例) 以下,參照圖式說明本發明之實施例。 (實施例1 ) 經濟部中央揉率局員工消费合作社印製 {請先聞請背面之注意事項再填寫本買) 作爲實施例1,說明第1項發明之一資施例(相對應 於申請專利範困第1項)。第1圓係表示本實施例之输出 電路之構成的電路圖。 在第1圓中,藉由雙極性電晶體101 、102 ,構 成有達林頓連接之電路(相當於本發明之「雙極性電晶體 電路」)·在此,雙極性電晶體101係基極連接於 NOR電路1 〇 5之输出端,且集極連接於電源Vcc·又 ,在雙極性電晶體1 0 2 (相當於本發明之「最後段的雙 極性電晶體」),係基極連接於雙極性電晶體1 0 1之射 本紙張尺度適用中國國家梯準(CNS ) A4規格(210X297公釐1〇 _ A7 B7 經濟部中央揉準局貝工消费合作社印装 五、 發明説明(8 ) 1 極 • 集 極經由 蕭 特 基 位 障 二 極 體 1 0 3 連 接 於 電 源 V CC > 1 1 且 射極連接於 输 出 端 子 1 1 4 0 1 I P Μ 0 S 電 晶 體 1 0 4 ( 相 當 於 本 發 明 之 厂 第 1 1 1 I P Μ 0 S met 曰 電商 體 J ) 9 係 源 極 連 接 於 雙 極 性 電 晶 髖 1 0 2 請 先 1 閎 \ 之 基 極 ) 汲極被 接 地 » 閘 極 連 接 於 N 0 R 電 路 1 0 6 之 输 讀 背 1 出 端 且 反向 閘 極 經 由 蕭特 基 位 障 二 極體 1 0 3 ( 相 當 於 之 注 备 \ 本 發 明 之 「第 1 二 極 髖 J ) 連 接 於 電 源 V C C 。 % 項 1 N 0 R電 路 1 0 5 > 1 0 6 係 其 中 — 方 之 输 入 端 均 經 再 填 寫 本 Λ 木 由 Ν 0 Τ 電路 1 0 7 連 接於 信號 输 入 端 子 1 1 5 而 另 — 頁 1 I 方 之输 入 端係 連 接 於 输 出 促成 信 號 用 端 子 1 1 6 〇 1 1 I 一 方 面, 雙 極 性 電 晶 體 1 0 8 係 集 極 連 接 於 输 出 端 子 1 1 1 1 1 4 1 射極被接地 且 基 極 連 接 於 N Μ 0 S 電 晶 髖 1 訂 1 0 9 之 源極 〇 又 在該 雙 極性 電 晶 體 1 0 8 之基極與接 1 1 地 G N D 之間 設有 電 阻 元 件 1 1 1 〇 N Μ 0 S 電 晶 餿 1 1 1 0 9 之汲極係經 由 電 阻 元 件 1 1 2 連 接 於 電 源 V CC 閘 1 I 極 係 連 接 於N 0 R 電 路 1 1 3 之 输 出 端 • 該 Ν 0 R 電 路 I 1 1 3 係 其中 之 一 方 的 输 入 端 連 接 於 信 號输 入 端 子 1 1 5 1 1 I » 另 一 方 之输 入 端連接於输出促成 信號 用 端 子 1 1 6 0 1 1 1 在 這 種输 出 路 中 输 出 促 成 信 號 / 0 Ε 爲 低 電 平 且 1 1 输 入 信 號 D in 爲高 電 平 時 9 N 0 R 電 路 1 0 5 1 0 6 之 * 1 1 输 出 係 成 爲高 電 平 • N 0 R 電 路 1 1 3 之 输 出 係 成 爲 低 電 1 平 ( 因 此 ,雙 極 性 電 晶 體 1 0 1 之输 入 信 號 係 實 質 上 成 爲 1 I D in ) 〇 由此 9 雙 極 性 電 晶 體 1 0 1 係 成 爲 導 通 > 又 因 1 I N 0 R 電 路1 r— 0 6 之 输 出 係 成 爲 髙 電 平 • 因 此 » Μ 0 S 電 1 1 1 本紙張尺度適用中國國家楳準(CNS)A4規格(210X297公釐+ 11 - 317614 A7 B7 五、發明説明(9 ) 晶體104係被斷開。故,雙極性電晶髏102也導逋· 反觀,因NMO S電晶體1 0 9係被斷開,因此,雙極性 電晶體1 0 8被斷開•因此’從输出端子1 1 6所输出之 信號的電位係成爲高電平。 一方面输出促成信號/〇 E爲低電平且输入信號 Din也爲低電平時,由於NORM路1 0 5、1 0 6之输 入係成爲低電平,NOR電路1 1 3之输出係成爲髙電平 ,故,雙極性電晶髖101、PM0S電晶髓104、 NMO S電晶體1 0 9係分別成爲斷開、斷開、導通。由 此,雙極性氰晶體1 0 2係斷開,而雙極性電晶體1 0 8 係成爲導通•因此,信號0。〇之電位係成爲低電平· 又,输出促成信號/OE係高《平時*不管输入信號 Din之信號電平,由於NOR電路105、106、 113之输入係成爲低電平,因此,電晶體101、 1 0 9係均被斷開,而電晶體1 0 4係成爲斷開•故,電 晶體1 0 2、1 0 8係均被斷開,而信號D。^之電位係 成爲不定* 經濟部中央揉準局貝工消费合作社印裂 (請先聞讀背面之注$項再填寫本頁) 以下,說明本資施例之输出電路的斷開、漏泄特性* 在本實施例之输出電路中,在抑制狀態下,電流之漏 泄係從第1圖之输出端子1 1 4供應於雙極性電晶體 1 0 2之射極的電流漏泄至基極側•通過PMO S電晶體 104而沿著流出在接地GND的路徑(亦即,第1圖之 路徑a i)所發生。在本實施例之输出電路,對於路徑a j 之漏泄的断開、漏泄特性,係雙極性電晶體1 〇 2之射極 本紙張尺度適用中困國家標準(CNS)A4规格(2丨OX297公釐+ 12 - A7 B7 五、發明説明(1G) ,反向耐量,及PMO S電晶髏1 0 4之閾值電壓’以及 該PMO S電晶體1 0 4之反向閘極偏壓效果的電壓之和 所供應*由此,依照本實施例,不會變化各元件之耐置, 比以往之情形(參照第8圖之路徑A)可容易提高2〜3 伏特之耐1:。 —方面,在斷電狀態中,在從输出端子1 1 4電流漏 泄於電源Vcc之路徑(路徑Gi) ’由於存有雙極性壜晶 體101、102,因此,可得到雙極性電晶體之射極’ 反向耐纛之兩倍的耐量,因此,與以往者(參照第8圖之 路徑C)相比較漏泄之虞極小· 如此,依照本實施例之输出電路,由於不必提高各元 件之耐置即可提高作爲整體输出電路之耐量,因此•不會 損及输出特性下成爲可提高断開、漏泄特性· (實施例2 ) 經濟部中央樣準局貝工消费合作社印袋 (請先聞讀背面之注意事項再填寫本頁) 作爲實施例2,說明第1項發明之其他實施例(相對 應於申請專利範困第1、2項),第2圖係表示本實施例 之输出電路之構成的電路圖。 在第2園,也藉由雙極性電晶體101 、102,構 成有本發明之「雙極性電晶髄《路」。在此,雙極性電晶 鳢1 0 1係基極連接於下述之NOR電路1 05的输出端 ,集極經由蕭特基位障二極體1 0 3連接於電源Vcc*又 ,雙極性電晶體1 0 2係基極連接於雙極性電晶髏1 0 1 之射極,集極經由二極體1 0 3連接於電源Vcc,且射極 本紙張尺度適用中國國家標準(〇阳>八4规格(2丨0父297公釐+13 — 317614 A7 _B7_ 五、發明説明(11) 連接於輸出端子1 1 4 * PMO S電晶體10 4係與資施例1同樣,係源極連 接於雙極性電晶髖1 0 2之基極、汲極被接地,閘極連接 於NOR電路1 〇 6之输出端*且反向閘極經由蕭特基位 障二極體1 0 3連接於電源Vcc。 一方面,PMOS電晶髏201(相當於本發明之「 第2PMOS電晶髖」),係源極連接於電源Vcc,汲極 經由蕭特基位障二極《202(相當於本發明之「第2二 極體」)連接於雙極性電晶艟1 0 2之基極,閘極經由 NOT電路2 0 3連接於NOR電路1 0 8之输出端,且 反向閘極連接於電源Vcc。 對於其他之構成,由於與資施例1之情形同樣•因此 省略其說明* 經濟部中央標準局貝工消费合作社印製 (請先閲讀背面之注意事項再填寫本頁) 在道種输出電路中,输出促成信猇/0 E爲低電平且 输入信號Din爲低電平時,NOR電路1 0 5之输出係成 爲高電平,NOR電路1 1 3之輸出係成爲低電平•由此 ,雙極性電晶體101係成爲導通。又,因NOR電路 106之输出係成爲髙電平•因此,PMOS電晶髖 104係被断開,PMOS電晶髖201係成爲導通•因 此,雙極性電晶體1 0 2係成爲導通*反觀,因NMOS m晶體1 0 9係被斷開,因此,雙極性電晶體1 0 8也被 斷開。由此,從输出端子1 1 6所输出之信號D。^的電 位係成爲髙電平· 一方面,输出促成信猇/0 E爲低電平且输入信號 本纸張尺度適用t國國家#準(CNS ) A4规格(210X297公釐> 14 - A7 B7 五、發明説明(12)
Din也爲低m平時,由於NOR電路1 0 5之输入係成爲 低電平,NOR氰路1 1 3之输出係成爲高電平,因此, 雙極性電晶體1 0 1、NMOS電晶體1 0 9係分別成爲 斷開、導通。又,由於NOR電路1 0 6之输出係成低電 平,因此,PMOSm晶髖104係被導通,而PMOS 電晶體201係成爲斷開*故,雙極性電晶《102、 1 0 8係分別成爲斷開,而信號D QUt之電位係成低電平 〇 又,輸出促成信號/〇 E爲髙電平時,由於不管输入 信號Din之信號電平,NOR電路105、106、 1 1 3之输出係成爲低霉平,因此,雙極性電晶體1 0 1 、PMOS電晶體201 'NMOS電晶髖109係分別 成爲斷開,一方面,電晶《1 0 4係成爲導通•故,雙極 性《晶體1 0 2、1 0 8係分別成爲斷開,信號D 之 電位係成爲不定· 經濟部中央樣準局貝工消费合作社印装 (請先閲讀背面之注意事項再填寫本頁) 以下,說明本實施例之输出電路之斷開、漏泄特性· 在本實施例之输出電路中,在抑制狀態下,m流之漏 泄係沿著第2圖之路徑a2(亦即,從輸出端子1 1 4供 應於雙極性電晶體1 0 2之射極的電流漏泄於基極側,通 過PMOS電晶體104而流出至接地GND之路徑)而 發生•本實施例之输出電路也與實施例1同樣.,對於該路 徑a i之漏泄的斷開、漏泄特性,係以雙極性電晶體 1 0 2之射極,反向耐量,及PMOS電晶體1 04之閾 值電壓•以及該PMO S電晶體1 〇 4之反向閘極偏壓效 本紙張尺度適用中國國家4Mt(CNS)A4規格( 210X297公釐+ 15 - A7 _B7_ 五、發明説明(13) 果的電壓之和所供應。由此’依照本實施例’不會變化各 元件之耐量,比以往之情形(參照第8圖之路徑A)可容 易提高2〜3伏特之耐置· 一方面,在斷電狀態中,對於從路徑D2(從输出端 子1 1 4供應於雙極性電晶體10 2之射極的電流漏泄於 基極側,通過蕭特基位障二極體202,又從PMOS電 晶體2 0 1之汲極漏泄於半導體基板而流出至接地GND 之路徑)及路徑C2 (從輸出端子1 1 4供應於雙極性電 晶髏1 0 2之射極的電流漏泄於基極側,通過二極髏 2 0 2,又從PMOS電晶體2 0 1之汲極漏泄於源極而 流出至電源V cc之路徑)而發生之漏泄的斷開、漏泄特性 僅上昇蕭特基位障二極髖2 0 2之透納霉壓的分量*因此 ,與以往者(參照第8圓之路徑BC),可提高耐量· 如此,依照本資施例之輸出電路,由於不必提髙各元 件之耐量即可提高作爲整髖输出電路之耐量,因此,不會 損及输出特性下成爲可提高醱開、漏泄特性· 經濟部中央櫺準局貝工消费合作社印裂 (請先閾讀背面之注f項再填寫本買) 又*在達林頓連接之输出電路,输出電位D 之髙 電平的電壓值會成爲Vcc- 2 VBE,惟在本實施例之輪出 電路,由於以PMO S電晶體2 0 1直接驩動雙極性電晶 體1 0 2之構成,因此,即使電源電位V cc降低也可極力 抑制输出電位Dcut之降低· (實施例3 ) 作爲實施例3,說明第1項發明之其他實施例(相對 本紙張尺度適用中國國家標準(CNS)A4規格( 210X297公釐+ 16 - 317614 A7 __B7_ 五、發明説明(14 ) 應於申請專利範園第1 ,2項)· 第3圖係表示本實施例之输出電路之構成的電路圈· 又,在第3圖中,與第1圓附與相同記號之構成部係分別 表示與第1圖之情形相同者· 雙極性電晶體301(相當於第1項發明之『雙極性 電晶體電路」),係集極經由蕭特基位障二極體302連 接於電源Vcc,且射極連接於输出端子1 1 4 ·· PMOS電晶髏303(相當於第1項發明「第1 PMOS電晶體」),係源極連接於雙極性電晶髖301 之基極、汲極被接地,閘極連接於NORM路1 0 6之输 出端,且反向閘極經由蕭特基位障二極體302(相當於 第1項發明之「第1二極體」)連接於電源Vcc • ‘ PMOS電晶《304(相當於第1項發明之「第2 PMOS電晶體」),係源極經由蕭特基位障二極髏 3 0 5 (相當於第1項明之「第2二極髏」)連接於電源
Vcc,汲極連接於雙極性電晶體3 0 1之基極,閘極經由 NOT電路1 〇 5之输出端·且反向閘極經由蕭特基位障 經濟部中央樣牟局貝工消费合作杜印掣 (請先閱讀背面之注意事項再填寫本霣) 二極髖3 0 2連接於電源Vcc* 在這種输出電路中,输出促成信號/0 E爲低電平且 输入信號Din爲高電平時,NOR電路105、106之 输出係成爲高電平(因此,PMOS電晶體3 0 3之输入 信號係實質上成爲Din,又PMO S電晶體3 0 4之输入 信號係實質上成爲Din之反轉值),NOR電路1 1 3之 输出係成爲低電平。由此,PMOS電晶體3 0 3係被断 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐17 — ' 經濟部中央標準局貝工消费合作社印製 A 7 B7 五、發明説明(15) 開,因PMOS電晶嫌3 0 4係成爲導通*因此,雙極性 電晶體3 0 1也成爲導通。對於此,因NMO S電晶體 1 0 9係成爲斷開,因此,雙極性電晶體1 0 8也成爲斷 開。故,從输出端子1 1 4输出之信猇D euit之電位係成 爲髙電平。 一方面•输出促成信號/0 E爲低電平且输入信號 Din爲低電平時,由於N0R電路1 〇 5、1 0 6之输出 係成爲低電平(因此,PMO S電晶髏3 0 3之输入信號 係實質上成爲Din,又,PM0S電晶體3 0 4之输入信 號係實質上成爲反轉值),N0R電路113之输出係成 爲高《平,因此,PM0S電晶體303、304係分別 成爲導通、断開*故雙極性電晶體3 0 1係成爲斷開。又 ,由於NOR電路1 1 3之输出係成爲高電平,因此, NMO S電晶體1 0 9係被導通*故雙極性電晶髏1 0 6 係被導通·故信號之電位係成爲低電平· 又,输出促成信號/0E爲高電平時(抑制狀態), 係不管输入信號Din之信號電平,由於NOR電路1 〇 5 、106、113之输出係成爲低電平,因此,PMOS 電晶體303、PMOS電晶髖304、NMOS電晶體 1 0 9係分別成爲導通、斷開、斷開,故雙極性《晶體 3 0 1、雙極性電晶體3 0 8係分別被斷開,输出信號 D之電位係成爲不定。 以下,說明本實施例之输出電路之斷開、漏泄特性· 在本實施例之输出電路中*在抑制狀態,電流之漏泄 本纸張尺度適用中國國家標準(<:炤)八4规格(2丨0父297公釐+18- --11- ^^1 1-# - I ' 策-- (請先閲讀背面之注意事項再填寫本頁) ,-rr 317614 A7 B7_ 五、發明説明(16) {請先閲讀背面之注$項再填寫本頁) 係沿著第3圓之路徑33 (從输出端子1 1 4供應於雙極 性電晶體3 ο 1之射極的m流漏泄至基極側,通過 PMO S電晶體3 0 3流出於接地GND的路徑)而發生 β 在本實施例之输出電路,對於路徑a 3之漏泄的斷開、 漏泄特性,係以雙極性電晶體3 0 1之射極、反向耐置, 及PMO S電晶體3 0 3之閩值電壓,以及依該PMO S 電晶體3 0 3之反向閘極偏壓效果所產生之竃壓的和所供 應•由此,依照本實施例,不會變化各元件之耐置下,比 以往者(參照第8圖之路徑A)可容易提髙2〜3伏特的 耐量。 M濟部中央揉準局貝工消费合作杜印製 一方面,在斷電狀態下,可提髙對於沿著路徑C3( 從输出端子1 1 4供應於雙極性電晶體3 0 1之射極的《 流漏泄至基極側,從PMO S幫晶髏3 0 4之汲極漏泄至 源極,及通過蕭特基位障二極髖3 0 5而流出至電源Vcc 之路徑)或是路徑d3(從输出端子1 1 4供應於雙極性 電晶髗301之射極的電流漏泄至基極側,又從PMOS 電晶體3 0 4之汲極經由蕭特基位障二極《3 0 2漏泄至 電源V cc的路徑)所發生的漏泄的斷開、漏泄特性•亦即 ,本實施例之输出電路*係對於該漏泄之斷開、漏泄特性 ,僅上昇蕭特基位障二極體3 0 5或蕭特基位障二極髏 3 0 2之透鈉電壓之分童•因此,比以往(參照第8圓之 路徑B,C),可提高耐置。 如此*藉由本發明之輸出電路,也由於不必提髙各元 件之耐量即可提高作爲整體输出電路之耐置,因此,不會 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐备19 - ' ~ ' A7 _B7_ 五、發明説明(17 ) 損及输出特性下成爲可提高斷開、漏泄特性· (實施例4 ) 作爲實施例4,說明第2項發明(相對應申請專利範 圍第3項)之一實施例。 第4圖係表示本資施例之输出電路之構成的電路圖· 又,在第4圓中,與第1圈附與相同記號之構成部係分別 表示與第1圖之情形相同者。 經濟部中央揉準局貝工消费合作杜印製 (請先閲讀背面之注意事項再填寫本頁 在第4圖係由雙極性《晶體4 0 1、4 0 2構成達林 頓連接之電路(相當於本發明之「雙極性電晶驁電路」) ,在1,雙極性氰晶髏4 0 1係基極連接於NOR «路 1 0 5之输出端,且集極連接於電源Vcc·雙極性電晶髓 4 0 2 (相當於第2項發明之「最後段之雙極性蕙晶髖j ),係基極連接於雙極性電晶tt401之射極,集極經由 二極體4 0 4連接於Vcc,且射極連接於输出端子1 1 4 •又*雙極性電晶髖4 0 3 (相當於第2項發明之「防止 漏泄用雙極性電晶體」),係集極連接於雙極性電晶髏 4 0 2,且連接有射極* 又,在電源V cc與接地GND之間,串聯地連揆有 P Μ 0 S電晶體4 0 5及N Μ 0 S電晶體4 0 6、4 0 7 • PMOS電晶體405、NMOS電晶體407之閘極 係連接於NOT電路4 0 8之输出端,NMO S電晶髏 4 0 6之閘極係連接於電晶體4 0 2之基極•又, PMO S1:晶體4 0 5之反向閘極係連接於電源Vcc, 本紙張尺度適用中國國家標準(CNS )八4规格(210X297公釐> 20 - 經濟部中央棋率局貝工消费合作社印製 4% ^ r* JI Λ w〇i4 A7 __B7_ 五、發明説明(18 ) NMOS電晶體406、NMOS電晶髖407之反向閘 極係被接地· 在道種输出竃路中,输出促成信號/〇 E爲低電平且 输入信號D in爲高電平時,則NOR電路105、106 之输出係成爲高電平(因此,雙極性電晶體40 1之輸入 信號係實質上成爲Din) ,N0R電路113之输出係成 爲低氰平•由此,由於雙極性電晶髏4 0 1係成爲導通· 因此,雙極性電晶體402係成爲導通•一方面, NMO S電晶體1 〇 9係成爲断開,因此,雙極性髦晶« 1 0 8也成爲斷開。由此,從输出端子1 1 4所输出之信 號:的電位係成爲高髦平•又,此時,PMO S電晶 體405、NM0S電晶髏406、NMOS電晶證 4 0 7係分別成爲導通,導通,斷開,因此,雙極性電晶 饈403係成爲導通· 一方面,輸出促成信號/0 E爲低電平,输入信號 Din也爲低電平時*由於NOR電路105、106之输 出係成爲低電平(因此,PMOS4電晶《303之输入 信號係實質上成爲Din),因此,雙極性電晶體3 0 1係 成爲斷開,又,PMOS電晶髏405、NMOS電晶體 406、NMOS電晶髖407係分別成爲撕開、斷開、 導通•故,雙極性電晶體.4 0 2係成爲斷開•又,因 NOR «路1 13之输出係成爲高電平* NM0S雪晶體 1 0 9係成爲導通*因此,雙極性電晶體1 0 8係成爲導 通•由此,输出信號0。〇之電位係成爲低電平· 本紙浪尺度適用中國國家搮率(CNS)A4规格( 210X297公釐)· 21 - (請先閱讀背面之注f項再填寫本買) 訂 經濟部中央揉準局負工消费合作社印製 A7 B7 五、發明説明(19) 又,输出促成信號/0E爲高電平時(抑制狀態), 係不管输入信號Din之信號電平,NOR電路1 〇 5、 1 0 6、1 1 3之输出係成爲低電平*由此,電晶雔 40 1、109係成爲斷開•又,PMOS電晶體405 、NMOS電晶《4 0 6、NMOS電晶«407係分別 成爲斷開、斷開、導通,因此,雙極性電晶體4 0 3係成 爲斷開*故,雙極性電晶體402、雙極性鼇晶髖108 係分別成爲断開,因此输出信號D QU1t之電位係成爲不定 以下,說明本資施例之输出電路的斷開、漏泄特性· 在本實施例之输出電路中,在抑制狀態下,電流之漏 泄係沿著第4圖之路徑a4(從输出端子1 1 4通過雙極 性電晶體402、403而流出至接地GND之路徑)所 發生,惟在本實施例之输出電路,藉存有雙極性電晶體 402、403,由於可得到雙極性電晶體之射極,反向 耐量的兩倍耐置,故比以往之情形(參照第8圖之路徑A )相比較,漏泄之虞極小· 又,在斷電狀態,係沿著路徑G4 (從输出端子 1 1 4.通過雙極性電晶體4 0 2、雙極性電晶體4 0 1而 流出至電源V cc之路徑)所發生,惟此時,由於也存有雙 極性電晶體4 0 2,雙極性電晶體40 1 ,可得到雙極性 電晶體之射極,反向耐置的兩倍耐置,故比以往之情形( 參照第8圖之路徑C)相比較*漏泄之虞極小· 如此,依照本實施例之输出電路,由於不必提高各元 本紙張尺度適用中國國家標準(CNS)A4规格( 210X297公釐X 22 - (請先聞讀背面之注$項再填寫本頁) 訂 S17614 A7 B7 五、發明説明(2()) 件之耐量即可提高作爲整髏输出電路之耐量,因此*不會 損及输出特性下成爲可提高斷開、漏泄特性* (實施例5 ) 作爲資施例,說明第2項發明(相對應於申請專利範 園第3項)之其他實施例· 第5圈係表示本實施例之输出電路之構成的電路圖· 又,在第5圓中*與第1圓或第4圓附與相同記號之構成 部係分別表示與這些圓之情形相同者· 在第5圖中,PMOS電晶體5 0 1係源極連接於雙 極性電晶體402之基極;汲極連接於雙極性氰晶镰 4 0 3之基極,閘極連接於NOR電路1 0 6之输出端, 且反向閘極經由蕭特基位障二極體4 0 4而連接於電源 V cc * 又,NMO S電晶體5 0 2係源極及反向閘極被接地 ,而汲極連接於雙極性電晶體4 0 3之基極,且閘極連接 於NOR電路10 6之输出端* 在這種输出電路,输出促成信號/〇 E爲低《平且输 入信號Dln爲高電平時,NOR電路1 〇 5、1 0 6之输 出係成爲高電平,NOR電路1 1 3之输出係成爲低電平 。由此,雙極性m晶體401係被導通,又,PM〇sm 晶體501、NM0S電晶體502分別成爲断開、導通 ,由於雙極性電晶體電晶體4 0 3係成爲斷開,因此雙極 性霉晶體4 0 2係成爲導通。一方面,由於NMO S電晶 本紙張尺度適用中國國家標準(CNS)A4規格(2丨0X297公釐} 23 - (請先聞讀背面之注f項再填寫本頁> 訂 經濟部中央樣準局貝工消費合作社印製 經濟部中央揉準局貝工消费合作社印裝 A7 ___B7_ 五、發明説明(21) 體1 0 9係被斷開,因此,雙極性電晶體1 0 8係被斷開 。由此,從输出端子1 1 4所输出之信號0。^的電位係 成爲高電平* 一方面,输出促成信號/0 E爲低電平而输入倍號 Din也爲低m平時,由於N0R電路105、106之输 出係成爲低電平,雙極性電晶體3 0 1係成爲斷開,因此 ,雙極性電晶髏4 0 2係成爲斷開•又,由於.NOR電路 1 1 3之输出係成爲高竃平,NMOS電晶《1 0 9係被 導通,因此,雙極性電晶髖1 0 8係成爲導通•由此,输 出信號Dcu1t之電位係成爲低電平· 又,输出促成信號/OE爲高電平時(抑制狀態), 係不管输入信號Din之信號電平,由於NOR電路1 0 5 、106、113之输出係成爲低電平,因而電晶體 401 、NM0S電晶體109係分別成爲斷開,因此, 雙極性電晶髖4 0 2、雙極性電晶體1 0 8係分別成爲斷 開,输出信號«位係成爲不定· 以下,說明本本發明之输出電路的斷開、漏泄特性· 在本實施例之输出電路中,在抑制狀態下,電流之漏 泄係沿著第4圖之路徑33 (從输出端子1 1 4通過雙極 性電晶體4 0 2、雙極性電晶《4 0 3,而流出至接地之 路徑)所發生,惟在本實施例之输出電路,藉存有雙極性 電晶體40 2、雙極性電晶體40 3,由於可得到雙極性 電晶體之射極,反向耐置的兩倍耐量,故比以往之情形( 參照第8圚之路徑A)相比較,漏泄之虞極小· 本紙張尺度適用中國國家標準(仁阳)八4规格(2丨0父297公釐+24- ~~~~ ^^1 11¾ i fru 1^1 Min ^ am (請先《讀背面之注$項再填窝本頁) 訂 經濟部中央揉準局貝工消费合作杜印装 317614 A7 __B7__ 五、發明説明(22) 又,在斷m狀態,係沿著路徑cs(從输出端子 1 14通過雙極性電晶體402、401而流出至接地之 路徑)所發生*惟此時,由於也存有雙極性電晶髖4 0 2 、4 01,可得到雙極性電晶體之射極,反向耐量的兩倍 耐量,故比以往之情形(參照第8圖之路徑C)相比較, 漏泄之虞極小* 如此,依照本資施例之输出電路,由於不必提髙各元 件之耐置即可提高作爲整體输出電路之耐置,因此,不會 損及输出特性下成爲可提髙斷開、漏泄特性。 〔發明之效果〕 如以上所詳述,依照本發明,由於不必提高各元件之 耐量即可提高作爲整體输出電路之耐量,因此,提供一種 不會損及输出特性即可提高断開、漏泄特性的输出電路· 〔圖式之簡單說明〕 第1圖係表示實施例1之输出電路之構成的電路圖, 第2圔係表示實施例2之输出電路之構成的電路圖, 第3圓係表示實施例3之输出電路之構成的電路酒* 第4圖係表示實施例4之輸出電路之構成的電路圖, 第5圖係表示實施例5之输出電路之構成的電路圖, 第6圖係表示以往之输出電路之構成例的電路圖, 第7圖係表示用於說明表示在第6圈之输出電路之使 本紙張尺度通用中國國家標準(€呢)八4規格(2丨0><297公釐+25- (請先閱讀背面之注意事項再填寫本I) ·'衣. 訂 A7 B7 五、發明説明(23) 用例所用的方塊圖, 第8圖係表示用於說明表示在第6圖之输出電路之漏 電流之具體性發生路徑所用的電路圖。 〔記號之說明〕 101 、102、108 :雙極性電晶體, 1 0 3 :蕭特基位障二極體* 104、 201、202:PMOsm晶體, 105、 106、113:NOR電路, 107:NOT電路, 1〇9:NMOS電晶髖, 1 1 4 :输出端子, 115:信號输入端子, 116:輸出促成信號用端子。 (請先閲讀背面之注意事項再填寫本頁)
T 經濟部中央搮準局貝工消费合作社印袋 本紙張尺度適用中國國家標準(CNS)A4規格( 210X297公釐I 26 -

Claims (1)

  1. 317614 A8 B8 C8 D8 經濟部中央標準局貝工消费合作社印装 六、申請專利範圍 1 . 一種输出電路,其特撤爲:具備 基極输入信號,集極連接於電源且射極連接於输出端 子之達林頓連接雙極性電晶體電路*及 源極連接於上述雙極性電晶證電路之最後段的雙極性 電晶體之基極,汲極被接地•閘極输入上述信號,且反向 閘極經由第1二極體與上述電源相連接的第1 PMO S電 晶體等· 2 .如申請專利範圈第1項所述之输出電路,其中, 又具備: 源極連接於上述電源,汲極連接於上述最後段的雙極 性m晶體之基極,閘極输入上述信號之反轉值,且反向閘 極連接於上述m源的第2 PMO S電晶饅,及 串聯地連接於該第2M0 S電晶髖之源極與上述電源 之間,或上述第2 PMO S電晶髖之汲極與上述最後段的 雙極性電晶體之基極之間的第2二棰髏者· 3 . —種输出電路,其特撤爲:具備 基極输入信號,集極連接於竃源且射極連-接於输出端 子之達林頓連接的雙極性電晶髖《路*及 集極連接於上述雙極性電晶髖電路之最段的雙極性電 晶體之基極,且射極被接地的防止漏泄用雙極性電晶髏等 本纸張尺度適用中國國家揉準(CNS)A4规格( 210X297公釐厂_ ----------;.1《装------订------《免 f (請先閱讀背面之注$項再填寫本筲)
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3544819B2 (ja) * 1997-03-31 2004-07-21 株式会社 沖マイクロデザイン 入力回路および出力回路ならびに入出力回路
US6611172B1 (en) 2001-06-25 2003-08-26 Sirenza Microdevices, Inc. Thermally distributed darlington amplifier
KR20030048309A (ko) * 2001-12-12 2003-06-19 가현테크(주) 아이이이이1394 장치의 전송상황 표시장치
US6861909B1 (en) 2002-06-17 2005-03-01 Sirenza Microdevices, Inc. High voltage-wide band amplifier
US6806778B1 (en) 2003-02-18 2004-10-19 Sirenza Microdevices, Inc. Darlington cascode
US10411678B2 (en) * 2018-02-12 2019-09-10 Semiconductor Components Industries, Llc Level-shifting circuit configured to limit leakage current

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5075566A (en) * 1990-12-14 1991-12-24 International Business Machines Corporation Bipolar emitter-coupled logic multiplexer
US5489861A (en) * 1993-12-20 1996-02-06 National Semiconductor Corporation High power, edge controlled output buffer

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