JPH086656A - 基準電圧回路の誤動作防止回路 - Google Patents
基準電圧回路の誤動作防止回路Info
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- JPH086656A JPH086656A JP14027194A JP14027194A JPH086656A JP H086656 A JPH086656 A JP H086656A JP 14027194 A JP14027194 A JP 14027194A JP 14027194 A JP14027194 A JP 14027194A JP H086656 A JPH086656 A JP H086656A
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Abstract
(57)【要約】
【目的】 基準電圧回路の出力電圧に変動が生じた際
に、自動的に正常動作状態に復帰させる誤動作防止回路
を提供する。 【構成】 ゲートを接続点Ｃに接続し、ソースをＶDDに
接続し、ドレインを接続点Ｄに接続したトランジスタ２
ａと、ゲートを接続点Ｅに接続し、ソースをＶSSに接続
し、ドレインを接続点Ｃに接続したトランジスタ２ｂ
と、入力端子を接続点Ｄに接続し、出力端子を接続点Ｅ
に接続したインバータ２ｃと、抵抗２ｄとキャパシタ２
ｅを並列接続し、一方の端子を接続点Ｄに接続し、他方
の端子をＶSSに接続した時定数回路とを有し、接続点Ｃ
に基準電圧回路の出力端子を接続してある。
に、自動的に正常動作状態に復帰させる誤動作防止回路
を提供する。 【構成】 ゲートを接続点Ｃに接続し、ソースをＶDDに
接続し、ドレインを接続点Ｄに接続したトランジスタ２
ａと、ゲートを接続点Ｅに接続し、ソースをＶSSに接続
し、ドレインを接続点Ｃに接続したトランジスタ２ｂ
と、入力端子を接続点Ｄに接続し、出力端子を接続点Ｅ
に接続したインバータ２ｃと、抵抗２ｄとキャパシタ２
ｅを並列接続し、一方の端子を接続点Ｄに接続し、他方
の端子をＶSSに接続した時定数回路とを有し、接続点Ｃ
に基準電圧回路の出力端子を接続してある。
Description
【０００１】
【産業上の利用分野】本発明は、バンドギャップリファ
レンス型の基準電圧回路に対する誤動作防止回路に関す
るものである。
レンス型の基準電圧回路に対する誤動作防止回路に関す
るものである。
【０００２】
【従来の技術】従来より、図６に示したバンドギャップ
リファレンス型の基準電圧回路がある。これはオペアン
プ６１の＋端子および−端子の入力電圧が互いに等しく
なるようにオペアンプ６１の出力電圧Ｖref の帰還がか
かってＶref が安定する。この基準電圧回路において、
オペアンプ６１の出力電圧Ｖref は、図７に示したよう
に、２つの安定点ｐ１，ｐ２を有する。いまＶDD基準と
すると、安定点ｐ１で安定した場合はＶref はＶDDと等
しくなり、安定点ｐ２で安定した場合はＶref はＶDDよ
り低い電圧値となる。この安定点ｐ２で安定したときの
Ｖref がいわゆる正常な基準電圧である。
リファレンス型の基準電圧回路がある。これはオペアン
プ６１の＋端子および−端子の入力電圧が互いに等しく
なるようにオペアンプ６１の出力電圧Ｖref の帰還がか
かってＶref が安定する。この基準電圧回路において、
オペアンプ６１の出力電圧Ｖref は、図７に示したよう
に、２つの安定点ｐ１，ｐ２を有する。いまＶDD基準と
すると、安定点ｐ１で安定した場合はＶref はＶDDと等
しくなり、安定点ｐ２で安定した場合はＶref はＶDDよ
り低い電圧値となる。この安定点ｐ２で安定したときの
Ｖref がいわゆる正常な基準電圧である。
【０００３】ところが、図６に示した基準電圧回路は、
電源投入時に安定点ｐ１とｐ２のどちらで安定するか不
定である。このため、従来より上記基準電圧回路には、
電源投入時の誤動作防止のために、図８に示したよう
な、スタートアップ回路８１が接続されていた。このス
タートアップ回路８１は、基準電圧回路の電源投入時に
のみ、トランジスタ８１ａのゲートに論理レベル“Ｈ”
の信号を入力し、オペアンプ６１の出力電圧Ｖref を一
度ＶSSに引張ることにより、Ｖref を安定点ｐ２で安定
させるものである。
電源投入時に安定点ｐ１とｐ２のどちらで安定するか不
定である。このため、従来より上記基準電圧回路には、
電源投入時の誤動作防止のために、図８に示したよう
な、スタートアップ回路８１が接続されていた。このス
タートアップ回路８１は、基準電圧回路の電源投入時に
のみ、トランジスタ８１ａのゲートに論理レベル“Ｈ”
の信号を入力し、オペアンプ６１の出力電圧Ｖref を一
度ＶSSに引張ることにより、Ｖref を安定点ｐ２で安定
させるものである。
【０００４】
【発明が解決しようとする課題】上記従来のスタートア
ップ回路は、基準電圧回路の電源投入時にのみオペアン
プの出力電圧Ｖref を正常な基準電圧にするだけなの
で、基準電圧回路の動作中にノイズ等によりＶref がＶ
DD側に引張られて正常な基準電圧でなくなった場合には
自動的に正常状態に復帰させることができない。
ップ回路は、基準電圧回路の電源投入時にのみオペアン
プの出力電圧Ｖref を正常な基準電圧にするだけなの
で、基準電圧回路の動作中にノイズ等によりＶref がＶ
DD側に引張られて正常な基準電圧でなくなった場合には
自動的に正常状態に復帰させることができない。
【０００５】本発明は、バンドギャップリファレンス型
の基準電圧回路の出力に変動が生じた際に、自動的に正
常動作状態に復帰させる基準電圧回路の誤動作防止回路
を提供することを目的としている。
の基準電圧回路の出力に変動が生じた際に、自動的に正
常動作状態に復帰させる基準電圧回路の誤動作防止回路
を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明は、ゲートが第１
の接続点に接続され、ソースが一方の電源電圧に接続さ
れ、ドレインが第２の接続点に接続された第１の導電型
の第１のトランジスタと、ゲートが第３の接続点に接続
され、ソースが他方の電源電圧に接続され、ドレインが
上記第１の接続点に接続された第２の導電型の第２のト
ランジスタと、入力端子が上記第２の接続点に接続さ
れ、出力端子が上記第３の接続点に接続されたインバー
タと、一方の端子が上記第２の接続点に接続され、他方
の端子が上記他方の電源電圧に接続された時定数回路と
を設け、上記第１の接続点にバンドギャップリファレン
ス型の基準電圧回路の出力が入力されるようにすること
により、上記課題を解決するものである。
の接続点に接続され、ソースが一方の電源電圧に接続さ
れ、ドレインが第２の接続点に接続された第１の導電型
の第１のトランジスタと、ゲートが第３の接続点に接続
され、ソースが他方の電源電圧に接続され、ドレインが
上記第１の接続点に接続された第２の導電型の第２のト
ランジスタと、入力端子が上記第２の接続点に接続さ
れ、出力端子が上記第３の接続点に接続されたインバー
タと、一方の端子が上記第２の接続点に接続され、他方
の端子が上記他方の電源電圧に接続された時定数回路と
を設け、上記第１の接続点にバンドギャップリファレン
ス型の基準電圧回路の出力が入力されるようにすること
により、上記課題を解決するものである。
【０００７】特に、上記時定数回路は抵抗とキャパシタ
とを並列に接続したものであることが望ましい。
とを並列に接続したものであることが望ましい。
【０００８】また、上記第１の導電型の第１のトランジ
スタはＰチャネル型のトランジスタで、上記第２の導電
型の第２のトランジスタはＮチャネル型のトランジスタ
で、上記一方の電源電圧はＶDDで、他方の上記他方の電
源電圧はＶSSであること、または、上記第１の導電型の
第１のトランジスタはＮチャネル型のトランジスタで、
上記第２の導電型の第２のトランジスタはＰチャネル型
のトランジスタで、上記一方の電源電圧はＶSSで、他方
の上記他方の電源電圧はＶDDであることが望ましい。
スタはＰチャネル型のトランジスタで、上記第２の導電
型の第２のトランジスタはＮチャネル型のトランジスタ
で、上記一方の電源電圧はＶDDで、他方の上記他方の電
源電圧はＶSSであること、または、上記第１の導電型の
第１のトランジスタはＮチャネル型のトランジスタで、
上記第２の導電型の第２のトランジスタはＰチャネル型
のトランジスタで、上記一方の電源電圧はＶSSで、他方
の上記他方の電源電圧はＶDDであることが望ましい。
【０００９】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【００１０】図１に、バンドギャップリファレンス型の
基準電圧回路と、この基準電圧回路に接続した本発明に
よる誤動作防止回路を示す。なお、本例の回路はＶDD基
準である。
基準電圧回路と、この基準電圧回路に接続した本発明に
よる誤動作防止回路を示す。なお、本例の回路はＶDD基
準である。
【００１１】同図において、１ａおよび１ｂはｎｐｎト
ランジスタ、１ｃはオペアンプ、１ｄ，１ｅおよび１ｆ
は抵抗であり、これらによりバンドギャップリファレン
ス型の基準電圧回路１が構成される。
ランジスタ、１ｃはオペアンプ、１ｄ，１ｅおよび１ｆ
は抵抗であり、これらによりバンドギャップリファレン
ス型の基準電圧回路１が構成される。
【００１２】また、２ａはＰチャネル型のトランジスタ
で、ゲートは接続点Ｃに接続し、ソースはＶDDに接続
し、ドレインは接続点Ｄに接続している。２ｂはＮチャ
ネル型のトランジスタで、ゲートは接続点Ｅに接続し、
ソースはＶSSに接続し、ドレインは接続点Ｃに接続して
いる。２ｃはインバータで、入力端子は接続点Ｄに接続
し、出力端子は接続点Ｅに接続している。２ｄは抵抗、
２ｅはキャパシタで、これらにより一方の端子が接続点
Ｄに接続し、他方の端子がＶSSに接続している時定数回
路を構成している。２ａ〜２ｅにより誤動作防止回路２
を構成する。
で、ゲートは接続点Ｃに接続し、ソースはＶDDに接続
し、ドレインは接続点Ｄに接続している。２ｂはＮチャ
ネル型のトランジスタで、ゲートは接続点Ｅに接続し、
ソースはＶSSに接続し、ドレインは接続点Ｃに接続して
いる。２ｃはインバータで、入力端子は接続点Ｄに接続
し、出力端子は接続点Ｅに接続している。２ｄは抵抗、
２ｅはキャパシタで、これらにより一方の端子が接続点
Ｄに接続し、他方の端子がＶSSに接続している時定数回
路を構成している。２ａ〜２ｅにより誤動作防止回路２
を構成する。
【００１３】つぎに、基準電圧回路１および誤動作防止
回路２の動作を、回路シミュレータ（ＳＰＩＣＥ）でシ
ミュレーションした結果に基づいて説明する。
回路２の動作を、回路シミュレータ（ＳＰＩＣＥ）でシ
ミュレーションした結果に基づいて説明する。
【００１４】いま、電源電圧を５ｖとし、基準電圧回路
１の端子Ａおよび端子Ｂにおける電圧とオペアンプ１ｃ
の出力電圧Ｖref の関係が図２に示したようになり、安
定点はＰａ，Ｐｂであるとする。この関係は、電源電圧
と、トランジスタ１ａおよび１ｂの各ベース・エミッタ
電圧および抵抗１ｄ，１ｅ，１ｆの各抵抗値とによって
決まる。同図からわかるように、出力電圧Ｖref の安定
点Ｐａは５ｖ、Ｐｂは約３．８ｖである。すなわち、基
準電圧回路１の正常動作時の基準電圧は３．８ｖであ
る。
１の端子Ａおよび端子Ｂにおける電圧とオペアンプ１ｃ
の出力電圧Ｖref の関係が図２に示したようになり、安
定点はＰａ，Ｐｂであるとする。この関係は、電源電圧
と、トランジスタ１ａおよび１ｂの各ベース・エミッタ
電圧および抵抗１ｄ，１ｅ，１ｆの各抵抗値とによって
決まる。同図からわかるように、出力電圧Ｖref の安定
点Ｐａは５ｖ、Ｐｂは約３．８ｖである。すなわち、基
準電圧回路１の正常動作時の基準電圧は３．８ｖであ
る。
【００１５】図３，４，５に、基準電圧回路１の動作中
にノイズ等によりオペアンプ１ｃの出力電圧Ｖref がＶ
DDに引張られた時からの誤動作防止回路２の接続点Ｃ，
Ｄの電圧および出力電圧Ｖref の時間的変化を示す。図
３は出力電圧Ｖref がＶDDに引張られた時を０ｎｓとし
て、それから４００ｎｓまでの各電圧値の変化を示した
もので、図４は図３に示した０ｎｓから２０ｎｓまでの
各電圧値の変化状態を拡大したもので、図５は図４に示
した０ｎｓから２ｎｓまでの各電圧値の変化状態を拡大
したものである。
にノイズ等によりオペアンプ１ｃの出力電圧Ｖref がＶ
DDに引張られた時からの誤動作防止回路２の接続点Ｃ，
Ｄの電圧および出力電圧Ｖref の時間的変化を示す。図
３は出力電圧Ｖref がＶDDに引張られた時を０ｎｓとし
て、それから４００ｎｓまでの各電圧値の変化を示した
もので、図４は図３に示した０ｎｓから２０ｎｓまでの
各電圧値の変化状態を拡大したもので、図５は図４に示
した０ｎｓから２ｎｓまでの各電圧値の変化状態を拡大
したものである。
【００１６】オペアンプ１ｃの出力電圧Ｖref がノイズ
等によりＶDDとなった場合、接続点Ｃの電圧はＶDDに、
接続点Ｄの電圧はＶSSに、接続点Ｅの電圧はＶDDとな
る。
等によりＶDDとなった場合、接続点Ｃの電圧はＶDDに、
接続点Ｄの電圧はＶSSに、接続点Ｅの電圧はＶDDとな
る。
【００１７】これによりトランジスタ２ｂが導通状態と
なるので、電圧Ｖref はＶSSへ引張られる。Ｖref がＶ
SSへ引張られると、トランジスタ２ａが導通状態とな
り、抵抗２ｄとキャパシタ２ｅからなる時定数回路に電
流が流れ、接続点Ｄの電圧がＶDDへ引張られていく。そ
の結果、インバータ２ｃが反転して、その出力端子であ
る接続点Ｅの電圧がＶSSとなり、トランジスタ２ｂが非
導通状態となって基準電圧回路１は正常動作状態に復帰
する。
なるので、電圧Ｖref はＶSSへ引張られる。Ｖref がＶ
SSへ引張られると、トランジスタ２ａが導通状態とな
り、抵抗２ｄとキャパシタ２ｅからなる時定数回路に電
流が流れ、接続点Ｄの電圧がＶDDへ引張られていく。そ
の結果、インバータ２ｃが反転して、その出力端子であ
る接続点Ｅの電圧がＶSSとなり、トランジスタ２ｂが非
導通状態となって基準電圧回路１は正常動作状態に復帰
する。
【００１８】以上のように、オペアンプ１ｃの出力電圧
Ｖref がＶDDとなった場合に、基準電圧回路１を自動的
に正常動作状態に復帰させる。
Ｖref がＶDDとなった場合に、基準電圧回路１を自動的
に正常動作状態に復帰させる。
【００１９】なお、上記実施例ではＶDD基準の場合につ
いて説明したが、ＶSS基準にした場合は、トランジスタ
２ａをＮチャネル型とし、トランジスタ２ｂをＰチャネ
ル型とすることにより、Ｖref がＶSSに引張られても、
上記と同様の動作によって自動的に正常な動作状態に復
帰させることができる。
いて説明したが、ＶSS基準にした場合は、トランジスタ
２ａをＮチャネル型とし、トランジスタ２ｂをＰチャネ
ル型とすることにより、Ｖref がＶSSに引張られても、
上記と同様の動作によって自動的に正常な動作状態に復
帰させることができる。
【００２０】
【発明の効果】本発明によれば、バンドギャップリファ
レンス型の基準電圧回路の出力電圧に変動が生じた際
に、自動的に正常動作状態に復帰させることができる。
レンス型の基準電圧回路の出力電圧に変動が生じた際
に、自動的に正常動作状態に復帰させることができる。
【図１】本発明の一実施例を示した電気回路図
【図２】基準電圧回路の動作を説明するための説明図
【図３】基準電圧回路および誤動作防止回路の動作を説
明するための説明図
明するための説明図
【図４】基準電圧回路および誤動作防止回路の動作を説
明するための説明図
明するための説明図
【図５】基準電圧回路および誤動作防止回路の動作を説
明するための説明図
明するための説明図
【図６】バンドギャップリファレンス型の基準電圧回路
を示した電気回路図
を示した電気回路図
【図７】基準電圧回路の安定点を説明するための説明図
【図８】従来例を示した電気回路図
２ａ トランジスタ ２ｂ トランジスタ ２ｃ インバータ ２ｄ 抵抗 ２ｅ キャパシタ
Claims (4)
- 【請求項１】 ゲートが第１の接続点に接続され、ソー
スが一方の電源電圧に接続され、ドレインが第２の接続
点に接続された第１の導電型の第１のトランジスタと、 ゲートが第３の接続点に接続され、ソースが他方の電源
電圧に接続され、ドレインが上記第１の接続点に接続さ
れた第２の導電型の第２のトランジスタと、入力端子が
上記第２の接続点に接続され、出力端子が上記第３の接
続点に接続されたインバータと、 一方の端子が上記第２の接続点に接続され、他方の端子
が上記他方の電源電圧に接続された時定数回路と、 を有し、上記第１の接続点にバンドギャップリファレン
ス型の基準電圧回路の出力が入力されることを特徴とす
る基準電圧回路の誤動作防止回路。 - 【請求項２】 請求項１に記載の基準電圧回路の誤動作
防止回路において、上記時定数回路は、抵抗とキャパシ
タとを並列に接続したものであることを特徴とする基準
電圧回路の誤動作防止回路。 - 【請求項３】 請求項１に記載の基準電圧回路の誤動作
防止回路において、上記第１の導電型の第１のトランジ
スタはＰチャネル型のトランジスタで、上記第２の導電
型の第２のトランジスタはＮチャネル型のトランジスタ
で、上記一方の電源電圧はＶDDで、他方の上記他方の電
源電圧はＶSSであることを特徴とする基準電圧回路の誤
動作防止回路。 - 【請求項４】 請求項１に記載の基準電圧回路の誤動作
防止回路において、上記第１の導電型の第１のトランジ
スタはＮチャネル型のトランジスタで、上記第２の導電
型の第２のトランジスタはＰチャネル型のトランジスタ
で、上記一方の電源電圧はＶSSで、他方の上記他方の電
源電圧はＶDDであることを特徴とする基準電圧回路の誤
動作防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14027194A JP2913365B2 (ja) | 1994-06-22 | 1994-06-22 | 基準電圧回路の誤動作防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14027194A JP2913365B2 (ja) | 1994-06-22 | 1994-06-22 | 基準電圧回路の誤動作防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH086656A true JPH086656A (ja) | 1996-01-12 |
| JP2913365B2 JP2913365B2 (ja) | 1999-06-28 |
Family
ID=15264899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14027194A Expired - Fee Related JP2913365B2 (ja) | 1994-06-22 | 1994-06-22 | 基準電圧回路の誤動作防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2913365B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003015280A1 (fr) * | 2001-08-03 | 2003-02-20 | Sony Corporation | Circuit de lancement |
| KR100813486B1 (ko) * | 2005-09-30 | 2008-03-13 | 도꼬가부시끼가이샤 | 전압공급 회로 |
-
1994
- 1994-06-22 JP JP14027194A patent/JP2913365B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003015280A1 (fr) * | 2001-08-03 | 2003-02-20 | Sony Corporation | Circuit de lancement |
| US6833742B2 (en) | 2001-08-03 | 2004-12-21 | Sony Corporation | Starter circuit |
| KR100813486B1 (ko) * | 2005-09-30 | 2008-03-13 | 도꼬가부시끼가이샤 | 전압공급 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2913365B2 (ja) | 1999-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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