JPS63291298A - プログラム回路 - Google Patents
プログラム回路Info
- Publication number
- JPS63291298A JPS63291298A JP62125225A JP12522587A JPS63291298A JP S63291298 A JPS63291298 A JP S63291298A JP 62125225 A JP62125225 A JP 62125225A JP 12522587 A JP12522587 A JP 12522587A JP S63291298 A JPS63291298 A JP S63291298A
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- circuit
- program circuit
- inverter
- high resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007664 blowing Methods 0.000 claims 1
- 238000001514 detection method Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラム回路に関し、特に半導体集積回路に
より形成されるプログラム回路に関する。
より形成されるプログラム回路に関する。
従来、この種のプログラム回路は、−例が第４図に示さ
れるように、ヒユーズ１、高抵抗２およびインバータ３
を備えて構成されており、所定の端子から供給されるＶ
ｃｃ電源入力に対応して、ヒユーズ１が未切断の場合に
はＡ点は“Ｈ”レベルとなり、プログラム回路の出力信
号は、インバータ３を介して出力されるが、その出力す
なわちＰ点の電位は明らかに“Ｌ”レベルとなる。また
、ヒユーズ１が切断の場合にはＡ点は°“Ｌ”レベルと
なり、インバータ３を介して反転されて出力される出力
信号、すなわちＰ点の電位は、“Ｈ”レベルとなる。
れるように、ヒユーズ１、高抵抗２およびインバータ３
を備えて構成されており、所定の端子から供給されるＶ
ｃｃ電源入力に対応して、ヒユーズ１が未切断の場合に
はＡ点は“Ｈ”レベルとなり、プログラム回路の出力信
号は、インバータ３を介して出力されるが、その出力す
なわちＰ点の電位は明らかに“Ｌ”レベルとなる。また
、ヒユーズ１が切断の場合にはＡ点は°“Ｌ”レベルと
なり、インバータ３を介して反転されて出力される出力
信号、すなわちＰ点の電位は、“Ｈ”レベルとなる。
すなわち、ヒユーズ１の切断・未切断に対応して、プロ
グラム回路の出力信号のレベル、すなわちＰ点の電位は
、それぞれ“Ｈ”レベルまたは“し”レベルに設定され
るのが一般である。
グラム回路の出力信号のレベル、すなわちＰ点の電位は
、それぞれ“Ｈ”レベルまたは“し”レベルに設定され
るのが一般である。
上述した従来のプログラム回路においては、通常ヒユー
ズ１の切断はレーザ光線等を用いて行われ、プログラム
回路の出力信号のレベルが“ＨＩ＋レベルに設定される
。この場合、レーザ光線等の強度のばらつき、照射位置
のずれ等によりヒユーズ１が完全に切断されず、所定端
子より供給されるＶ。。電源と高抵抗２との間に、高抵
抗が残る場合がある。この場合、Ａ点における電位は、
高抵抗２の抵抗値と不完全切断後に残る高抵抗の抵抗値
とにより定まるレベルとなり、結果的に、プログラム回
路の出力信号のレベル、すなわりＰ点のレベルが、周囲
の温度や電源の立上り方によっては、所定の“Ｈ”レベ
ルとして出力されないという欠点がある。
ズ１の切断はレーザ光線等を用いて行われ、プログラム
回路の出力信号のレベルが“ＨＩ＋レベルに設定される
。この場合、レーザ光線等の強度のばらつき、照射位置
のずれ等によりヒユーズ１が完全に切断されず、所定端
子より供給されるＶ。。電源と高抵抗２との間に、高抵
抗が残る場合がある。この場合、Ａ点における電位は、
高抵抗２の抵抗値と不完全切断後に残る高抵抗の抵抗値
とにより定まるレベルとなり、結果的に、プログラム回
路の出力信号のレベル、すなわりＰ点のレベルが、周囲
の温度や電源の立上り方によっては、所定の“Ｈ”レベ
ルとして出力されないという欠点がある。
本発明のプログラム回路は、所定の第１および第２の電
源の間に直列的に連結接続されるヒユーズと高抵抗との
接続点に、インバータの入力端を接続して形成されるプ
ログラム回路において、前記ヒユーズの不完全切断時に
おける前記接続点の電位に対応して、前記接続点から流
入する電流が増大するように構成され、且つ前記電流の
増を検出することにより前記ヒユーズの不完全切断を検
知することができる検知手段を備えて構成される。
源の間に直列的に連結接続されるヒユーズと高抵抗との
接続点に、インバータの入力端を接続して形成されるプ
ログラム回路において、前記ヒユーズの不完全切断時に
おける前記接続点の電位に対応して、前記接続点から流
入する電流が増大するように構成され、且つ前記電流の
増を検出することにより前記ヒユーズの不完全切断を検
知することができる検知手段を備えて構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。第１図
に示されるように、本実施例は、ヒユーズ１と、高抵抗
２と、インバータ３と、ＰＭＯＳトランジスタ４および
５と、ＮＭＯＳトランジスタ６および７と、抵抗８とを
備えて構成される。なお、ＰＭＯＳトランジスタ４およ
び５と、ＮＭｏ５トランジスタ６および７と、抵抗８と
は検出回路９を形成している。
に示されるように、本実施例は、ヒユーズ１と、高抵抗
２と、インバータ３と、ＰＭＯＳトランジスタ４および
５と、ＮＭＯＳトランジスタ６および７と、抵抗８とを
備えて構成される。なお、ＰＭＯＳトランジスタ４およ
び５と、ＮＭｏ５トランジスタ６および７と、抵抗８と
は検出回路９を形成している。
第１図において、ＰＭＯＳ）ランジスタ４およびＮＭＯ
Ｓトランジスタ５のスレッショルド電圧をインバータ３
を構成しているＭＯＳトランジスタのそれよりも低く設
定し、抵抗８の抵抗値を適当な値にすると、Ｂ点ならび
に０点の電位は、それぞれＡ点の電位の変化に応じて、
第３図に示されるように変化する。
Ｓトランジスタ５のスレッショルド電圧をインバータ３
を構成しているＭＯＳトランジスタのそれよりも低く設
定し、抵抗８の抵抗値を適当な値にすると、Ｂ点ならび
に０点の電位は、それぞれＡ点の電位の変化に応じて、
第３図に示されるように変化する。
ヒユーズ１の切断後も完全にヒユーズが切断されておら
ず、高抵抗２とＶＣＣ電源との間に高抵抗が残っている
場合に、Ａ点の電位が第３図に示されるＶ１〜■２の間
にある時には、Ｂ点ならびに０点の電位はＰＭＯＳ）ラ
ンジスタ５およびＮＭＯＳトランジスタ７のスレッショ
ルド電圧を越えるので、ＰＭＯＳトランジスタ５および
ＮＭＯＳトランジスタ７は共に“オン”の状態となり、
ＰＭＯＳトランジスタ５およびＮＭＯ３）ランジスタフ
より成るインバータにＶＣＣ電源よりＧＮＤ電源に向う
電流が流れる。
ず、高抵抗２とＶＣＣ電源との間に高抵抗が残っている
場合に、Ａ点の電位が第３図に示されるＶ１〜■２の間
にある時には、Ｂ点ならびに０点の電位はＰＭＯＳ）ラ
ンジスタ５およびＮＭＯＳトランジスタ７のスレッショ
ルド電圧を越えるので、ＰＭＯＳトランジスタ５および
ＮＭＯＳトランジスタ７は共に“オン”の状態となり、
ＰＭＯＳトランジスタ５およびＮＭＯ３）ランジスタフ
より成るインバータにＶＣＣ電源よりＧＮＤ電源に向う
電流が流れる。
ヒユーズ１が未切断または完全に切断されている場合に
は、Ａ点の電位は第３図における■２よりも高いか、ま
たは■１よりも低いため、ＰＭＯＳトランジスタ５およ
びＮＭＯ８）ランジスタフは共に゛オン′″の状態にな
ることはなく、従って前記インバータにＶＣＣ電源より
ＧＲＤ電源に向う電流は流れない。
は、Ａ点の電位は第３図における■２よりも高いか、ま
たは■１よりも低いため、ＰＭＯＳトランジスタ５およ
びＮＭＯ８）ランジスタフは共に゛オン′″の状態にな
ることはなく、従って前記インバータにＶＣＣ電源より
ＧＲＤ電源に向う電流は流れない。
すなわち、ヒユーズ１が完全に切断されていない場合に
は、ヒユーズ未切断または完全に切断されている場合よ
りも検知回路９に流れる電流値が増加する。この電流値
の増分により、ヒユーズ１の切断が不完全であることが
検知回路９により検知され、不完全切断の状態が除去さ
れる。なお、第３図には、Ａ点の電位に対応するＰ点の
電位の状況も示されている。
は、ヒユーズ未切断または完全に切断されている場合よ
りも検知回路９に流れる電流値が増加する。この電流値
の増分により、ヒユーズ１の切断が不完全であることが
検知回路９により検知され、不完全切断の状態が除去さ
れる。なお、第３図には、Ａ点の電位に対応するＰ点の
電位の状況も示されている。
第２図は本発明の第２の実施例の回路図である０本実施
例は、ヒユーズ１と、高抵抗２と、インバータ３および
１０と、ＮＭＯ３）ランジスタ１１と、検知回路９とを
備えて構成されている。
例は、ヒユーズ１と、高抵抗２と、インバータ３および
１０と、ＮＭＯ３）ランジスタ１１と、検知回路９とを
備えて構成されている。
第２図において、高抵抗２とＧＲＤ電源との間に挿入さ
れているＮＭＯＳトランジスタ１１のゲートには、所定
の端子を介してチップ選択信号Ｕ丁がインバータ１０に
より逆相信号として入力されている。チップ選択信号Ｃ
了は、チップ選択時に“Ｌ”レベルとなり、非選択時に
“Ｈ″レベルなる９前記第１の実施例においては、ヒユ
ーズ１の未切断時および不完切断時にヒユーズ１および
高抵抗２に直流電流が流れるが、この第２の実施例にお
いては、チップ非選択時に−ｙが“Ｈ”レベルとなり、
ＮＭｏ５トランジスタ１１のゲート入力が“Ｌ”レベル
となるためＮＭＯＳトランジスタ１１は“オブ゛の状態
となる。従って、ヒユーズ１および高抵抗２に直流電流
は流れない。
れているＮＭＯＳトランジスタ１１のゲートには、所定
の端子を介してチップ選択信号Ｕ丁がインバータ１０に
より逆相信号として入力されている。チップ選択信号Ｃ
了は、チップ選択時に“Ｌ”レベルとなり、非選択時に
“Ｈ″レベルなる９前記第１の実施例においては、ヒユ
ーズ１の未切断時および不完切断時にヒユーズ１および
高抵抗２に直流電流が流れるが、この第２の実施例にお
いては、チップ非選択時に−ｙが“Ｈ”レベルとなり、
ＮＭｏ５トランジスタ１１のゲート入力が“Ｌ”レベル
となるためＮＭＯＳトランジスタ１１は“オブ゛の状態
となる。従って、ヒユーズ１および高抵抗２に直流電流
は流れない。
また、チップ選択時においては、σ丁が“Ｌ”レベルと
なり、インバータ１０を介してＮＭＯＳトランジスタ１
１は°゛オン′の状態となるため、前記第１の実施例の
場合と同様の動作が行われる。なお検知回路９の内部構
成は、第１図に示される第１の実施例の場合と同様であ
る。
なり、インバータ１０を介してＮＭＯＳトランジスタ１
１は°゛オン′の状態となるため、前記第１の実施例の
場合と同様の動作が行われる。なお検知回路９の内部構
成は、第１図に示される第１の実施例の場合と同様であ
る。
以上説明したように、本発明は、ヒユーズが完全に切断
されていない場合に生じる電流増分を検知する手段を備
えることにより、プログラム回路におけるヒユーズ切断
の不完全状態を容易に検知して、当該障害を除去するこ
とができるという効果がある。
されていない場合に生じる電流増分を検知する手段を備
えることにより、プログラム回路におけるヒユーズ切断
の不完全状態を容易に検知して、当該障害を除去するこ
とができるという効果がある。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例の回路図、第３図は、前記第１の実施例にお
けるＢ、ＰおよびＣの各点の電圧を示す図、第４図は、
従来のプログラム回路の回路図である。 図において、１・・・ヒユーズ、２・・・高抵抗、３・
・・インバータ、４．５・・・ＰＭＯＳトランジスタ、
６．７．１１・・・ＮＭＯ３）ランジスタ、８・・・抵
抗、９・・・検知回路、１０・・・インバータ。
２の実施例の回路図、第３図は、前記第１の実施例にお
けるＢ、ＰおよびＣの各点の電圧を示す図、第４図は、
従来のプログラム回路の回路図である。 図において、１・・・ヒユーズ、２・・・高抵抗、３・
・・インバータ、４．５・・・ＰＭＯＳトランジスタ、
６．７．１１・・・ＮＭＯ３）ランジスタ、８・・・抵
抗、９・・・検知回路、１０・・・インバータ。
Claims (1)
- 所定の第１および第２の電源の間に直列的に連結接続
されるヒューズと高抵抗との接続点に、インバータの入
力端を接続して形成されるプログラム回路において、前
記ヒューズの不完全切断時における前記接続点の電位に
対応して、前記接続点から流入する電流が増大するよう
に形成され、且つ前記電流の増を検出することにより前
記ヒューズの不完全切断を検知することができる検知手
段を備えることを特徴とするプログラム回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125225A JPS63291298A (ja) | 1987-05-21 | 1987-05-21 | プログラム回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125225A JPS63291298A (ja) | 1987-05-21 | 1987-05-21 | プログラム回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63291298A true JPS63291298A (ja) | 1988-11-29 |
Family
ID=14904931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62125225A Pending JPS63291298A (ja) | 1987-05-21 | 1987-05-21 | プログラム回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63291298A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0886381A1 (en) * | 1997-05-29 | 1998-12-23 | Nec Corporation | Output logic setting circuit in semiconductor integrated circuit. |
| KR100315027B1 (ko) * | 1998-12-28 | 2002-02-19 | 박종섭 | 반도체메모리장치의리페어회로 |
-
1987
- 1987-05-21 JP JP62125225A patent/JPS63291298A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0886381A1 (en) * | 1997-05-29 | 1998-12-23 | Nec Corporation | Output logic setting circuit in semiconductor integrated circuit. |
| US6157240A (en) * | 1997-05-29 | 2000-12-05 | Nec Corporation | Output logic setting circuit in semiconductor integrated circuit |
| KR100315027B1 (ko) * | 1998-12-28 | 2002-02-19 | 박종섭 | 반도체메모리장치의리페어회로 |
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