JP2002185301A

JP2002185301A - 半導体装置及び制御方法

Info

Publication number: JP2002185301A
Application number: JP2000382699A
Authority: JP
Inventors: Tatsuo Kato; 達夫加藤; Tomio Mihashi; 富雄三橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-12-15
Filing date: 2000-12-15
Publication date: 2002-06-28
Also published as: US6580285B2; US20020075033A1

Abstract

(57)【要約】【課題】プロセス条件及び／又は温度等が変化した場
合にも、バッファ用トランジスタのスイッチング速度を
適正値に制御することができる入出力バッファ又は出力
バッファを含む半導体装置を提供することを課題とす
る。【解決手段】本発明の半導体装置は、バッファ用トラ
ンジスタを含む出力バッファ又は入出力バッファ（２
８，２９）と、バッファ用トランジスタのサイズを変化
させる制御回路（２１ｐ，２１ｎ，２２，２３）を有す
る。その制御回路は、プロセス条件及び／又は温度に応
じて変化するバッファ用トランジスタ又は検出用トラン
ジスタのスイッチング速度に基づき、バッファ用トラン
ジスタのサイズを変化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に出力バッファ又は入出力バッファを含む半導体
装置に関する。

【０００２】

【従来の技術】図１６は、従来の出力バッファの回路図
である。トランジスタサイズが小さくて駆動能力が小さ
いバッファ１１０は高電源電圧用のバッファであり、ト
ランジスタサイズが大きくて駆動能力が大きいバッファ
１２０は低電源電圧用のバッファである。電源電圧の高
低を検出し、それに応じてバッファ１１０又は１２０の
いずれかが選択される。バッファ１１０は、Ｐチャネル
ＭＯＳ（metal oxide semiconductor）トランジスタ１
１１及び１１２並びにＮチャネルＭＯＳトランジスタ１
１３及び１１４を含む。バッファ１２０は、Ｐチャネル
ＭＯＳトランジスタ１２１及び１２２並びにＮチャネル
ＭＯＳトランジスタ１２３及び１２４を含む。

【０００３】コンパレータ１０２は、電源電圧と基準電
圧発生回路１０１が生成する基準電圧とを比較する。イ
ンバータ１０３は、コンパレータ１０２の出力を論理反
転させてトランジスタ１１２及び１２３のゲートに出力
する。インバータ１０４は、インバータ１０３の出力を
論理反転させてトランジスタ１１３及び１２２のゲート
に出力する。トランジスタ１１１，１１４，１２１，１
２４のゲートには、入力信号Ｓｉｎが供給される。電源
電圧が高いときには、トランジスタ１１２及び１１３が
オンし、トランジスタ１２２及び１２３がオフするの
で、バッファ１１０が選択される。一方、電源電圧が低
いときには、トランジスタ１２２及び１２３がオンし、
トランジスタ１１２及び１１３がオフするので、バッフ
ァ１２０が選択される。バッファ１１０又は１２０の出
力は、出力信号Ｓｏｕｔとして出力される。出力信号Ｓ
ｏｕｔは、入力信号Ｓｉｎの論理反転信号になる。

【０００４】

【発明が解決しようとする課題】半導体に作り込まれる
ＣＭＯＳ（complementary metal oxide semiconducto
r）トランジスタは、上記の電源電圧の他、プロセス条
件、温度等によりスイッチング速度が変化する。スイッ
チング速度が変化すると、以下の問題が生ずる。

【０００５】図４は、トランジスタのスイッチング速度
が適正な場合の入力信号Ｓｉｎ及び出力信号Ｓｏｕｔの
波形を示す。出力信号Ｓｏｕｔは、グランド電位（０
Ｖ）から電源電圧ＶＤＤまでの間でほぼ矩形状に変化す
る。スイッチング速度が適正な場合には、このような適
正な出力信号Ｓｏｕｔが出力される。

【０００６】図１７（Ａ）は、トランジスタのスイッチ
ング速度が遅過ぎる場合の入力信号Ｓｉｎ及び出力信号
Ｓｏｕｔの波形を示す。出力信号Ｓｏｕｔは、立ち上が
り速度及び立ち下がり速度が遅く、電源電圧ＶＤＤに達
する前に立ち下がる。この結果、ハイレベル及びローレ
ベルからなる２値論理において、出力信号Ｓｏｕｔの動
作が遅れ、誤動作を引き起こすことがある。

【０００７】図１７（Ｂ）は、トランジスタのスイッチ
ング速度が速過ぎる場合の入力信号Ｓｉｎ及び出力信号
Ｓｏｕｔの波形を示す。出力信号Ｓｏｕｔは、立ち上が
り時及び立ち下がり時に過大なオーバーシュート及びア
ンダーシュートが生じる。この結果、出力信号Ｓｏｕｔ
が論理値のスレッショルドレベルを意に反して超えてし
まい、誤動作を引き起こすことがある。また、オーバー
シュート及びアンダーシュートにより、大きなノイズが
発生してしまう。

【０００８】図１６に示した出力バッファでは、電源電
圧の変化によりトランジスタのスイッチング速度が変化
した場合には、バッファ１１０又は１２０のいずれかを
選択することにより、トランジスタのスイッチング速度
を適正値にすることができる。しかし、プロセス条件又
は温度等の変化によりトランジスタのスイッチング速度
が変化した場合には、対応することができず、上記の図
１７（Ａ）又は図１７（Ｂ）に示した問題が生ずる。

【０００９】本発明の目的は、プロセス条件及び／又は
温度等が変化した場合にも、トランジスタのスイッチン
グ速度を適正値に制御することができる入出力バッファ
又は出力バッファを含む半導体装置及びその制御方法を
提供することである。

【００１０】本発明の他の目的は、トランジスタのスイ
ッチング速度を検出することができる半導体装置を提供
することである。

【００１１】

【課題を解決するための手段】本発明の半導体装置は、
バッファ用トランジスタを含む出力バッファ又は入出力
バッファと、バッファ用トランジスタのサイズを変化さ
せる制御回路を有する。その制御回路は、プロセス条件
及び／又は温度に応じて変化するバッファ用トランジス
タ又は検出用トランジスタのスイッチング速度に基づ
き、バッファ用トランジスタのサイズを変化させる。

【００１２】プロセス条件及び／又は温度に応じて変化
するバッファ用トランジスタ又は検出用トランジスタの
スイッチング速度を予め又はリアルタイムで検出し、そ
のスイッチング速度に応じてバッファ用トランジスタの
サイズを変化させる。プロセス条件及び／又は温度が変
化しても、それに応じてバッファ用トランジスタのサイ
ズを変化させることにより、バッファ用トランジスタの
スイッチング速度を適正値にすることができる。

【００１３】

【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態によるトランジスタのスイッチング
速度検出回路２１ｎの構成例を示す回路図である。

【００１４】まず、このスイッチング速度検出回路２１
ｎの構成を説明する。抵抗１及び２は、電源電位及びグ
ランド電位の間に直列接続される。抵抗４は、一端が電
源電位に接続され、他端がＮチャネルＭＯＳトランジス
タ５のドレインに接続される。トランジスタ５は、ゲー
トが電源電位に接続され、ソースがグランド電位に接続
され、オン状態を維持する。コンパレータ６は、＋端子
が抵抗１及び２の相互接続点に接続され、−端子が抵抗
４及びトランジスタ５の相互接続点に接続され、出力端
子がインバータ７の入力端子に接続される。インバータ
７は、論理否定（ＮＯＴ）回路であり、コンパレータ６
の出力を論理反転させて信号Ｓ１として出力する。

【００１５】次に、図２のグラフを参照しながら、上記
のスイッチング速度検出回路２１ｎの動作を説明する。
図２のグラフは、横軸が電源電圧を示し、縦軸がコンパ
レータ６の＋端子及び−端子への入力電圧を示す。コン
パレータ６において、＋端子には抵抗１及び２により抵
抗分圧された基準電圧１１が入力され、−端子にはトラ
ンジスタ５のソース−ドレイン間の電圧１２が入力され
る。

【００１６】基準電圧１１は、電源電圧に比例する。電
圧１２は、電源電圧が所定値以上の飽和領域で一定値と
なり、その飽和領域ではトランジスタ５に流れるドレイ
ン電流の大きさに応じて例えば電圧１２ａ，１２ｂ又は
１２ｃのいずれかに変わる。電圧１２ａはドレイン電流
が小さいとき、電圧１２ｂはドレイン電流が中くらいの
とき、電圧１２ｃはドレイン電流が大きいときの電圧で
ある。電圧１２ａは、ドレイン電流が小さく、トランジ
スタ５のオン抵抗が大きいので、ＣＲ時定数が大きくな
り、トランジスタ５のスイッチング速度が遅いことを意
味する。逆に、電圧１２ｃは、ドレイン電流が大きく、
トランジスタ５のオン抵抗が小さいので、ＣＲ時定数が
小さくなり、トランジスタ５のスイッチング速度が速い
ことを意味する。すなわち、電圧１２が高ければスイッ
チング速度が遅く、電圧１２が低ければスイッチング速
度が速いことを意味する。スイッチング速度は、ドレイ
ン電流にほぼ比例する。

【００１７】コンパレータ６は、所定の電源電圧におい
て、＋端子の電圧１１と−端子の電圧１２を比較し、＋
端子の電圧１１の方が高ければハイレベルを出力し、−
端子の電圧１２の方が高ければローレベルを出力する。
すなわち、コンパレータ６は、トランジスタ５のドレイ
ン電流が小さくてスイッチング速度が遅いときにはロー
レベルを出力し、トランジスタ５のドレイン電流が大き
くてスイッチング速度が速いときにはハイレベルを出力
する。

【００１８】インバータ７は、コンパレータ６の出力を
論理反転して信号Ｓ１として出力する。すなわち、信号
Ｓ１は、トランジスタ５のドレイン電流が小さくてスイ
ッチング速度が遅いときにはハイレベルを出力し、トラ
ンジスタ５のドレイン電流が大きくてスイッチング速度
が速いときにはローレベルを出力する。

【００１９】図３は、第１の実施形態によるスイッチン
グ速度検出回路及び出力バッファを含む半導体装置の構
成例を示す回路図である。Ｎチャネル用スイッチング速
度検出回路２１ｎは、図１に示したスイッチング速度検
出回路２１ｎと同じである。Ｐチャネル用スイッチング
速度検出回路２１ｐは、ＰチャネルＭＯＳトランジスタ
のスイッチング速度を検出するための回路であり、図１
のスイッチング速度検出回路２１ｎにおいて、Ｎチャネ
ルＭＯＳトランジスタ５の代わりに、ＰチャネルＭＯＳ
トランジスタを設け、そのＰチャネルＭＯＳトランジス
タのゲートにグランド電位を接続したものである。

【００２０】Ｎチャネル用スイッチング速度検出回路２
１ｎは、スイッチング速度が遅いときにハイレベルを出
力し、スイッチング速度が速いときにローレベルを出力
する。Ｐチャネル用スイッチング速度検出回路２１ｐ
は、スイッチング速度が速いときにハイレベルを出力
し、スイッチング速度が遅いときにローレベルを出力す
る。

【００２１】論理和（ＯＲ）回路２２は、一方の入力が
Ｐチャネル用スイッチング速度検出回路２１ｐの出力に
接続され、他方の入力が入力信号Ｓｉｎの線が接続され
る。論理積（ＡＮＤ）回路２３は、一方の入力がＮチャ
ネル用スイッチング速度検出回路２１ｎの出力に接続さ
れ、他方の入力が入力信号Ｓｉｎの線が接続される。

【００２２】第１のバッファ２８は、ＰチャネルＭＯＳ
トランジスタ２４とＮチャネルＭＯＳトランジスタ２５
とからなるＣＭＯＳトランジスタを含む。第２のバッフ
ァ２９は、ＰチャネルＭＯＳトランジスタ２６とＮチャ
ネルＭＯＳトランジスタ２７とからなるＣＭＯＳトラン
ジスタを含む。

【００２３】まず、第１のバッファ２８の構成を説明す
る。ＰチャネルＭＯＳトランジスタ２４は、ゲートがＯ
Ｒ回路２２の出力に接続され、ソースが電源電位に接続
され、ドレインがトランジスタ２５のドレインに接続さ
れる。ＮチャネルＭＯＳトランジスタ２５は、ゲートが
ＡＮＤ回路２３の出力に接続され、ソースがグランド電
位に接続される。トランジスタ２４のドレインとトラン
ジスタ２５のドレインとの相互接続点は、出力信号Ｓｏ
ｕｔの線に接続される。

【００２４】次に、第２のバッファ２９の構成を説明す
る。ＰチャネルＭＯＳトランジスタ２６は、ゲートが入
力信号Ｓｉｎの線に接続され、ソースが電源電位に接続
され、ドレインがトランジスタ２７のドレインに接続さ
れる。ＮチャネルＭＯＳトランジスタ２７は、ゲートが
入力信号Ｓｉｎの線に接続され、ソースがグランド電位
に接続される。トランジスタ２６のドレインとトランジ
スタ２７のドレインとの相互接続点は、出力信号Ｓｏｕ
ｔの線に接続される。

【００２５】次に、この半導体装置の動作を説明する。
Ｐチャネル用スイッチング速度検出回路２１ｐは、Ｐチ
ャネルＭＯＳトランジスタのスイッチング速度が速いと
きにハイレベルを出力し、ＰチャネルＭＯＳトランジス
タのスイッチング速度が遅いときにローレベルを出力す
る。Ｎチャネル用スイッチング速度検出回路２１ｎは、
ＮチャネルＭＯＳトランジスタのスイッチング速度が速
いときにローレベルを出力し、ＮチャネルＭＯＳトラン
ジスタのスイッチング速度が遅いときにハイレベルを出
力する。

【００２６】まず、トランジスタのスイッチング速度が
比較的速い場合（適正な場合）を説明する。Ｐチャネル
用スイッチング速度検出回路２１ｐはハイレベルを出力
し、Ｎチャネル用スイッチング速度検出回路２１ｎはロ
ーレベルを出力する。ＯＲ回路２２は、Ｐチャネル用ス
イッチング速度検出回路２１ｐからハイレベルを受ける
ので、入力信号Ｓｉｎのレベルに関係なく、常にハイレ
ベルを出力する。トランジスタ２４のゲートには常にハ
イレベルが供給されるので、トランジスタ２４はオフし
て出力信号Ｓｏｕｔの線と電源電位との間を切断する。
ＡＮＤ回路２３は、Ｎチャネル用スイッチング速度検出
回路２１ｎからローレベルを受けるので、入力信号Ｓｉ
ｎのレベルに関係なく、常にローレベルを出力する。ト
ランジスタ２５のゲートには常にローレベルが供給され
るので、トランジスタ２５はオフして出力信号Ｓｏｕｔ
の線とグランド電位との間を切断する。

【００２７】その結果、第１のバッファ２８が動作せ
ず、第２のバッファ２９のみが動作する。入力信号Ｓｉ
ｎがハイレベルになると、トランジスタ２６がオフし、
トランジスタ２７がオンする。これにより、出力信号Ｓ
ｏｕｔの線は、グランド電位に接続され、ローレベルに
なる。逆に、入力信号Ｓｉｎがローレベルになると、ト
ランジスタ２６がオンし、トランジスタ２７がオフす
る。これにより、出力信号Ｓｏｕｔの線は、電源電位に
接続され、ハイレベルになる。図４に示すように、出力
信号Ｓｏｕｔは、入力信号Ｓｉｎの論理反転信号として
出力される。その際、バッファ用トランジスタのスイッ
チング速度は適正値になっている。

【００２８】次に、トランジスタのスイッチング速度が
遅い場合を説明する。Ｐチャネル用スイッチング速度検
出回路２１ｐはローレベルを出力し、Ｎチャネル用スイ
ッチング速度検出回路２１ｎはハイレベルを出力する。
ＯＲ回路２２は、Ｐチャネル用スイッチング速度検出回
路２１ｐからローレベルを受けるので、入力信号Ｓｉｎ
と同じ信号を出力する。ＡＮＤ回路２３は、Ｎチャネル
用スイッチング速度検出回路２１ｎからハイレベルを受
けるので、入力信号Ｓｉｎと同じ信号を出力する。Ｐチ
ャネルＭＯＳトランジスタ２４及び２６は、共にゲート
に入力信号Ｓｉｎが供給されるので、同じ動作を行う。
ＮチャネルＭＯＳトランジスタ２５及び２７は、共にゲ
ートに入力信号Ｓｉｎが供給されるので、同じ動作を行
う。

【００２９】その結果、第１のバッファ２８及び第２の
バッファ２９が並列に接続されて動作する。すなわち、
入力信号Ｓｉｎがハイレベルのときには、トランジスタ
２４及び２６がオフし、トランジスタ２５及び２７がオ
ンして並列に接続されて動作する。出力信号Ｓｏｕｔの
線は、グランド電位に接続され、ローレベルになる。こ
れにより、トランジスタのゲート幅を大きくしたのと同
等になり、バッファの駆動能力が大きくなる。逆に、入
力信号Ｓｉｎがローレベルのときには、トランジスタ２
５及び２７がオフし、トランジスタ２４及び２６がオン
して並列に接続されて動作する。出力信号Ｓｏｕｔの線
は、電源電位に接続され、ハイレベルになる。これによ
り、トランジスタのゲート幅を大きくしたのと同等にな
り、バッファの駆動能力が大きくなる。図４に示すよう
に、出力信号Ｓｏｕｔは、入力信号Ｓｉｎの論理反転信
号として出力される。その際、第１のバッファ２８及び
第２のバッファ２９の両方が動作しているので、トラン
ジスタのスイッチング速度は適正値になっている。

【００３０】以上のように、トランジスタのスイッチン
グ速度が比較的速い場合には第２のバッファ２９のみを
動作させ、トランジスタのスイッチング速度が遅い場合
には第１のバッファ２８および第２のバッファ２９の両
方を動作させることにより、バッファ用トランジスタの
スイッチング速度を常に適正値にすることができる。

【００３１】スイッチング速度が遅過ぎると、図１７
（Ａ）に示したように、出力信号Ｓｏｕｔは立ち上がり
速度及び立ち下がり速度が遅くなり、誤動作を引き起こ
す。逆に、スイッチング速度が速過ぎると、図１７
（Ｂ）に示したように、出力信号Ｓｏｕｔは立ち上がり
時及び立ち下がり時に過大なオーバーシュート及びアン
ダーシュートが生じ、誤動作を引き起こしたり、大きな
ノイズを引き起こす。

【００３２】スイッチング速度は、電源電圧の変化の
他、プロセス条件や温度等の変化によっても変わる。本
実施形態による半導体装置では、電源電圧、プロセス条
件及び／又は温度等が変化しても、スイッチング速度検
出回路２１ｐ，２１ｎでスイッチング速度を検出し、そ
の検出値に応じてバッファ用トランジスタのサイズを変
化させることにより、図４に示すように、スイッチング
速度を常に適正値にすることができる。

【００３３】（第２の実施形態）第１の実施形態のスイ
ッチング速度検出回路２１ｎ，２１ｐは、スイッチング
速度が速いか遅いかの２状態を検出する場合を示した
が、本発明の第２の実施形態では、スイッチング速度を
３状態以上に分けて検出することができる。本実施形態
では、３状態のスイッチング速度を検出する場合を例に
説明する。

【００３４】図５は、本発明の第２の実施形態によるＮ
チャネル用スイッチング速度検出回路４１ｎの構成例を
示す回路図である。３つの抵抗３１，３２，３３は、電
源電位とグランド電位との間に直列接続される。抵抗４
は、一端が電源電位に接続され、他端がＮチャネルＭＯ
Ｓトランジスタ４のドレインに接続される。トランジス
タ５は、ゲートが電源電位に接続され、ソースがグラン
ド電位に接続される。第１のコンパレータ６ａは、＋端
子が抵抗３１及び３２の相互接続点に接続され、−端子
がトランジスタ５のドレインと抵抗４との相互接続点に
接続される。インバータ７ａは、入力が第１のコンパレ
ータ６ａの出力に接続され、出力が信号Ｓ１の線に接続
される。第２のコンパレータ６ｂは、＋端子が抵抗３２
及び３３の相互接続点に接続され、−端子がトランジス
タ５のドレインと抵抗４との相互接続点に接続される。
インバータ７ｂは、入力が第２のコンパレータ６ｂの出
力に接続され、出力が信号Ｓ２の線に接続される。

【００３５】第１のコンパレータ６ａは、高基準電圧１
１ａとトランジスタ５のソース−ドレイン間の電圧１２
を比較し、高基準電圧１１ａの方が大きければハイレベ
ルを出力し、電圧１２の方が大きければローレベルを出
力する。第２のコンパレータ６ｂは、低基準電圧１１ｂ
とトランジスタ５のソース−ドレイン間の電圧１２を比
較し、低基準電圧１１ｂの方が大きければハイレベルを
出力し、電圧１２の方が大きければローレベルを出力す
る。図６に示すように、高基準電圧１１ａ及び低基準電
圧１１ｂを基準にして、電圧１２を比較することによ
り、３状態のスイッチング速度を信号Ｓ１及びＳ２とし
て検出することができる。

【００３６】図７は、第２の実施形態によるスイッチン
グ速度検出回路及び出力バッファを含む半導体装置の構
成例を示す回路図である。Ｎチャネル用スイッチング速
度検出回路４１ｎは、図６に示した回路と同じ回路であ
る。Ｐチャネル用スイッチング速度検出回路４１ｐは、
第１の実施形態と同様に、図６のＮチャネル用スイッチ
ング速度検出回路４１ｎにＰチャネルＭＯＳトランジス
タを組み込んだものである。

【００３７】ＯＲ回路２２ａは、一方の入力にＰチャネ
ル用スイッチング速度検出回路４１ｐの信号Ｓ１が供給
され、他方の入力に入力信号Ｓｉｎが供給される。ＯＲ
回路２２ｂは、一方の入力にＰチャネル用スイッチング
速度検出回路４１ｐの信号Ｓ２が供給され、他方の入力
に入力信号Ｓｉｎが供給される。

【００３８】ＡＮＤ回路２３ａは、一方の入力にＮチャ
ネル用スイッチング速度検出回路４１ｎの信号Ｓ１が供
給され、他方の入力に入力信号Ｓｉｎが供給される。Ａ
ＮＤ回路２３ｂは、一方の入力にＮチャネル用スイッチ
ング速度検出回路４１ｎの信号Ｓ２が供給され、他方の
入力に入力信号Ｓｉｎが供給される。

【００３９】第１のバッファ２８ａは、ＰチャネルＭＯ
Ｓトランジスタ２４ａ及びＮチャネルＭＯＳトランジス
タ２５ａを含む。トランジスタ２４ａのゲートは、ＯＲ
回路２２ａの出力に接続される。トランジスタ２５ａの
ゲートは、ＡＮＤ回路２３ａの出力に接続される。

【００４０】第２のバッファ２８ｂは、ＰチャネルＭＯ
Ｓトランジスタ２４ｂ及びＮチャネルＭＯＳトランジス
タ２５ｂを含む。トランジスタ２４ｂのゲートは、ＯＲ
回路２２ｂの出力に接続される。トランジスタ２５ｂの
ゲートは、ＡＮＤ回路２３ｂの出力に接続される。

【００４１】第３のバッファ２９は、ＰチャネルＭＯＳ
トランジスタ２６及びＮチャネルＭＯＳトランジスタ２
７を含む。トランジスタ２６及び２７のゲートには、入
力信号Ｓｉｎが供給される。

【００４２】スイッチング速度検出回路４１ｐ，４１ｎ
は、高速、中速及び低速の３状態のスイッチング速度検
出結果を出力する。高速の場合は、第３のバッファ２９
のみが動作する。中速の場合は、第２のバッファ２８ｂ
及び第３のバッファ２９が動作する。低速の場合は、第
１〜第３のバッファ２８ａ，２８ｂ，２９が動作する。

【００４３】検出されたスイッチング速度が遅いほど、
並列に接続するバッファすなわちトランジスタの数を増
やすことにより、バッファの駆動能力を大きくする。プ
ロセス条件や温度等が変化しても、常に適正なスイッチ
ング速度に制御することができる。以上は、３状態のス
イッチング速度を検出する場合を説明したが、同様に、
４状態以上のスイッチング速度を検出して、バッファ用
トランジスタのスイッチング速度を制御することができ
る。検出可能な状態数を増やすほど、高精度のスイッチ
ング速度の制御を行うことができる。

【００４４】（第３の実施形態）図８は、本発明の第３
の実施形態による出力バッファを含む半導体装置の構成
例を示す回路図である。第３の実施形態では、第１の実
施形態（図３）でのスイッチング速度検出回路２１ｐ，
２１ｎの代わりに、不揮発性メモリ５１及びドレイン電
流測定結果レジスタ５２を設けたものであり、その他の
点は第１の実施形態と同じである。

【００４５】まず、前段階として、ウエハ状態で行うＰ
Ｐ試験（ウエハテスト：ｗａｆｅｒｔｅｓｔ）又はパッ
ケージ状態で行うＦＴ試験（ファイナルテスト：ｆｉｎ
ａｌｔｅｓｔ）時に、バッファ用又は検出用ＭＯＳト
ランジスタのドレイン電流を測定しておく。その測定さ
れたドレイン電流に応じて、そのトランジスタのスイッ
チング速度がわかる。ドレイン電流が小さければスイッ
チング速度が遅く、ドレイン電流が大きければスイッチ
ング速度が速い。

【００４６】不揮発性メモリ５１には、そのスイッチン
グ速度の情報を記憶させておく。このスイッチング速度
の情報は、上記と同様に、２状態又は３状態以上の分解
能の情報とすることができるが、以下、２状態の場合を
例に説明する。不揮発性メモリ５１は、電源を切っても
記憶内容を保持することができる。

【００４７】ドレイン電流測定結果レジスタ５２は、不
揮発性メモリ５１からドレイン電流すなわちスイッチン
グ速度の情報を読み出し、第１の実施形態（図３）のス
イッチング速度検出回路２１ｐ，２１ｎと同様の出力を
行う。すなわち、ドレイン電流測定結果レジスタ５２
は、スイッチング速度が遅いときには、ＯＲ回路２２に
ローレベルを出力してＡＮＤ回路２３にハイレベルを出
力し、スイッチング速度が速いときには、ＯＲ回路２２
にハイレベルを出力してＡＮＤ回路２３にローレベルを
出力する。その後の動作は、第１の実施形態（図３）と
同様である。

【００４８】第３の実施形態によれば、第１の実施形態
に比べ、スイッチング速度検出回路２１ｐ，２１ｎの代
わりに不揮発性メモリ５１及びドレイン電流測定結果レ
ジスタ５２を用いるので、半導体装置の小型化及び低コ
スト化を図ることができる。ただし、第３の実施形態で
は、第１の実施形態のようにリアルタイムにスイッチン
グ速度を検出して制御していないので、温度の変動に対
応することができないが、プロセス条件の変動に対応す
ることができる。すなわち、不揮発性メモリ５１には、
プロセス条件の変動を加味したスイッチング速度の情報
が記憶され、それによりバッファ用トランジスタのスイ
ッチング速度の制御が行われる。

【００４９】（第４の実施形態）図９は、本発明の第４
の実施形態による出力バッファを含む半導体装置の構成
例を示す回路図である。第４の実施形態では、第１の実
施形態（図３）でのスイッチング速度検出回路２１ｐ，
２１ｎの代わりに、ヒューズ６１，６２，６３，６４を
設けたものであり、その他の点は第１の実施形態と同じ
である。

【００５０】まず、前段階として、第３の実施形態と同
様に、ウエハ状態で行うＰＰ試験又はパッケージ状態で
行うＦＴ試験時に、バッファ用又は検出用ＭＯＳトラン
ジスタのドレイン電流を測定しておく。次に、その測定
されたドレイン電流に応じて、ヒューズ６１及び６２の
いずれかを切断し、かつヒューズ６３及び６４のいずれ
かを切断する。ドレイン電流が小さいとき、すなわちス
イッチング速度が遅いときには、ヒューズ６１及び６４
を切断し、ヒューズ６２及び６３を接続したままにして
おく。逆に、ドレイン電流が大きいとき、すなわちスイ
ッチング速度が速いときには、ヒューズ６２及び６３を
切断し、ヒューズ６１及び６４を接続したままにしてお
く。ヒューズ６１〜６４を切断するには、例えばレーザ
照射により行うことができる。この半導体装置の動作
は、第１の実施形態（図３）及び第３の実施形態（図
８）と同様である。

【００５１】第４の実施形態によれば、第３の実施形態
と同様な効果を有するが、第３の実施形態よりもさらに
半導体装置の小型化及び低コスト化を図ることができ
る。なお、第３の実施形態では不揮発性メモリを用い、
第４の実施形態ではヒューズを用いる場合を説明した
が、その他のメモリを用いてもよい。

【００５２】（第５の実施形態）図１０は、本発明の第
５の実施形態による入出力バッファを含む半導体装置の
構成例を示す。第５の実施形態による半導体装置は、第
１〜第４の実施形態の出力バッファにインバータ７５を
追加し、入出力バッファを構成したものである。

【００５３】この半導体装置は、半導体チップ７７内に
設けられる。半導体チップ７７は、出力信号Ｓｏｕｔの
線を介して、ＩＣパッケージのピン７６に接続される。
インバータ７５の入力は、ピン７６に接続される。

【００５４】この入出力バッファは、出力状態のときに
は第１〜第４の実施形態のような接続になり、入力状態
のときには図１０に示すような接続に制御される。すな
わち、入力状態では、ＰチャネルＭＯＳトランジスタ２
６のゲートをハイレベルにし、ＮチャネルＭＯＳトラン
ジスタ２７のゲートをローレベルにする。これより、ト
ランジスタ２６及び２７はオフになる。その後、ピン７
６から入力された信号は、インバータ７５に入力され
る。第１〜第４の実施形態では出力バッファを用いる場
合を説明したが、第５の実施形態によれば第１〜第４の
実施形態に入出力バッファを用いることができる。

【００５５】（第６の実施形態）図１１は、本発明の第
６の実施形態による入出力バッファを含む半導体装置の
構成例を示す回路図である。図１１は入出力バッファの
出力状態を示すものであるが、入力状態のときには上記
の図１０のような構成に制御される。第６の実施形態
は、第１の実施形態（図３）に比べ、ラッチ回路７２
ｐ，７２ｎ及び入出力制御回路７１を付加したものであ
り、その他の点は第１の実施形態と同様である。本実施
形態では、出力信号の安定化を図るために、出力状態で
はバッファのサイズすなわちバッファ用トランジスタの
サイズを変更させず、入力状態でのみバッファ用トラン
ジスタのサイズを変更可能にする。

【００５６】入出力切り替え信号ＣＴＬは、入力状態又
は出力状態のいずれかを示す信号である。信号ＣＴＬが
出力状態を示すときには、入出力制御回路７１は、入力
信号ＳｉｎをＯＲ回路２２、ＡＮＤ回路２３、トランジ
スタ２６及び２７のゲートに供給する。信号ＣＴＬが入
力状態を示すときには、入出力制御回路７１は、トラン
ジスタ２４，２５，２６，２７をオフするための信号
を、ＯＲ回路２２、ＡＮＤ回路２３、トランジスタ２６
及び２７のゲートに供給する。

【００５７】ラッチ回路７２ｐは、制御端子が信号ＣＴ
Ｌの線に接続され、入力端子がＰチャネル用スイッチン
グ速度検出回路２１ｐの出力に接続され、出力端子がＯ
Ｒ回路２２の入力に接続される。ラッチ回路７２ｎは、
制御端子が信号ＣＴＬの線に接続され、入力端子がＮチ
ャネル用スイッチング速度検出回路２１ｎの出力に接続
され、出力端子がＡＮＤ回路２３の入力に接続される。

【００５８】ラッチ回路７２ｎの動作を、図１２のタイ
ミングチャートを参照しながら説明する。制御信号ＣＴ
Ｌは、例えば、ハイレベルが信号スルー（入力をそのま
ま出力する）状態を示し、ローレベルが信号をラッチす
る状態を示す。入力信号Ｓ１は、ラッチ回路７２ｎの入
力信号である。出力信号Ｓ１１は、ラッチ回路７２ｎの
出力信号である。

【００５９】信号ＣＴＬがローレベルになる時にラッチ
回路はその時の入力信号Ｓ１を記憶する。信号ＣＴＬが
ハイレベルのときには、出力信号Ｓ１１は、入力信号Ｓ
１と同じ信号になる。信号ＣＴＬがハイレベルである入
力状態のときのみ、出力信号Ｓ１１が変更可能になり、
バッファ用トランジスタのサイズが変更可能になる。ラ
ッチ回路７２ｐも、ラッチ回路７２ｎと同様である。入
出力バッファが出力状態のときには、バッファ用トラン
ジスタのサイズが変化しないので、安定した出力信号Ｓ
ｏｕｔを出力することができる。

【００６０】（第７の実施形態）図１３は、本発明の第
７の実施形態による出力バッファを含む半導体装置の構
成例を示す回路図である。出力バッファの代わりに入出
力バッファを用いてもよい。第７の実施形態は、第１の
実施形態（図３）に比べ、ラッチ回路７２ｐ，７２ｎ及
びトランジェント検出回路８０を付加したものであり、
その他の点は第１の実施形態と同様である。本実施形態
では、出力信号の安定化を図るために、入力信号Ｓｉｎ
が変化しているときにはバッファのサイズすなわちバッ
ファ用トランジスタのサイズを変更させない。

【００６１】トランジェント検出回路８０は、ＡＴＤ(a
ddress transition detector) 回路と等価であり、入力
信号Ｓｉｎを入力し、出力信号Ｓ４１を出力するもので
ある。出力信号Ｓ４１は、入力信号Ｓｉｎが変化してい
るときのみローレベルとなる。

【００６２】ラッチ回路７２ｐは、制御端子が信号Ｓ４
１の線に接続され、入力端子がＰチャネル用スイッチン
グ速度検出回路２１ｐの出力に接続され、出力端子がＯ
Ｒ回路２２の入力に接続される。ラッチ回路７２ｎは、
制御端子が信号Ｓ４１の線に接続され、入力端子がＮチ
ャネル用スイッチング速度検出回路２１ｎの出力に接続
され、出力端子がＡＮＤ回路２３の入力に接続される。

【００６３】図１４は、上記のトランジェント検出回路
８０の構成例を示す。インバータ８１は、入力信号Ｓｉ
ｎを入力する。インバータ８１，８２、コンデンサ８
３、インバータ８５は、直列に接続される。抵抗８４
は、コンデンサ８３とインバータ８５との相互接続点と
グランド電位との間に接続される。

【００６４】インバータ９２は、入力信号Ｓｉｎを入力
する。インバータ９２、コンデンサ９３、インバータ９
５は、直列に接続される。抵抗９４は、コンデンサ９３
とインバータ９５との相互接続点とグランド電位との間
に接続される。

【００６５】ＡＮＤ回路９７は、一方の入力がインバー
タ８５の出力に接続され、他方の出力がインバータ９５
の出力に接続される。

【００６６】このトランジェント検出回路８０の動作
を、図１５のタイミングチャートを参照しながら説明す
る。入力信号Ｓｉｎが、例えば、時刻ｔ１で立ち上が
り、時刻ｔ２で立ち下がる場合を説明する。インバータ
８２の出力信号Ｓ２２は、入力信号Ｓｉｎと同じ信号に
なる。インバータ８５の入力信号Ｓ２３は、信号Ｓ２２
の微分信号に相当し、時刻ｔ１で立ち上がり、その後、
徐々に減衰する。インバータ８５の出力信号Ｓ２４は、
信号２３に対して２値論理レベルの反転信号となる。

【００６７】インバータ９２の出力信号Ｓ３２は、入力
信号Ｓｉｎの論理反転信号になる。インバータ９５の入
力信号Ｓ３３は、信号Ｓ３２の微分信号に相当し、時刻
ｔ２で立ち上がり、その後、徐々に減衰する。インバー
タ９５の出力信号Ｓ３４は、信号３３に対して２値論理
レベルの反転信号となる。ＡＮＤ回路９７の出力信号Ｓ
４１は、信号Ｓ２４及びＳ３４の論理積の信号になる。
信号Ｓ４１は、入力信号Ｓｉｎが変化しているときにロ
ーレベルになり、変化していないときにハイレベルにな
る。

【００６８】図１３において、ラッチ回路７２ｎ，７２
ｐは、図１２に示したような動作をするので、入力信号
Ｓｉｎが変化していないときのみ、バッファ用トランジ
スタのサイズが変更可能になる。入力信号Ｓｉｎが変化
しているときには、バッファ用トランジスタのサイズが
変化しないので、安定した出力信号Ｓｏｕｔを出力する
ことができる。

【００６９】以上のように、第１〜第７の実施形態で
は、プロセス条件が変化しても、バッファ用トランジス
タのスイッチング速度を適正値に制御することができ
る。第１及び第２の実施形態では、スイッチング速度を
リアルタイムに検出して制御することにより、プロセス
条件、電源電圧及び／又は温度等が変化しても、バッフ
ァ用トランジスタのスイッチング速度を適正値に制御す
ることができる。スイッチング速度を適正値に制御する
ことにより、誤動作を防止し、ノイズ発生を防止するこ
とができる。

【００７０】第３及び第４の実施形態では、スイッチン
グ速度の情報をメモリに記憶させて、バッファ用トラン
ジスタのスイッチング速度を制御することにより、半導
体装置の小型化及び低コスト化を図ることができる。第
５の実施形態では、入出力バッファにおいてもバッファ
用トランジスタのスイッチング速度を制御することがで
きる。

【００７１】第６の実施形態は、出力状態ではバッファ
用トランジスタのサイズを変化させずに、入力状態のと
きにのみバッファ用トランジスタのサイズを変更可能に
することにより、安定した出力信号を出力することがで
きる。第７の実施形態では、入力信号が変化していると
きにはバッファ用トランジスタのサイズを変化させず
に、入力信号が変化していないときにのみバッファ用ト
ランジスタのサイズを変更可能にすることにより、安定
した出力信号を出力することができる。

【００７２】なお、上記では並列に接続するバッファ用
トランジスタの数を変えることにより、バッファ用トラ
ンジスタのサイズを変える場合を説明したが、図１６に
示したように、異なるトランジスタサイズのバッファ１
１０及び１２０を用意して、いずれかを選択することに
より、トランジスタのサイズを変化させ、スイッチング
速度を制御してもよい。また、ＭＯＳトランジスタの代
わりに、バイポーラトランジスタを用いてもよい。

【００７３】上記実施形態は、何れも本発明を実施する
にあたっての具体化のほんの一例を示したものに過ぎ
ず、これらによって本発明の技術的範囲が限定的に解釈
されてはならないものである。すなわち、本発明はその
技術思想、またはその主要な特徴から逸脱することな
く、様々な形で実施することができる。

【００７４】本発明の様々な形態をまとめると、以下の
ようになる。（付記１）バッファ用トランジスタを含む出力バッファ
又は入出力バッファと、プロセス条件及び／又は温度に
応じて変化する前記バッファ用トランジスタ又は検出用
トランジスタのスイッチング速度に基づき、前記バッフ
ァ用トランジスタのサイズを変化させる制御回路とを有
する半導体装置。

【００７５】（付記２）前記制御回路は、前記検出用ト
ランジスタを含み、該検出用トランジスタのスイッチン
グ速度を検出し、該検出されたスイッチング速度に基づ
き、前記バッファ用トランジスタのサイズを変化させる
付記１記載の半導体装置。

【００７６】（付記３）前記制御回路は、前記検出用ト
ランジスタに発生する電圧と基準電圧とを比較するコン
パレータを含み、該コンパレータの比較結果に応じて前
記バッファ用トランジスタのサイズを変化させる付記２
記載の半導体装置。

【００７７】（付記４）前記制御回路は、予め測定した
前記バッファ用トランジスタ又は前記検出用トランジス
タのスイッチング速度の情報をメモリに記憶させ、該メ
モリ内のスイッチング速度の情報に応じて前記バッファ
用トランジスタのサイズを変化させる付記１記載の半導
体装置。

【００７８】（付記５）前記メモリは、不揮発性メモリ
である付記４記載の半導体装置。

【００７９】（付記６）前記メモリは、ヒューズである
付記４記載の半導体装置。

【００８０】（付記７）前記制御回路は、前記入出力バ
ッファが入力状態のときのみ前記バッファ用トランジス
タのサイズを変化させることができる付記２記載の半導
体装置。

【００８１】（付記８）前記制御回路は、ラッチ回路を
含み、該ラッチ回路は前記入力状態のときのみ前記バッ
ファ用トランジスタのサイズを変化させることができる
付記７記載の半導体装置。

【００８２】（付記９）前記制御回路は、前記出力バッ
ファ又は入出力バッファの出力が変化していないときの
み前記バッファ用トランジスタのサイズを変化させるこ
とができる付記２記載の半導体装置。

【００８３】（付記１０）前記制御回路は、ラッチ回路
を含み、該ラッチ回路は前記出力が変化していないとき
のみ前記バッファ用トランジスタのサイズを変化させる
ことができる付記９記載の半導体装置。

【００８４】（付記１１）前記制御回路は、バッファ用
トランジスタを並列に接続する個数を制御することによ
り、前記バッファ用トランジスタのサイズを変化させる
付記１記載の半導体装置。

【００８５】（付記１２）前記バッファ用トランジスタ
は、ＣＭＯＳトランジスタである付記１記載の半導体装
置。

【００８６】（付記１３）前記制御回路は、Ｐチャネル
ＭＯＳトランジスタのスイッチング速度及びＮチャネル
ＭＯＳトランジスタのスイッチング速度に応じて前記バ
ッファ用トランジスタのサイズを変化させる付記１２記
載の半導体装置。

【００８７】（付記１４）前記バッファ用トランジスタ
は、バイポーラトランジスタである付記１記載の半導体
装置。

【００８８】（付記１５）基準電圧を生成するための抵
抗と、オンさせることが可能なトランジスタと、前記抵
抗及び前記トランジスタに接続され、前記基準電圧と前
記トランジスタのオン時の電圧とを比較し、前記トラン
ジスタのスイッチング速度を検出するコンパレータとを
含む半導体装置。

【００８９】（付記１６）バッファ用トランジスタを含
む出力バッファ又は入出力バッファの制御方法であっ
て、（ａ）プロセス条件及び／又は温度に応じて変化す
る前記バッファ用トランジスタ又は検出用トランジスタ
のスイッチング速度に基づき、前記バッファ用トランジ
スタのサイズを変化させるステップを有する制御方法。

【００９０】（付記１７）前記ステップ（ａ）は、（ａ
−１）前記検出用トランジスタのスイッチング速度を検
出するステップと、（ａ−２）該検出されたスイッチン
グ速度に基づき、前記バッファ用トランジスタのサイズ
を変化させるステップとを含む付記１６記載の制御方
法。

【００９１】

【発明の効果】以上説明したように本発明によれば、プ
ロセス条件及び／又は温度に応じて変化するバッファ用
トランジスタ又は検出用トランジスタのスイッチング速
度を予め又はリアルタイムで検出し、そのスイッチング
速度に応じてバッファ用トランジスタのサイズを変化さ
せる。プロセス条件及び／又は温度が変化しても、それ
に応じてバッファ用トランジスタのサイズを変化させる
ことにより、バッファ用トランジスタのスイッチング速
度を適正値にすることができる。スイッチング速度を適
正値に制御することにより、誤動作を防止し、ノイズ発
生を防止することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態によるスイッチング速
度検出回路の構成例を示す回路図である。

【図２】第１の実施形態によるスイッチング速度検出回
路の動作を説明するためのグラフである。

【図３】第１の実施形態によるスイッチング速度検出回
路及び出力バッファを含む半導体装置の構成例を示す回
路図である。

【図４】第１の実施形態による半導体装置の入出力信号
の波形図である。

【図５】本発明の第２の実施形態によるスイッチング速
度検出回路の構成例を示す回路図である。

【図６】第２の実施形態によるスイッチング速度検出回
路の動作を説明するためのグラフである。

【図７】第２の実施形態によるスイッチング速度検出回
路及び出力バッファを含む半導体装置の構成例を示す回
路図である。

【図８】本発明の第３の実施形態による出力バッファを
含む半導体装置の構成例を示す回路図である。

【図９】本発明の第４の実施形態による出力バッファを
含む半導体装置の構成例を示す回路図である。

【図１０】本発明の第５の実施形態による入出力バッフ
ァを含む半導体装置の構成例を示す回路図である。

【図１１】本発明の第６の実施形態による入出力バッフ
ァを含む半導体装置の構成例を示す回路図である。

【図１２】ラッチ回路のタイミングチャートである。

【図１３】本発明の第７の実施形態による出力バッファ
又は入出力バッファを含む半導体装置の構成例を示す回
路図である。

【図１４】トランジェント検出回路の構成を示す回路図
である。

【図１５】トランジェント検出回路のタイミングチャー
トである。

【図１６】従来技術による出力バッファの構成を示す回
路図である。

【図１７】図１７（Ａ）はスイッチング速度が遅過ぎる
場合、図１７（Ｂ）はスイッチング速度が速過ぎる場合
の入出力信号の波形図である。

【符号の説明】

１，２，４抵抗５ＮチャネルＭＯＳトランジスタ６，６ａ，６ｂコンパレータ７，７ａ，７ｂインバータ２１ｎ，２１ｐ，４１ｎ，４１ｐスイッチング速度検
出回路２２，２２ａ，２２ｂＯＲ回路２３，２３ａ，２３ｂＡＮＤ回路２４，２４ａ，２４ｂ，２６ＰチャネルＭＯＳトラン
ジスタ２５，２５ａ，２５ｂ，２７ＮチャネルＭＯＳトラン
ジスタ２８，２８ａ，２８ｂ，２９バッファ３１，３２，３３抵抗５１不揮発性メモリ５２ドレイン電流測定結果レジスタ６１，６２，６３，６４ヒューズ７１入出力制御回路７２ｐ，７２ｎラッチ回路７５インバータ７６ピン７７半導体チップ８０トランジェント検出回路８１，８２，８５，９２，９５インバータ８３，９３コンデンサ８４，９４抵抗９７ＡＮＤ回路１０１基準電圧発生回路１０２コンパレータ１０３，１０４インバータ１１０，１２０バッファ１１１，１１２，１２１，１２２ＰチャネルＭＯＳト
ランジスタ１１３，１１４，１２３，１２４ＮチャネルＭＯＳト
ランジスタ

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F038 AV06 AV08 AV15 BB05 CD08 DF01 DF05 DT12 DT17 DT18 EZ20 5F064 BB03 BB04 BB07 BB15 BB19 BB27 BB28 BB37 BB40 CC12 FF27 FF42 5J056 AA04 BB02 BB28 BB38 CC00 CC09 DD13 DD29 DD60 EE15 FF07 FF08 KK01

Claims

【特許請求の範囲】

【請求項１】バッファ用トランジスタを含む出力バッ
ファ又は入出力バッファと、プロセス条件及び／又は温度に応じて変化する前記バッ
ファ用トランジスタ又は検出用トランジスタのスイッチ
ング速度に基づき、前記バッファ用トランジスタのサイ
ズを変化させる制御回路とを有する半導体装置。
【請求項２】前記制御回路は、前記検出用トランジス
タを含み、該検出用トランジスタのスイッチング速度を
検出し、該検出されたスイッチング速度に基づき、前記
バッファ用トランジスタのサイズを変化させる請求項１
記載の半導体装置。
【請求項３】前記制御回路は、前記検出用トランジス
タに発生する電圧と基準電圧とを比較するコンパレータ
を含み、該コンパレータの比較結果に応じて前記バッフ
ァ用トランジスタのサイズを変化させる請求項２記載の
半導体装置。
【請求項４】前記制御回路は、予め測定した前記バッ
ファ用トランジスタ又は前記検出用トランジスタのスイ
ッチング速度の情報をメモリに記憶させ、該メモリ内の
スイッチング速度の情報に応じて前記バッファ用トラン
ジスタのサイズを変化させる請求項１記載の半導体装
置。
【請求項５】前記メモリは、不揮発性メモリである請
求項４記載の半導体装置。
【請求項６】前記メモリは、ヒューズである請求項４
記載の半導体装置。
【請求項７】前記制御回路は、前記入出力バッファが
入力状態のときのみ前記バッファ用トランジスタのサイ
ズを変化させることができる請求項２記載の半導体装
置。
【請求項８】前記制御回路は、前記出力バッファ又は
入出力バッファの出力が変化していないときのみ前記バ
ッファ用トランジスタのサイズを変化させることができ
る請求項２記載の半導体装置。
【請求項９】基準電圧を生成するための抵抗と、オンさせることが可能なトランジスタと、前記抵抗及び前記トランジスタに接続され、前記基準電
圧と前記トランジスタのオン時の電圧とを比較し、前記
トランジスタのスイッチング速度を検出するコンパレー
タとを含む半導体装置。
【請求項１０】バッファ用トランジスタを含む出力バ
ッファ又は入出力バッファの制御方法であって、（ａ）プロセス条件及び／又は温度に応じて変化する前
記バッファ用トランジスタ又は検出用トランジスタのス
イッチング速度に基づき、前記バッファ用トランジスタ
のサイズを変化させるステップを有する制御方法。