JP2003203492A - 低電圧検出器 - Google Patents
低電圧検出器Info
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- JP2003203492A JP2003203492A JP2002352578A JP2002352578A JP2003203492A JP 2003203492 A JP2003203492 A JP 2003203492A JP 2002352578 A JP2002352578 A JP 2002352578A JP 2002352578 A JP2002352578 A JP 2002352578A JP 2003203492 A JP2003203492 A JP 2003203492A
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- node
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
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- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 温度、工程及び動作電圧の変化にも影響を受
けないため、正確な低電圧を検出することが可能な低電
圧検出器を提供すること。 【解決手段】 接地電圧によって駆動され、第１ノード
の電位を所定の電位に維持するための第１フラッシュメ
モリセルと、電源電圧によって駆動され、第２ノードの
電位を調節するための第２フラッシュメモリセルと、前
記第１ノードと前記第２ノードとの電位を比較するため
の比較器とを含んでなる。
けないため、正確な低電圧を検出することが可能な低電
圧検出器を提供すること。 【解決手段】 接地電圧によって駆動され、第１ノード
の電位を所定の電位に維持するための第１フラッシュメ
モリセルと、電源電圧によって駆動され、第２ノードの
電位を調節するための第２フラッシュメモリセルと、前
記第１ノードと前記第２ノードとの電位を比較するため
の比較器とを含んでなる。
Description
【０００１】
【発明の属する技術分野】本発明は、低電圧検出器に関
し、特に、過消去された第１フラッシュメモリセルと弱
くプログラムされた第２フラッシュメモリセルとの電流
差を感知して低電圧を検出することにより、回路を修正
することなく低電圧検出点を変更することが可能であ
り、過消去された第１フラッシュメモリセルを用いて動
作電源の変化に影響を受けないようにし且つ第１及び第
２フレッシュメモリセルが連結された回路を対称的に構
成して温度または工程の変化による影響を受けないよう
にすることが可能な低電圧検出器に関する。
し、特に、過消去された第１フラッシュメモリセルと弱
くプログラムされた第２フラッシュメモリセルとの電流
差を感知して低電圧を検出することにより、回路を修正
することなく低電圧検出点を変更することが可能であ
り、過消去された第１フラッシュメモリセルを用いて動
作電源の変化に影響を受けないようにし且つ第１及び第
２フレッシュメモリセルが連結された回路を対称的に構
成して温度または工程の変化による影響を受けないよう
にすることが可能な低電圧検出器に関する。
【０００２】
【従来の技術】ＩＣ回路またはフラッシュメモリ素子
は、低い電源電圧Ｖｃｃでは動作が正常的に行われ難い
ため、低い電源電圧を感知してこれを素子に知らせる回
路を必要とする。
は、低い電源電圧Ｖｃｃでは動作が正常的に行われ難い
ため、低い電源電圧を感知してこれを素子に知らせる回
路を必要とする。
【０００３】図１は従来の基本的な低電圧検出回路を示
す図である。同図に示すように、電源電圧Ｖｃｃが印加
されると、第１及び第２抵抗Ｒ１１及びＲ１２によって
分配され、その分配電圧ＩＮａが比較器１２の一つの入
力端子に入力される。比較器１２の他の入力端子には、
基準電圧発生器１１から発生した基準電圧ＩＮｂが入力
される。比較器１２は分配電圧ＩＮaと基準電圧ＩＮｂ
とを比較し、その結果に基づいた出力信号ＬＶＣＣを出
力する。
す図である。同図に示すように、電源電圧Ｖｃｃが印加
されると、第１及び第２抵抗Ｒ１１及びＲ１２によって
分配され、その分配電圧ＩＮａが比較器１２の一つの入
力端子に入力される。比較器１２の他の入力端子には、
基準電圧発生器１１から発生した基準電圧ＩＮｂが入力
される。比較器１２は分配電圧ＩＮaと基準電圧ＩＮｂ
とを比較し、その結果に基づいた出力信号ＬＶＣＣを出
力する。
【０００４】ここで、前記電源電圧Ｖｃｃが上昇する
と、分売電圧ＩＮａも増加して分配電圧ＩＮａと基準電
圧ＩＮｂとを比較する比較器１２は、ロー状態の信号を
出力する。一方、電源電圧Ｖｃｃが低くなると、分配電
圧ＩＮａも低くなり、基準電圧ＩＮｂより分売電圧ＩＮ
ａが低くなる点が低電圧検出点であり、これらを比較す
る比較器１２はハイ状態の信号を出力する。
と、分売電圧ＩＮａも増加して分配電圧ＩＮａと基準電
圧ＩＮｂとを比較する比較器１２は、ロー状態の信号を
出力する。一方、電源電圧Ｖｃｃが低くなると、分配電
圧ＩＮａも低くなり、基準電圧ＩＮｂより分売電圧ＩＮ
ａが低くなる点が低電圧検出点であり、これらを比較す
る比較器１２はハイ状態の信号を出力する。
【０００５】このような電源電圧検出器の正確な検出の
ためには、温度または工程だけでなく、動作電圧の変化
にも影響を受けない基準電圧を発生する基準電圧発生器
が必要である。ところが、このような特性を全て備えた
基準電圧発生器を構成することが難しいうえ、実際回路
とシミュレーション結果との間に差異が発生する場合、
回路を再び修正しなければならないという問題点があ
る。従って、検出しようとする低電圧を正確に検出する
ことが難しい。
ためには、温度または工程だけでなく、動作電圧の変化
にも影響を受けない基準電圧を発生する基準電圧発生器
が必要である。ところが、このような特性を全て備えた
基準電圧発生器を構成することが難しいうえ、実際回路
とシミュレーション結果との間に差異が発生する場合、
回路を再び修正しなければならないという問題点があ
る。従って、検出しようとする低電圧を正確に検出する
ことが難しい。
【０００６】
【発明が解決しようとする課題】本発明の目的は、温
度、工程及び動作電圧の変化にも影響を受けないため、
正確な低電圧を検出することが可能な低電圧検出器を提
供することにある。
度、工程及び動作電圧の変化にも影響を受けないため、
正確な低電圧を検出することが可能な低電圧検出器を提
供することにある。
【０００７】
【課題を解決するための手段】本発明では、基準電圧発
生器を使用する代わりに、過消去された第１フラッシュ
メモリセルと弱くプログラムされた第２フラッシュメモ
リセルとの電流差を感知することにより、セル電流を調
節して、感知しようとする低電圧を自由に決定し得るよ
うにする。それだけでなく、過消去されたフラッシュメ
モリセルを用いることにより、電源電圧の変化に影響を
受けることなく一定の電流を確報できるようにし、第１
及び第２フラッシュメモリセルが連結された回路を対称
的に構成して温度または工程の変化による影響を受けな
いようにする。
生器を使用する代わりに、過消去された第１フラッシュ
メモリセルと弱くプログラムされた第２フラッシュメモ
リセルとの電流差を感知することにより、セル電流を調
節して、感知しようとする低電圧を自由に決定し得るよ
うにする。それだけでなく、過消去されたフラッシュメ
モリセルを用いることにより、電源電圧の変化に影響を
受けることなく一定の電流を確報できるようにし、第１
及び第２フラッシュメモリセルが連結された回路を対称
的に構成して温度または工程の変化による影響を受けな
いようにする。
【０００８】本発明に係る低電圧検出器は、接地電圧に
よって駆動され、第１ノードの電位を所定の電位に維持
するための第１フラッシュメモリセルと、電源電圧によ
って駆動され、第２ノードの電位を調節するための第２
フラッシュメモリセルと、前記第１ノードと前記第２ノ
ードとの電位を比較するための比較器とを含んでなるこ
とを特徴とする。
よって駆動され、第１ノードの電位を所定の電位に維持
するための第１フラッシュメモリセルと、電源電圧によ
って駆動され、第２ノードの電位を調節するための第２
フラッシュメモリセルと、前記第１ノードと前記第２ノ
ードとの電位を比較するための比較器とを含んでなるこ
とを特徴とする。
【０００９】
【発明の実施の形態】以下、添付図に基づいて本発明を
詳細に説明する。
詳細に説明する。
【００１０】図２は本発明に係る低電圧検出器の回路図
である。同図に示すように、電源端子Ｖｃｃと第１ノー
ドＱ２１との間に、第１負荷として、ダイオード接続さ
れた第１ＮＭＯＳトランジスタＮ２１が接続される。第
１ノードＱ２１と第３ノードＱ２３、即ち第１フラッシ
ュメモリセルＭ２１のドレイン端子との間に、第３ノー
ドＱ２３の電位を反転させる第１インバータＩ２１の出
力信号によって駆動される第３ＮＭＯＳトランジスタＮ
２３が接続される。そして、第３ノードＱ２３と接地端
子Ｖｓｓとの間に、ゲート端子が接地端子Ｖｓｓに接続
された第１フラッシュメモリセルＭ２１が接続される。
第１フラッシュメモリセルＭ２１は過消去されたセルか
ら構成され、電源電圧Ｖｃｃに関係なく一定の第１電流
Ｉａが流れる。一方、電源端子Ｖｃｃと第２ノードＱ２
２との間に、第２負荷として、ダイオード接続された第
２ＮＭＯＳトランジスタＮ２２が接続される。第２ノー
ドＱ２２と第４ノードＱ２４、即ち第２フラッシュメモ
リセルＭ２２のドレイン端子との間に、第４ノードＱ２
４の電位を反転させる第２インバータＩ２２の出力信号
に基づいて駆動される第４ＮＭＯＳトランジスタＮ２４
が接続される。そして、第４ノードＱ２４と接地端子Ｖ
ｓｓとの間に、ゲート端子に電源電圧Ｖｃｃが印加され
る第２フラッシュメモリセルＭ２２が接続される。第２
フラッシュメモリセルＭ２２は弱くプログラムされたセ
ルから構成する。比較器２１は第１ノードＱ２１の電位
ＩＮａを反転入力端子（−）に入力し、第２ノードＱ２
２の電位ＩＮｂを非反転入力端子（＋）に入力してその
比較結果を出力する（ＬＶＣＣ）。
である。同図に示すように、電源端子Ｖｃｃと第１ノー
ドＱ２１との間に、第１負荷として、ダイオード接続さ
れた第１ＮＭＯＳトランジスタＮ２１が接続される。第
１ノードＱ２１と第３ノードＱ２３、即ち第１フラッシ
ュメモリセルＭ２１のドレイン端子との間に、第３ノー
ドＱ２３の電位を反転させる第１インバータＩ２１の出
力信号によって駆動される第３ＮＭＯＳトランジスタＮ
２３が接続される。そして、第３ノードＱ２３と接地端
子Ｖｓｓとの間に、ゲート端子が接地端子Ｖｓｓに接続
された第１フラッシュメモリセルＭ２１が接続される。
第１フラッシュメモリセルＭ２１は過消去されたセルか
ら構成され、電源電圧Ｖｃｃに関係なく一定の第１電流
Ｉａが流れる。一方、電源端子Ｖｃｃと第２ノードＱ２
２との間に、第２負荷として、ダイオード接続された第
２ＮＭＯＳトランジスタＮ２２が接続される。第２ノー
ドＱ２２と第４ノードＱ２４、即ち第２フラッシュメモ
リセルＭ２２のドレイン端子との間に、第４ノードＱ２
４の電位を反転させる第２インバータＩ２２の出力信号
に基づいて駆動される第４ＮＭＯＳトランジスタＮ２４
が接続される。そして、第４ノードＱ２４と接地端子Ｖ
ｓｓとの間に、ゲート端子に電源電圧Ｖｃｃが印加され
る第２フラッシュメモリセルＭ２２が接続される。第２
フラッシュメモリセルＭ２２は弱くプログラムされたセ
ルから構成する。比較器２１は第１ノードＱ２１の電位
ＩＮａを反転入力端子（−）に入力し、第２ノードＱ２
２の電位ＩＮｂを非反転入力端子（＋）に入力してその
比較結果を出力する（ＬＶＣＣ）。
【００１１】次に、このように構成される本発明に係る
低電圧検出器の駆動方法を説明する。ダイオード形態で
連結された第１ＮＭＯＳトランジスタＮ２１を介して第
１ノードＱ２１に電源電圧Ｖｃｃが供給される。第１ノ
ードＱ２１は第３ＮＭＯＳトランジスタＮ２３及び第１
フラッシュメモリセルＭ２１の状態によって調節された
電位を有する。ここで、第３ＮＭＯＳトランジスタＮ２
３は第１フラッシュメモリセルＭ２１のドレイン電位、
即ち第３ノードＱ２３の電位を反転させる第１インバー
タＩ２１の出力信号によって駆動され、第１フラッシュ
メモリセルＭ２１は過消去状態を維持するセルであり、
ゲート端子に接地電圧Ｖｓｓが印加される。第１フラッ
シュメモリセルＭ２１のゲート端子が接地端子Ｖｓｓに
接続されるため、第１フラッシュメモリセルＭ２１を介
した第１電流Ｉａは一定の量を維持し、これにより第１
ノードＱ２１の電位ＩＮａは一定の電位を維持すること
になる。
低電圧検出器の駆動方法を説明する。ダイオード形態で
連結された第１ＮＭＯＳトランジスタＮ２１を介して第
１ノードＱ２１に電源電圧Ｖｃｃが供給される。第１ノ
ードＱ２１は第３ＮＭＯＳトランジスタＮ２３及び第１
フラッシュメモリセルＭ２１の状態によって調節された
電位を有する。ここで、第３ＮＭＯＳトランジスタＮ２
３は第１フラッシュメモリセルＭ２１のドレイン電位、
即ち第３ノードＱ２３の電位を反転させる第１インバー
タＩ２１の出力信号によって駆動され、第１フラッシュ
メモリセルＭ２１は過消去状態を維持するセルであり、
ゲート端子に接地電圧Ｖｓｓが印加される。第１フラッ
シュメモリセルＭ２１のゲート端子が接地端子Ｖｓｓに
接続されるため、第１フラッシュメモリセルＭ２１を介
した第１電流Ｉａは一定の量を維持し、これにより第１
ノードＱ２１の電位ＩＮａは一定の電位を維持すること
になる。
【００１２】同様に、第２ノードＱ２２はダイオード形
態で連結された第２ＮＭＯＳトランジスタＮ２２を介し
て供給された電源電圧Ｖｃｃが第４ＮＭＯＳトランジス
タＮ２４及び第２フラッシュメモリセルＭ２２の状態に
よって調節された電位を有する。ここで、第４ＮＭＯＳ
トランジスタＮ２４は第２フラッシュメモリセルＭ２２
のドレイン電位、即ち第４ノードＱ２４の電位を反転さ
せる第２インバータＩ２２の出力信号によって駆動さ
れ、第２フラッシュメモリセルＭ２２は弱くプログラム
されたセルであって、ゲート端子に電源電圧Ｖｃｃが印
加される。第２フラッシュメモリセルＭ２２のゲート端
子が電源端子Ｖｃｃに接続されるため、第２フラッシュ
メモリセルＭ２２を介した第２電流Ｉｂは電源電圧Ｖｃ
ｃによって変化し、これにより第２ノードＱ２２の電位
ＩＮｂも変化する。即ち、電源電圧Ｖｃｃが増加するほ
ど、第２電流Ｉｂは増加し、これにより第２ノードＱ２
２の電位ＩＮｂは低くなる。一方、電源電圧Ｖｃｃが減
少するほど、第２電流Ｉｂは減少し、これにより第２ノ
ードＱ２２の電位ＩＮｂは増加することになる。即ち、
図３（ａ）に示すように、電源電圧Ｖｃｃが減少して第
２電流Ｉｂが減少するが、第２電流Ｉｂが第１電流Ｉａ
に比べて少なく流れる場合、図３（ｂ）に示すように、
第１ノードＱ２１の電位ＩＮａは第２ノードＱ２２の電
位ＩＮｂより低くなる。これにより、比較器２１はハイ
状態の出力信号ＬＶＣＣを出力する。
態で連結された第２ＮＭＯＳトランジスタＮ２２を介し
て供給された電源電圧Ｖｃｃが第４ＮＭＯＳトランジス
タＮ２４及び第２フラッシュメモリセルＭ２２の状態に
よって調節された電位を有する。ここで、第４ＮＭＯＳ
トランジスタＮ２４は第２フラッシュメモリセルＭ２２
のドレイン電位、即ち第４ノードＱ２４の電位を反転さ
せる第２インバータＩ２２の出力信号によって駆動さ
れ、第２フラッシュメモリセルＭ２２は弱くプログラム
されたセルであって、ゲート端子に電源電圧Ｖｃｃが印
加される。第２フラッシュメモリセルＭ２２のゲート端
子が電源端子Ｖｃｃに接続されるため、第２フラッシュ
メモリセルＭ２２を介した第２電流Ｉｂは電源電圧Ｖｃ
ｃによって変化し、これにより第２ノードＱ２２の電位
ＩＮｂも変化する。即ち、電源電圧Ｖｃｃが増加するほ
ど、第２電流Ｉｂは増加し、これにより第２ノードＱ２
２の電位ＩＮｂは低くなる。一方、電源電圧Ｖｃｃが減
少するほど、第２電流Ｉｂは減少し、これにより第２ノ
ードＱ２２の電位ＩＮｂは増加することになる。即ち、
図３（ａ）に示すように、電源電圧Ｖｃｃが減少して第
２電流Ｉｂが減少するが、第２電流Ｉｂが第１電流Ｉａ
に比べて少なく流れる場合、図３（ｂ）に示すように、
第１ノードＱ２１の電位ＩＮａは第２ノードＱ２２の電
位ＩＮｂより低くなる。これにより、比較器２１はハイ
状態の出力信号ＬＶＣＣを出力する。
【００１３】前記電源電圧検出点は、第１フラッシュメ
モリセルＭ２１及び第２フラッシュメモリセルＭ２２の
しきい値電圧を調節して所望の値に変更することができ
る。また、第１メモリセルＭ２１及び第２フラッシュメ
モリセルＭ２２が連結された回路を対称的に構成するこ
とにより、温度または工程の変化の影響を受けないよう
にする。（本実施形態においては、第１メモリセルＭ２
１を有する回路と第２メモリセルＭ２２を有する回路と
を、両者の境界線を基準に線対称的に形成している。）
モリセルＭ２１及び第２フラッシュメモリセルＭ２２の
しきい値電圧を調節して所望の値に変更することができ
る。また、第１メモリセルＭ２１及び第２フラッシュメ
モリセルＭ２２が連結された回路を対称的に構成するこ
とにより、温度または工程の変化の影響を受けないよう
にする。（本実施形態においては、第１メモリセルＭ２
１を有する回路と第２メモリセルＭ２２を有する回路と
を、両者の境界線を基準に線対称的に形成している。）
【００１４】図４は本発明に係る電圧レギュレーション
回路のシミュレーション結果を示すグラフであり、−４
０℃の温度、２５℃の温度及び９０℃の温度で駆動した
場合、低電圧検出点の変化を示すグラフである。図４に
示すように、温度または工程の変化を全て勘案しても、
低電圧検出点の最大変化が０.１Ｖ以下であることが分
かる。
回路のシミュレーション結果を示すグラフであり、−４
０℃の温度、２５℃の温度及び９０℃の温度で駆動した
場合、低電圧検出点の変化を示すグラフである。図４に
示すように、温度または工程の変化を全て勘案しても、
低電圧検出点の最大変化が０.１Ｖ以下であることが分
かる。
【００１５】
【発明の効果】上述したように、本発明によれば、過消
去された第１フラッシュメモリセルと弱くプログラムさ
れた第２フラッシュメモリセルとの電流差を感知して低
電圧を検出することにより、回路を修正することなく低
電圧検出点を変更することができる。また、過消去され
た第１フラッシュメモリセルを用いて動作電源の変化に
影響を受けないようにし、第１及び第２フラッシュメモ
リセルが連結された回路を対称的に構成して温度または
工程の変化による影響を受けないようにすることができ
る。
去された第１フラッシュメモリセルと弱くプログラムさ
れた第２フラッシュメモリセルとの電流差を感知して低
電圧を検出することにより、回路を修正することなく低
電圧検出点を変更することができる。また、過消去され
た第１フラッシュメモリセルを用いて動作電源の変化に
影響を受けないようにし、第１及び第２フラッシュメモ
リセルが連結された回路を対称的に構成して温度または
工程の変化による影響を受けないようにすることができ
る。
【図１】従来の低電圧検出器の回路図である。
【図２】本発明に係る低電圧検出器の回路図である。
【図３】図３（ａ）及び図３（ｂ）は本発明に係る低電
圧検出器の電流及び電圧特性を示すグラフである。
圧検出器の電流及び電圧特性を示すグラフである。
【図４】本発明に係る低電圧検出器のシミュレーション
結果を示すグラフである。
結果を示すグラフである。
Ｍ２１及びＭ２２ 第１及び第２フラッシュメモリセル
Ｎ２１乃至Ｎ２４ 第１乃至第４ＮＭＯトランジスタ
Ｉ１２及びＩ２２ 第１及び第２インバータ
２１ 比較器
Claims (7)
- 【請求項１】 接地電圧によって駆動され、第１ノー
ドの電位を所定の電位に維持するための第１フラッシュ
メモリセルと、 電源電圧によって駆動され、第２ノードの電位を調節す
るための第２フラッシュメモリセルと、 前記第１ノードと前記第２ノードとの電位を比較するた
めの比較器とを含んでなることを特徴とする低電圧検出
器。 - 【請求項２】 前記第１フラッシュメモリセルは過消
去されたセルであることを特徴とする請求項１記載の低
電圧検出器。 - 【請求項３】 前記第２フラッシュメモリセルはプロ
グラムされたセルであることを特徴とする請求項１記載
の低電圧検出器。 - 【請求項４】 前記第１ノードに電源電圧を供給する
ための第１負荷手段と、 前記第１フラッシュメモリセルのドレイン端子の電位に
基づいて前記第１ノードの電位を調節するための第１ス
イッチング手段をさらに含むことを特徴とする請求項１
記載の低電圧検出器。 - 【請求項５】 前記第１スイッチング手段は、前記第
１フラッシュメモリセルのドレイン端子の電位を反転さ
せるための第１インバート手段と、 前記第１インバート手段の出力によって駆動される第１
ＮＭＯＳトランジスタとからなることを特徴とする請求
項４記載の低電圧検出器。 - 【請求項６】 前記第２ノードに電源電圧を供給する
ための第２負荷手段と、前記第２フラッシュメモリセル
のドレイン端子の電位に基づいて前記第２ノードの電位
を調節するための第２スイッチング手段とをさらに含む
ことを特徴とする請求項１記載の低電圧検出器。 - 【請求項７】 前記第２スイッチング手段は、前記第
２フラッシュメモリセルのドレイン端子の電位を反転さ
せるための第２インバート手段と、 前記第２インバート手段の出力によって駆動される第２
ＮＭＯＳトランジスタとからなることを特徴とする請求
項６記載の低電圧検出器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-87986 | 2001-12-29 | ||
| KR10-2001-0087986A KR100455442B1 (ko) | 2001-12-29 | 2001-12-29 | 저전압 검출기 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003203492A true JP2003203492A (ja) | 2003-07-18 |
Family
ID=36637650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002352578A Pending JP2003203492A (ja) | 2001-12-29 | 2002-12-04 | 低電圧検出器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20030122590A1 (ja) |
| JP (1) | JP2003203492A (ja) |
| KR (1) | KR100455442B1 (ja) |
| TW (1) | TWI235376B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455848B1 (ko) * | 2001-12-29 | 2004-11-06 | 주식회사 하이닉스반도체 | 전압 레귤레이션 회로 |
| KR100525923B1 (ko) * | 2002-07-18 | 2005-11-02 | 주식회사 하이닉스반도체 | 플래쉬 메모리 장치용 전압 생성기 |
| US7349190B1 (en) * | 2003-12-22 | 2008-03-25 | Cypress Semiconductor Corp. | Resistor-less accurate low voltage detect circuit and method for detecting a low voltage condition |
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