KR20220103236A - 저전압 어택 감지기 - Google Patents

저전압 어택 감지기 Download PDF

Info

Publication number
KR20220103236A
KR20220103236A KR1020210005408A KR20210005408A KR20220103236A KR 20220103236 A KR20220103236 A KR 20220103236A KR 1020210005408 A KR1020210005408 A KR 1020210005408A KR 20210005408 A KR20210005408 A KR 20210005408A KR 20220103236 A KR20220103236 A KR 20220103236A
Authority
KR
South Korea
Prior art keywords
voltage
power supply
detector
detection flag
low
Prior art date
Application number
KR1020210005408A
Other languages
English (en)
Inventor
허동훈
김광호
양준혁
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210005408A priority Critical patent/KR20220103236A/ko
Priority to US17/470,875 priority patent/US11899789B2/en
Publication of KR20220103236A publication Critical patent/KR20220103236A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/0084—Arrangements for measuring currents or voltages or for indicating presence or sign thereof measuring voltage only
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/50—Monitoring users, programs or devices to maintain the integrity of platforms, e.g. of processors, firmware or operating systems
    • G06F21/55—Detecting local intrusion or implementing counter-measures
    • G06F21/554—Detecting local intrusion or implementing counter-measures involving event detection and direct action
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/75—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by inhibiting the analysis of circuitry or operation
    • G06F21/755—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by inhibiting the analysis of circuitry or operation with measures against power attack
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2221/00—Indexing scheme relating to security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F2221/03—Indexing scheme relating to G06F21/50, monitoring users, programs or devices to maintain the integrity of platforms
    • G06F2221/034—Test or assess a computer or a system

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Software Systems (AREA)
  • Mathematical Physics (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Computing Systems (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Ignition Installations For Internal Combustion Engines (AREA)
  • Control Of Motors That Do Not Use Commutators (AREA)
  • Control Of Electric Motors In General (AREA)

Abstract

본 발명의 실시 형태에 따른 저전압 어택 감지기는 제1 전원 전압과 제1 BJT 사이에 연결된 PMOS 트랜지스터를 포함하는 밴드갭 기준(bandgap reference(BGR)) 회로를 이용하여, 상기 제1 전원 전압이 타겟 전압에 도달하면 하이 레벨을 갖는 저전압 검출 플래그 신호를 출력하는 저전압 검출기와, 상기 PMOS 트랜지스터의 동작 영역이 포화 영역을 벗어나면 하이 레벨을 갖는 오동작 검출 플래그 신호를 출력하는 밴드갭 기준(bandgap reference(BGR)) 동작 영역 검출기와, 상기 저전압 검출 플래그 신호와 상기 오동작 검출 플래그 신호 중 적어도 하나가 하이 레벨을 가지면, 하이 레벨을 갖는 최종 저전압 검출 플래그 신호를 출력하는 논리 게이트를 포함한다.

Description

저전압 어택 감지기{LOW VOLTAGE ATTACK DETECTOR}
본 발명은 저전압 어택 감지기에 관한 것이다.
반도체 칩의 물리적 공격에 따른 해킹사고를 방어하기 위해 다양한 하드웨어 보안 시스템이 개발되고 있다. 다만, 하드웨어 보안 시스템을 적용한 반도체 칩의 경우에도 다양한 물리적 공격에 의해 보안 칩 내부의 정보가 노출될 수 있다.
반도체 칩에 대한 물리적 공격 중 준 침투 공격(semi-invasive attack) 은, 칩에 직접적인 물리적 접근 없이 오류를 주입하고 그에 따른 오동작을 분석하는 공격 방식을 의미한다. 준 침투 공격 중에서 전압을 비정상적으로 바꿔 오류를 유발시키는 방법이 존재하며, 이를 방어하기 위해 비정상적인 동작 환경의 발생을 감지하는 장치가 필요하다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 전원 전압이 아날로그 회로가 오동작 하는 전압 영역까지 낮아지는 경우, 저전압 검출 플래그 신호의 레벨을 유지시켜주는 저전압 어택 감지기를 제공하는 데에 있다.
본 발명의 일 실시 예에 따른 저전압 어택 감지기는, 제1 전원 전압과 제1 BJT 사이에 연결된 PMOS 트랜지스터를 포함하는 밴드갭 기준(bandgap reference(BGR)) 회로를 이용하여, 상기 제1 전원 전압이 타겟 전압에 도달하면 하이 레벨을 갖는 저전압 검출 플래그 신호를 출력하는 저전압 검출기와, 상기 PMOS 트랜지스터의 동작 영역이 포화 영역을 벗어나면 하이 레벨을 갖는 오동작 검출 플래그 신호를 출력하는 밴드갭 기준(bandgap reference(BGR)) 동작 영역 검출기와, 상기 저전압 검출 플래그 신호와 상기 오동작 검출 플래그 신호 중 적어도 하나가 하이 레벨을 가지면, 하이 레벨을 갖는 최종 저전압 검출 플래그 신호를 출력하는 논리 게이트를 포함한다.
본 발명의 일 실시 예에 따른 저전압 어택 감지기는, 제1 전원 전압이 제1 범위에 속하는 제1 신뢰 영역에서, 밴드갭 기준(bandgap reference(BGR)) 회로를 이용하여 상기 제1 전원 전압이 타겟 전압에 도달하는지 여부를 검출하고, 상기 제1 전원 전압이 상기 타겟 전압에 도달하면 하이 레벨을 갖는 저전압 검출 플래그 신호를 출력하는 저전압 검출기와, 상기 제1 전원 전압이 상기 제1 범위와 다른 제2 범위에 속하는 제2 신뢰 영역에서 하이 레벨을 갖는 오동작 검출 플래그 신호를 출력하는 BGR 동작 영역 검출기와, 상기 제1 전원 전압이 상기 제1 범위 및 상기 제2 범위와 다른 제3 범위를 갖는 제3 신뢰 영역에서 로우 레벨을 갖는 제1 파워 온 리셋(power on reset(POR)) 신호를 출력하는 POR 회로를 포함한다.
본 발명의 일 실시 예에 따른 저전압 어택 감지기는, 제1 전원 전압의 감소를 검출하는 밴드갭 기준(bandgap reference(BGR)) 동작 영역 검출기를 포함하고, 상기 BGR 동작 영역 검출기는, 상기 제1 전원 전압과 제2 전원 전압 사이에 직렬로 연결된 제1 저항과 BJT와, 상기 제1 전원 전압과 상기 제2 전원 전압 사이에 직렬로 연결된 제2저항과 제3 저항과, 상기 제1 저항과 상기 BJT 사이의 제1 노드에 연결된 제1 입력단, 및 상기 제2 저항과 상기 제3 저항 사이의 제2 노드에 연결된 제2 입력단을 포함하는 비교기를 포함한다.
본 발명의 일 실시 예에 따르면, 아날로그 회로가 오동작 하는 전압 영역까지 전원 전압의 레벨이 감소하더라도 저전압 검출 플래그 신호의 레벨이 유지되므로, 저전압 영역 전체에서 시스템이 동작하지 않을 수 있다. 따라서, 해커가 인위적으로 아날로그 회로의 오동작을 유발할 수 있는 전압을 인가하더라도 해커의 공격을 막을 수 있는 효과가 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명이 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 저전압 어택 감지기를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 저전압 어택 감지기의 동작 파형을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 저전압 검출기를 간단하게 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 BGR 회로를 나타낸다.
도 5는 본 발명의 일 실시예에 따른 BGR 동작 영역 검출기를 나타낸다.
도 6은 본 발명의 일 실시예에 따른 저전압 어택 감지기를 나타낸다.
도 7은 본 발명의 일실시예에 따른 POR 회로를 나타낸다.
도 8은 본 발명의 일실시예에 따른 POR 회로의 동작 파형을 나타낸다.
도 9와 도 10은 본 발명의 일 실시예에 따른 저전압 어택 감지기의 보장 영역을 나타낸 그래프이다.
도 11은 본 발명의 일 실시예들에 따른 보안 소자를 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 보안 소자의 동작 방법을 설명하기 위한 순서도이다.
도 13은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 저전압 어택 감지기를 나타내고, 도 2는 본 발명의 일 실시예에 따른 저전압 어택 감지기의 동작 파형을 나타낸다.
도 1과 도 2를 함께 참조하면, 저전압 어택 감지기(10)는 저전압 검출기(low voltage detector(LVD); 100), 밴드갭 기준(bandgap reference(BGR)) 동작 영역 검출기(BGR operation region detector(BORD); 200), 및 논리 게이트(300)를 포함할 수 있다.
저전압 검출기(100)와 BGR 동작 영역 검출기(200) 각각은 전원 전압(AVDD)을 수신할 수 있다. 전원 전압(AVDD)은 임의의 전자 장치 및/또는 시스템(이하, '시스템'이라 함)을 구동하는데 이용되는 전압일 수 있으며, 예컨대, 아날로그 전원 전압일 수 있다. 저전압 어택 감지기(10)는 전원 전압(AVDD)이 타겟 전압(VTG)까지 낮아지면 최종 저전압 검출 플래그를 발생시키고, 최종 저전압 검출 플래그를 전원 전압(AVDD)이 0V가 될 때까지 유지시켜줄 수 있다. 저전압 어택 감지기(10)가 상기 최종 저전압 검출 플래그를 시스템에 알려주면 시스템은 디스에이블될 수 있다.
저전압 검출기(100)는 전원 전압(AVDD)이 타겟 전압(VTG)에 도달했는지 여부를 검출하고, 검출 결과를 저전압 검출 플래그 신호(VLVDET)로 출력할 수 있다. 타겟 전압(VTG)은 시스템을 구성하는 여러 구성요소들이 오동작할 수 있는 영역의 전압을 의미할 수 있다. 예컨대, 타겟 전압(VTG)은 시스템이 정상적으로 동작하기 위한 전압(VTYP, 예컨대, 1.2V) 보다 낮은 전압일 수 있다.
시간 t1에서 전원 전압(AVDD)이 타겟 전압(VTG)에 도달하면 저전압 검출기(100)는 하이 레벨(H)을 갖는 저전압 검출 플래그 신호(VLVDET)를 출력할 수 있다. 저전압 검출 플래그 신호(VLVDET)는 전원 전압(AVDD)이 계속 낮아지면 그래프 a와 같이 하이 레벨(H)을 계속 유지할 수 있어야 한다.
하이 레벨(H)을 갖는 저전압 검출 플래그 신호(VLVDET)에 기초하여 시스템은 디스에이블 될 수 있다. 따라서, 시스템은 비정상적인 전원 영역에서 동작하지 못하고 정상적인 전원 영역에서만 동작할 수 있다.
저전압 검출기(100)는 BGR 회로에서 발생된 기준 전압을 이용하여, 전원 전압(AVDD)이 타겟 전압(VTG)에 도달했는지 여부를 검출할 수 있다. BGR 회로는 아날로그 시스템과 디지털 시스템에서 기준 전류나 기준 전압을 발생하는 전류원 또는 전압원으로 사용될 수 있다. 아날로그 시스템과 디지털 시스템의 전원 전압(AVDD)은 공정기술의 발달로 점점 낮아지고 있는 추세이므로 아날로그 시스템과 디지털 시스템에 사용되는 BGR 회로는 저전압에서 잘 동작할 수 있어야 한다.
한편, 연산 증폭기나 비교기 등과 같은 아날로그 회로가 정상적으로 동작을 수행하기 위해서는 아날로그 회로의 바이어스 회로가 정상적으로 동작하기 위해 필요한 최소한의 전압이 인가되어야 한다. 예컨대, 아날로그 회로에 포함된 트랜지스터들이 정상적으로 동작하기 위한 최소 전압이 필요하다. 그런데, 전원 전압(AVDD)이 점점 낮아짐에 따라 시간 t2의 오동작 전압(VERR)에서 상기 아날로그 회로의 바이어스 회로가 정상 동작하지 않을 수 있다. 즉, 전원 전압(AVDD)이 오동작 전압(VERR)까지 낮아지면 아날로그 회로가 오동작 할 수 있다.
저전압 검출기(100)에서 전원 전압(AVDD)이 오동작 전압(VERR)까지 낮아지면 BGR 회로가 오동작할 수 있다. 상기 BGR 회로가 오동작할 경우 기준 전압은 예측할 수 없는 값을 가질 수 있다.
기준 전압이 예측할 수 없는 값을 가지면, 전원 전압(AVDD)이 계속 낮아짐에도 불구하고 저전압 검출기(100)는 저전압 검출 플래그 신호(VLVDET)의 하이 레벨(H)을 계속 유지하지 못할 수 있다. 그래프 b와 같이 시간 t2에서 전원 전압(AVDD)이 오동작 전압(VERR)에 도달하면 저전압 검출기(100)는 로우 레벨(L)을 갖는 저전압 검출 플래그 신호(VLVDET)를 출력할 수 있다. 로우 레벨(L)을 갖는 저전압 검출 플래그 신호(VLVDET)에 기초하여 시스템은 인에이블될 수 있다. 따라서, 시스템은 비정상적인 전원 영역에서 동작할 수 있다.
저전압 검출기(100)가 해킹 방지 용도의 저전압 검출기일 경우, 해커가 인위적으로 아날로그 회로의 오동작을 유발할 수 있는 다양한 전압을 인가한 후 시스템을 해킹할 수 있다. 따라서, 저전압 검출기(100)는 아날로그 회로가 오동작 하는 전압 영역에서도 저전압 검출 플래그 신호(VLVDET)의 레벨을 하이 레벨(H)로 계속 유지할 수 있어야 한다.
본 발명의 일 실시예에 따른 저전압 어택 감지기(10)는 BGR 동작 영역 검출기(200)를 이용하여 전원 전압(AVDD)이 BGR 회로가 오동작하는 전압 영역까지 낮아지면 BGR 회로가 오동작하기 전에 미리 하이 레벨을 갖는 오동작 검출 플래그 신호(VBGRDET)를 출력할 수 있다. 따라서, BGR 회로가 오동작하더라도 BGR 동작 영역 검출기(200)가 하이 레벨을 갖는 오동작 검출 플래그 신호(VBGRDET)를 발생하므로, 저전압 검출 플래그 신호(VLVDET)의 하이 레벨이 계속 유지되는 것과 동일한 효과가 있다.
논리 게이트(300)는 저전압 검출기(100)의 저전압 검출 플래그 신호(VLVDET)와 BGR 동작 영역 검출기(200)의 오동작 검출 플래그 신호(VBGRDET)를 수신할 수 있다. 전원 전압(AVDD)이 타겟 전압(VTG)에 도달하면 저전압 검출 플래그 신호(VLVDET)는 하이 레벨을 가지고, 전원 전압(AVDD)이 오동작 전압(VERR)까지 낮아지면 오동작 검출 플래그 신호(VDET)는 하이 레벨을 가질 수 있다. 논리 게이트(300)가 OR 게이트일 때, 논리 게이트(300)는 저전압 검출 플래그 신호(VLVDET)와 오동작 검출 플래그 신호(VBGRDET)에 대해 논리합 연산을 수행할 수 있다. 저전압 검출 플래그 신호(VLVDET)와 오동작 검출 플래그 신호(VBGRDET) 중 적어도 하나가 하이 레벨을 가지면, 논리 게이트(300)는 하이 레벨을 갖는 최종 저전압 검출 플래그 신호(VLVDET_MERGED)를 출력할 수 있다.
저전압 어택 감지기(10)가 최종 저전압 검출 플래그 신호(VFIN_DET)를 시스템에 알려주면 시스템은 디스에이블될 수 있다. 즉, 저전압 검출 플래그 신호(VLVDET)와 오동작 검출 플래그 신호(VBGRDET) 중 적어도 하나가 하이 레벨을 가지면 시스템은 동작하지 않는다. 따라서, BGR 회로가 오동작하더라도 저전압 검출 플래그 신호(VLVDET)의 하이 레벨이 계속 유지되는 것과 동일한 효과가 있다.
도 3은 본 발명의 일 실시예에 따른 저전압 검출기를 간단하게 나타낸 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 저전압 검출기(100)는 BGR 회로(110), 제1 전원 전압 감지 회로(120), 및 비교기(130)를 포함할 수 있다. BGR 회로(110)는 PVT(Process-Voltage-Temperature) 변동에 관계없이 안정적인 레벨을 갖는 기준 전압(VREF)을 생성할 수 있다.
제1 전원 전압 감지 회로(120)는 전원 전압(AVDD)으로부터 제1 감지 전압(VSENSE1)을 생성할 수 있다. 예컨대, 제1 전원 전압 감지 회로(120)는 전원 전압(AVDD)과 접지 전압 사이에 직렬로 연결된 제1 저항(R1)과 제2 저항(R2)을 포함할 수 있고, 전원 전압(AVDD)을 저항 분할하여 제1 감지 전압(VSENSE1)을 생성할 수 있다. 전원 전압(AVDD)은 제1 전원 전압으로 정의될 수 있고, 접지 전압은 제2 전원 전압으로 정의될 수 있다.
비교기(130)는 제1 전원 전압 감지 회로(120)로부터 감지 전압(VSENSE)을 수신할 수 있고, BGR 회로(110)로부터 기준 전압(VREF)을 수신할 수 있다. 비교기(130)는 제1 감지 전압(VSENSE1)과 기준 전압(VREF)을 비교하고, 제1 감지 전압(VSENSE1)이 기준 전압(VREF)에 도달했을 때, 하이 레벨을 갖는 저전압 검출 플래그 신호(VLVDET)를 출력할 수 있다.
한편, 전원 전압(AVDD)이 너무 낮아지면 BGR 회로(110)는 정상적으로 동작할 수 없다. 해커가 인위적으로 BGR 회로(110)의 오동작을 유발할 수 있는 전압을 인가하면, BGR 회로(110)가 생성하는 기준 전압(VREF)은 예측할 수 없는 값을 가질 수 있다. 따라서, 저전압 검출기(100)의 정상 동작을 보장할 수 없다.
도 4는 본 발명의 일 실시예에 따른 BGR 회로를 나타낸다.
도 4를 참조하면, BGR 회로(110)는 PVT 변동에 관계없이 안정적인 레벨을 갖는 기준 전압(VREF)을 생성할 수 있다. BGR 회로(110)는 연산 증폭기(OPAMP), 제1 내지 제3 PMOS 트랜지스터들(P1-P3), 제3 내지 제6 저항들(R3-R6), 제1 양극성　접합　트랜지스터(bipolar junction　transistor(BJT; Q1), 및 제2 BJT(Q2)를 포함할 수 있다. 제2 BJT(Q2)의 크기는 제1 BJT(Q1)의 크기의 N배일 수 있다.
제1 PMOS 트랜지스터(P1)는 전원 전압(AVDD)과 연산 증폭기(OPAMP)의 제1 입력단자(-) 사이에 연결되고, 연산 증폭기(OPAMP)의 출력 단자에 연결되는 게이트를 포함할 수 있다. 제2 PMOS 트랜지스터(P2)는 전원 전압(AVDD)과 연산 증폭기(OPAMP)의 제2 입력단자(+) 사이에 연결되고, 연산 증폭기(OPAMP)의 출력 단자에 연결되는 게이트를 포함할 수 있다. 제3 PMOS 트랜지스터(P3)는 전원 전압(AVDD)과 출력 단자(OUT) 사이에 연결되고, 연산 증폭기(OPAMP)의 출력 단자에 연결되는 게이트를 포함할 수 있다.
제1 PMOS 트랜지스터(P1)의 게이트, 제2 PMOS 트랜지스터(P2)의 게이트, 및 제3 PMOS 트랜지스터(P3)의 게이트는 연산 증폭기(OPAMP)의 출력 단자에 공통적으로 연결된다. 제1 트랜지스터(P1)와 제2 PMOS 트랜지스터(P2)의 크기는 서로 동일할 수 있고, 제2 PMOS 트랜지스터(P2)의 크기와 제3 PMOS 트랜지스터(P3)의 크기의 비가 1:M일 수 있다.
제3 저항(R3)은 연산 증폭기(OPAMP)의 제1 입력 단자(-)와 접지 전압 사이에 연결될 수 있고, 제1 BJT(Q1)는 연산 증폭기(OPAMP)의 제1 입력 단자(-)와 접지 전압 사이에 연결될 수 있다. 연산 증폭기(OPAMP)의 제2 입력 단자(+)와 접지 전압 사이에 제4 저항(R4)과 제2 BJT(Q2)가 직렬로 연결될 수 있다. 제5 저항(R5)은 연산 증폭기(OPAMP)의 제2 입력 단자(+)와 접지 전압 사이에 연결될 수 있고, 제6 저항(R6)은 출력 단자(OUT)와 접지 전압 사이에 연결될 수 있다.
제1 트랜지스터(P1)와 제2 PMOS 트랜지스터(P2)의 크기가 동일하고, 제1 트랜지스터(P1)의 게이트와 제2 PMOS 트랜지스터(P2)의 게이트가 연산 증폭기(OPAMP)의 출력 단자에 공통적으로 연결되므로, 제1 트랜지스터(P1)를 통해 흐르는 제1 전류(I1)와 제2 PMOS 트랜지스터(P2)를 통해 흐르는 제2 전류(I2)는 실질적으로 동일할 수 있다.
연산 증폭기(OPAMP)의 출력 전압에 따라 제1 PMOS 트랜지스터(P1)와 제2 PMOS 트랜지스터(P2)의 턴-온 정도가 변하게 된다. 이에 따라 제1 전류(I1)와 제2 전류(I2)의 양이 조정된다. 이러한 동작은 연산 증폭기(OPAMP)의 제1 입력 단자(-)에 걸리는 전압(VN)의 레벨과 연산 증폭기(OP AMP)의 제2 입력 단자(+)에 걸리는 전압(VP)의 레벨이 같아질 때까지 계속된다.
연산 증폭기(OPAMP)의 제1 입력 단자(-)에 걸리는 전압(VN)은 제1 BJT(Q1)의 베이스-에미터 전압(VBE)의 CTAT 특성 때문에 온도에 반비례할 수 있다. 연산 증폭기(OP AMP)의 제2 입력 단자(+)에 걸리는 전압(VP)은 제1 입력 단자(-)에 걸리는 전압(VN)과 동일하므로, 제5 저항(R5)에 흐르는 전류는 절대 온도에 반비례하는 특성을 가질 수 있다.
제2 BJT(Q2)의 베이스-에미터 전압(VBEN)도 온도가 상승함에 따라 레벨이 낮아진다. 제2 BJT(Q2)의 크기는 제1 BJT(Q1)의 크기의 N배이므로, 제2 BJT(Q2)의 베이스-에미터 전압(VBEN)의 온도에 따른 변화량은 제1 BJT(Q1)의 베이스-에미터 전압(VBE)의 온도에 따른 변화량 보다 크다. 따라서 온도가 증가함에 따라 제4 저항(R4) 양단에 걸리는 전압차는 증가할 수 있다. 따라서, 제4 저항(R4)에 흐르는 전류는 절대 온도에 비례하는 특성을 가질 수 있다.
제4 저항(R4)에 흐르는 전류의 PTAT 특성이 제5 저항(R5)에 흐르는 전류의 CTAT 특성에 의하여 상쇄될 수 있다.
제2 PMOS 트랜지스터(P2)의 크기와 제3 PMOS 트랜지스터(P3)의 크기의 비가 1:M일 때, 제3 PMOS 트랜지스터(P3)를 통해 흐르는 제3 전류(I3)의 크기는 제2 PMOS 트랜지스터(P2)를 통해 흐르는 제2 전류(I2)의 크기의 M배 일 수 있다. 증폭기(OPAMP)의 제1 입력 단자에 걸리는 전압(VN)의 레벨과 연산 증폭기(OPAMP)의 제2 입력 단자에 걸리는 전압(VP)의 레벨이 같아지면 일정한 레벨을 갖는 기준 전압(VREF)이 출력 단자(OUT)에 걸릴 수 있다.
한편, 전원 전압(AVDD)과 제1 BJT(Q1) 사이에 연결된 제1 PMOS 트랜지스터(P1)는 포화 영역에서 동작하여야 한다. 제1 PMOS 트랜지스터(P1)의 드레인-소스 전압(VDS)은 제1 PMOS 트랜지스터(P1)가 포화 영역에서 동작할 수 있도록 충분히 확보되어야 한다. 예컨대, 제1 PMOS 트랜지스터(P1)의 드레인-소스 전압(VDS)이 전원 전압(AVDD)의 10%보다 적게 걸리면 제1 PMOS 트랜지스터(P1)가 포화 영역에서 동작하지 못할 수 있다. 이 경우, 제1 PMOS 트랜지스터(P1)의 드레인-소스 전압(VDS)의 목표 전압은 전원 전압(AVDD)의 10% 이하일 수 있다. BJT의 베이스-에미터 전압(VBE)은 CTAT 특성 때문에 저온 환경(예컨대, -55℃)에서 0.9V까지 증가할 수 있으므로, 저온 환경에서 전원 전압(AVDD)이 1V까지 낮아지면 제1 PMOS 트랜지스터(P1)의 드레인-소스 전압(VDS)은 목표 전압에 도달하게 된다. 따라서, 제1 PMOS 트랜지스터(P1)가 포화 영역에서 동작하지 못할 수 있다. 제1 PMOS 트랜지스터(P1)가 포화 영역에서 동작하지 못하면 제1 PMOS 트랜지스터(P1)가 형성하는 루프의 전압 이득이 낮아질 수 있다. 제1 PMOS 트랜지스터(P1)가 형성하는 루프의 전압 이득이 낮아지면 기준 전압(VREF)은 예측할 수 없는 값을 가질 수 있다. 즉, 저온 환경에서 전원 전압(AVDD)이 계속 낮아지면 BGR 회로(110)는 오동작할 수 있다.
이상에서 제1 PMOS 트랜지스터(P1)의 드레인-소스 전압(VDS)의 목표 전압은 전원 전압(AVDD)의 10% 이하인 실시 예가 설명되었으나, 이는 예시적인 것에 불과하며 회로의 특성에 따라 제1 PMOS 트랜지스터(P1)의 드레인-소스 전압(VDS)의 목표 전압은 다르게 설정될 수 있다.
본 발명의 일 실시예에 따른 저전압 어택 감지기는 저온 환경에서 전원 전압(AVDD)이 BGR 회로(110)가 오동작하는 전압 영역까지 낮아지면 BGR 회로(110)가 오동작 하기 전에 미리 하이 레벨을 갖는 오동작 검출 플래그 신호를 출력하는 BGR 동작 영역 검출기를 포함할 수 있다. 따라서, BGR 회로(110)가 오동작하더라도 BGR 동작 영역 검출기가 하이 레벨을 갖는 오동작 검출 플래그 신호(VBGRDET)를 발생하므로, 저전압 검출 플래그 신호의 하이 레벨이 계속 유지되는 것과 동일한 효과가 있다.
도 5는 본 발명의 일 실시예에 따른 BGR 동작 영역 검출기를 나타낸다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 BGR 동작 영역 검출기(200)는 BJT 전압 생성기(210), 제2 전원 전압 감지 회로(220), 및 비교기(230)를 포함할 수 있다. 도 4를 참조하여 설명한 바와 같이, 전원 전압이 감소함에 따라 BGR 회로에 포함된 PMOS 트랜지스터의 드레인-소스 전압이 감소한다. 상기 PMOS 트랜지스터의 드레인-소스 전압이 목표 전압에 도달하면 상기 PMOS 트랜지스터의 동작 영역이 포화 영역을 벗어나게 된다. 상기 PMOS 트랜지스터의 동작 영역이 포화 영역을 벗어나게 되면, BGR 회로가 오동작할 수 있다. BGR 동작 영역 검출기(200)는 상기 전원 전압의 감소를 검출함으로써 상기 BGR 회로에 포함된 PMOS 트랜지스터의 드레인-소스 전압의 감소를 검출할 수 있다. 따라서, BGR 동작 영역 검출기(200)는 상기 PMOS 트랜지스터의 드레인-소스 전압이 목표 전압에 도달하는지 여부를 검출할 수 있다.
BJT 전압 생성기(210)는 전원 전압(AVDD)에 기초하여 BJT(Q)의 베이스-에미터 전압(VBJT)을 출력할 수 있다. BJT 전압 생성기(210)는 전원 전압(AVDD)과 접지 전압 사이에 직렬로 연결된 제7 저항(R7)과 BJT(Q)를 포함할 수 있다. BJT 전압 생성기(210)는 트랜지스터 대신에 제7 저항(R7)을 포함할 수 있다. 제7 저항(R7)은 BJT(Q)의 베이스-에미터 전압(VBJT)을 일정한 레벨로 유지하기 위한 전류를 흘려줄 수 있다.
제2 전원 전압 감지 회로(220)는 전원 전압(AVDD)에 기초하여 제2 감지 전압(VSENSE2)을 출력할 수 있다. 예컨대, 제2 전원 전압 감지 회로(220)는 전원 전압(AVDD)과 접지 전압 사이에 직렬로 연결된 제8 저항(R8)과 제9 저항(R9)을 포함할 수 있고, 제2 전원 전압 감지 회로(220)는 전원 전압(AVDD)을 저항 분할하여 제2 감지 전압(VSENSE2)을 생성할 수 있다.
예컨대, BGR 회로에서 PMOS 트랜지스터의 드레인-소스 전압이 전원 전압(AVDD)의 10%보다 적게 걸리면 상기 BGR 회로가 오동작할 수 있다. BGR 동작 영역 검출기(200)는 전원 전압(AVDD)의 감소를 검출하여 BGR 회로에 포함된 PMOS 트랜지스터의 드레인-소스 전압이 전원 전압(AVDD)의 10%보다 적게 걸리는 경우를 검출할 수 있다. BGR 회로에 포함된 PMOS 트랜지스터의 드레인-소스 전압은 BGR 동작 영역 검출기(200)에서 전원 전압(AVDD)과 BJT(Q)의 베이스-에미터 전압(VBE)의 차이에 해당할 수 있다. 저온 환경에서 BJT(Q)의 베이스-에미터 전압(VBE)은 0.9V까지 증가하므로, BGR 회로에서 전원 전압(AVDD)이 1V일 때 PMOS 트랜지스터의 드레인-소스 전압은 100mV일 수 있다. PMOS 트랜지스터의 드레인-소스 전압이 100mV보다 낮으면 BGR 회로가 오동작할 수 있다. 따라서, BGR 동작 영역 검출기(200)에서 제8 저항(R8)의 크기와 제9 저항(R9)의 크기의 비를 1:9로 하면, BGR 동작 영역 검출기(200)는 전원 전압(AVDD)의 감소를 검출하여 BGR 회로에 포함된 PMOS 트랜지스터의 드레인-소스 전압이 전원 전압(AVDD)의 10%보다 적게 걸리는 경우를 검출할 수 있다. 제8 저항(R8)의 크기와 제9 저항(R9)의 크기의 비는 검출하고자 하는 PMOS 트랜지스터의 드레인-소스 전압에 따라 달라질 수 있다.
비교기(130)는 제7 저항(R7)과 BJT(Q) 사이의 제1 노드(IN1)에 연결된 제1 입력단, 및 제8 저항(R8)과 제9 저항(R9) 사이의 제2 노드(IN2)에 연결된 제2 입력단을 포함할 수 있다. 비교기(130)는 상기 제1 입력단을 통해 BJT 전압 생성기(210)로부터 BJT(Q)의 베이스-에미터 전압(VBJT)을 수신할 수 있고, 상기 제2 입력단을 통해 제2 전원 전압 감지 회로(220)로부터 제2 감지 전압(VSENSE2)을 수신할 수 있다. 비교기(130)는 BJT(Q)의 베이스-에미터 전압(VBJT)과 제2 감지 전압(VSENSE2)을 비교하고, BJT(Q)의 베이스-에미터 전압(VBJT)이 제2 감지 전압(VSENSE2)에 도달하면 하이 레벨을 갖는 오동작 검출 플래그 신호(VBGRDET)를 출력할 수 있다. 예컨대, 저온 환경에서 BJT(Q)의 베이스-에미터 전압(VBJT)은 0.9V까지 증가하고, 전원 전압(AVDD)이 1V까지 낮아지면, BJT(Q)의 베이스-에미터 전압(VBJT)과 기준 전압(VREF)은 각각 0.9V가 된다. 따라서, 비교기(130)는 하이 레벨을 갖는 오동작 검출 플래그 신호(VBGRDET)를 출력할 수 있다.
BGR 동작 영역 검출기(200)는 BGR 회로가 오동작 하기 전에 미리 하이 레벨을 갖는 오동작 검출 플래그 신호(VBGRDET)를 출력할 수 있다. 즉, 저전압 검출기가 저전압 검출 플래그 신호(VLVDET)의 하이 레벨을 계속 유지하지 못하더라도, BGR 동작 영역 검출기(200)가 하이 레벨을 갖는 오동작 검출 플래그 신호(VBGRDET)를 출력할 수 있다. 따라서, BGR 회로가 오동작하더라도 저전압 검출 플래그 신호의 하이 레벨이 계속 유지되는 것과 동일한 효과가 있다.
그러나, 저온 환경에서 전원 전압(AVDD)이 계속 낮아지면 연산 증폭기나 비교기 등과 같은 아날로그 회로의 바이어스 회로가 정상 동작하지 않을 수 있다. 예컨대, 저온 환경에서 전원 전압(AVDD)이 계속 낮아지면 BGR 동작 영역 검출기(200)에 포함된 비교기의 바이어스 회로가 오동작해서 BGR 동작 영역 검출기가 오동작할 수 있다. 따라서, BGR 동작 영역 검출기(200)를 이용하여 BGR 회로가 오동작하는 전압 영역을 커버하더라도, 다른 아날로그 회로가 오동작하는 전압 영역에서는 저전압 검출 플래그 신호의 하이 레벨을 계속 유지하지 못할 수 있다.
또한, 온도가 올라갈수록 트랜지스터의 문턱 전압이 내려가므로 아날로그 회로가 오동작하는 전압은 낮아질 수 있다. 예컨대, 고온 환경(예컨대, 150℃)에서는 BGR 회로가 오동작 하는 전압은 낮아질 수 있다. 그러나, 고온 환경에서는 BGR 회로에 포함된 BJT(Q)의 베이스-에미터 전압(VBE)에 의한 영향보다는 BGR 회로에 포함된 연산 증폭기의 바이어스 회로가 정상 동작 하지 않기 때문에 저전압 검출기가 오동작할 수 있다. 따라서, 아날로그 회로가 오동작하는 전압 영역에서는 저전압 검출 플래그 신호의 하이 레벨을 계속 유지하지 못할 수 있다.
본 발명의 일 실시예에 따른 저전압 어택 감지기는 전체 온도에서 아날로그 회로가 오동작하는 영역을 검출할 수 있는 파워 온 리셋(power on reset(POR)) 회로를 포함할 수 있다. 따라서, 저전압 영역 전체에서 저전압 검출 플래그 신호의 하이 레벨이 계속 유지되는 것과 동일한 효과를 줄 수 있다.
도 6은 본 발명의 일 실시예에 따른 저전압 어택 감지기를 나타낸다.
도 1과의 차이점을 중심으로 설명하면 도 6의 저전압 어택 감지기(20)는 POR 회로(400)와 인버터(500)를 더 포함할 수 있다. POR 회로(400)는 제1 POR 신호(VPOR)를 출력할 수 있고, 인버터(500)는 제1 POR 신호(VPOR)의 레벨을 천이시켜 제2 POR 신호(VPOR')를 출력할 수 있다. 제2 POR 신호(VPOR')는 논리 게이트(300)로 입력될 수 있다. POR 회로(400)는 전원 전압(AVDD)이 일정 전압 이하일 때 리셋 신호를 출력해서 시스템이 리셋 상태를 유지하도록 하고, 전원 전압(AVDD)이 일정 전압 이상일 때 시스템이 정상 동작하도록 할 수 있다.
상술한 바와 같이, 전원 전압(AVDD)이 타겟 전압에 도달하면 저전압 검출기(100)가 하이 레벨을 갖는 저전압 검출 플래그 신호(VLVDET)를 출력할 수 있다. 그러나, 저온 환경에서 전원 전압(AVDD)이 BGR 회로(110)가 오동작할 수 있는 전압 영역까지 낮아지면, 저전압 검출 플래그 신호(VLVDET)의 하이 레벨이 계속 유지되지 못할 수 있다.
BGR 동작 영역 검출기(200)는 저온 환경에서 전원 전압(AVDD)의 감소를 검출하여 BGR 회로(110)의 PMOS 트랜지스터의 동작 영역이 포화 영역을 벗어나는지를 검출할 수 있다. 따라서, BGR 동작 영역 검출기(200)는 전원 전압(AVDD)이 BGR 회로(110)가 오동작하는 전압 영역에 도달했는지 여부를 검출하고, BGR 회로(110)가 오동작하기 전에 하이 레벨을 갖는 오동작 검출 플래그 신호(VBGRDET)를 출력할 수 있다. 저전압 검출 플래그 신호(VLVDET)의 레벨이 로우로 떨어지더라도 BGR 동작 영역 검출기(200)가 하이 레벨을 갖는 오동작 검출 플래그 신호(VBGRDET)를 출력할 수 있으므로, 논리 게이트(300)를 통해서 하이 레벨을 갖는 최종 저전압 검출 플래그 신호(VLVDET_MERGED)를 출력할 수 있다. 따라서, BGR 회로(110)가 오동작하더라도 저전압 검출 플래그 신호(VLVDET)의 하이 레벨이 계속 유지되는 것과 동일한 효과가 있다.
그러나, 저온 환경에서 BGR 동작 영역 검출기(200)에 포함된 비교기의 바이어스 회로가 정상 동작하지 않는 전압 영역까지 전원 전압(AVDD)의 레벨이 감소하면, BGR 동작 영역 검출기(200)가 오동작할 수 있다. 또한, 고온 환경에서도 BGR 회로(110)에 포함된 연산 증폭기의 바이어스 회로가 정상 동작하지 않는 전압 영역까지 전원 전압(AVDD)의 레벨이 감소하면, 저전압 검출기(100)가 오동작할 수 있다. 따라서, 본 발명의 일 실시예에 따른 저전압 어택 감지기(20)는 전체 온도에서 아날로그 회로가 오동작 하기 전에 하이 레벨을 갖는 제1 POR 신호(VPOR)를 발생시킬 수 있다. 제1 POR 신호(VPOR)의 레벨이 하이 레벨이 되는 전압은 POR 회로(400)에 포함된 저항과 트랜지스터의 크기를 변경해서 조절할 수 있다.
POR 회로(400)는 전원 전압(AVDD)이 아날로그 회로가 오동작하는 전압 영역에 도달하면 로우 레벨을 갖는 제1 POR 신호(VPOR)를 출력할 수 있다. 인버터(500)는 제1 POR 신호(VPOR)의 로우 레벨을 천이시켜 하이 레벨을 갖는 제2 POR 신호(VPOR')를 출력할 수 있다.
저전압 검출 플래그 신호(VLVDET)의 레벨이 로우로 떨어지더라도 POR 회로(400)가 인버터(500)를 통해 하이 레벨을 갖는 제2 POR 신호(VPOR')를 출력할 수 있으므로, 논리 게이트(300)를 통해서 하이 레벨을 갖는 최종 저전압 검출 플래그 신호(VLVDET_MERGED)를 출력할 수 있다. 따라서, 아날로그 회로들이 오동작하더라도 저전압 검출 플래그 신호(VLVDET)의 하이 레벨이 계속 유지되는 것과 동일한 효과가 있다.
도 7은 본 발명의 일실시예에 따른 POR 회로를 나타내고, 도 8은 본 발명의 일 실시예에 따른 POR 회로의 동작 파형을 나타낸다.
도 7을 참조하면, POR 회로(400)는 제10 저항(R10), 제11 저항(R11), NMOS 트랜지스터(N), 및 인버터(INV)를 포함할 수 있다. 제10 저항(R10), 제11 저항(R11), 및 NMOS 트랜지스터(N)는 전원 전압(AVDD)과 접지 전압 사이에 직렬로 연결될 수 있다. NMOS 트랜지스터(N)의 게이트는 제10 저항(R10)과 제11 저항(R11) 사이의 제1 노드(ND1)에 연결될 수 있다. 인버터(INV)의 입력단은 제11 저항(R11)과 NMOS 트랜지스터(N) 사이의 제2 노드(ND2)와 연결 되어, 제2 노드(ND2)의 전압을 입력받을 수 있다. 인버터(INV)는 제2 노드(ND2)의 전압을 반전시켜 출력할 수 있다.
전원 전압(AVDD)이 매우 낮으면 NMOS 트랜지스터(N)의 게이트 전압은 문턱 전압보다 작을 수 있다. 따라서, NMOS 트랜지스터(N)의 게이트 전압이 문턱 전압보다 작으면 NMOS 트랜지스터(N)는 턴-오프될 수 있다. NMOS 트랜지스터(N)가 턴-오프되면, 제10 저항(R10)과 제11 저항(R11)을 통해 전류가 흐르지 않을 수 있다. 따라서, 제2 노드(ND2)의 전압은 전원 전압(AVDD)을 따라간다.
전원 전압(AVDD)이 점점 증가하여 제10 저항(R10)과 제11 저항(R11)을 통해 전류가 흐를 수 있다. 제10 저항(R10)과 제11 저항(R11)을 통해 전류가 흐르면 제2 노드(ND2)의 전압은 점점 감소하고, 제1 노드(ND2)의 전압은 점점 증가할 수 있다. NMOS 트랜지스터(N)의 게이트 전압이 문턱 전압보다 커지면, NMOS 트랜지스터(N)는 턴-온 될 수 있다. NMOS 트랜지스터(N)가 턴-온되면, 제2 노드(ND2)의 전압은 접지 전압으로 떨어질 수 있다.
도 8에 도시된 바와 같이, 제2 노드(ND2)의 전압(VND2)이 계속 증가하다가 시간 t1에서 제2 노드(ND2)의 전압(VND2)은 인버터(INV)의 로직 임계전압(VLTH)에 도달할 수 있다. 제2 노드(ND2)의 전압(VND2)이 인버터(INV)의 로직 임계전압(VLTH)에 도달하면, 인버터(INV)는 하이 레벨(H)을 갖는 제1 POR 신호(VPOR)를 출력할 수 있다.
반대로, 제2 노드(ND2)의 전압(VND2)이 계속 감소하다가 시간 t2에서 제2 노드(ND2)의 전압(VND2)은 인버터(INV)의 로직 임계전압(VLTH)에 도달할 수 있다. 제2 노드(ND2)의 전압(VND2)이 인버터(INV)의 로직 임계전압(VLTH)에 도달하면, 인버터는 로우 레벨(L)을 갖는 제1 POR 신호(VPOR)를 출력할 수 있다.
로직 임계전압이란 인버터의 출력 신호의 레벨을 천이시킬 수 있는 입력 신호의 임계 전압을 의미할 수 있다. 예컨대, 인버터의 입력 전압이 제1 레벨보다 클 때 인버터의 출력은 하이 레벨이고, 인버터의 입력 전압이 제1 레벨보다 작을 때 인버터의 출력이 로우 레벨이면, 인버터의 로직 임계전압은 제1 레벨일 수 있다.
제1 POR 신호(VPOR)의 레벨이 하이가 되는 전원 전압은 저항과 트랜지스터의 크기를 변경해서 조절할 수 있다.
한편, 아날로그 회로는 바이어스가 잘 잡히고 트랜지스터들이 포화 영역에서 동작해야 정상동작 할 수 있다. POR 회로(400)는 로직이고, 로직을 구성하는 트랜지스터는 포화 영역이 아니어도 잘 동작할 수 있다. 다만, POR 회로(400)는 트랜지스터의 문턱 전압의 영향을 많이 받아서 산포가 크다. 따라서, 전원 전압(AVDD)이 POR 회로(400)의 신뢰 영역에 도달하기 전에 BGR 회로가 오동작 할 수 있다. 따라서, 저온 환경에서는 BGR 동작 영역 검출기가 BGR 회로의 오동작 전압 영역을 커버할 수 있고, POR 회로(400)는 BGR 동작 영역 검출기가 오동작하는 전압 영역을 커버할 수 있다. 저온 환경에서 POR 회로(400)는 BGR 동작 영역 검출기(200)에 포함된 아날로그 회로의 바이어스 회로가 정상 동작하는지 여부를 검출하여 전원 전압(AVDD)이 BGR 동작 영역 검출기(200)가 오동작하는 전압 영역에 도달했는지 여부를 검출할 수 있다.
한편, 온도가 올라갈수록 BGR 동작 영역 검출기의 신뢰 영역은 점점 낮아지고, POR 회로(400)의 신뢰 영역은 점점 높아질 수 있다. 따라서, 고온 환경에서 POR 회로(400)가 저전압 검출기가 오동작 하는 전압 영역을 커버할 수 있다. POR 회로(400)는 저전압 검출기에 포함된 아날로그 회로의 바이어스 회로가 정상 동작 하는지 여부를 검출하여 전원 전압(AVDD)이 저전압 감지기가 오동작 하는 전압 영역에 도달했는지 여부를 검출할 수 있다. POR 회로(400)가 오동작하는 전압 영역은 POR 회로(400)에 포함된 NMOS 트랜지스터의 문턱 전압 산포 범위에 의해 결정될 수 있다.
도 9와 도 10은 본 발명의 일 실시예에 따른 저전압 어택 감지기의 보장 영역을 나타낸 그래프이다. 도 9와 도 10의 그래프에서 X-축은 전원 전압(AVDD)을 나타내고, Y-축은 저전압 검출기, BGR 동작 영역 검출기, POR 회로 각각이 대응하는 신뢰 영역에서 출력하는 플래그 전압을 나타낸다. 상기 플래그 전압의 레벨은 전원 전압(AVDD)에 따라 달라질 수 있다.
도 9는 저온 환경에서 저전압 어택 감지기의 보장 영역을 나타낸 그래프이다.
도 6과 도 9를 함께 참조하면, 저전압 검출기(100)는 전원 전압(AVDD)이 저전압 검출 스펙범위(SPEC) 내이면 하이 레벨을 갖는 저전압 검출 플래그 신호(VLVDET)를 출력할 수 있다. 예컨대, 전원 전압(AVDD)이 제1 전압(Va)이면 저전압 검출기(100)는 하이 레벨을 갖는 저전압 검출 플래그 신호(VLVDET)를 출력할 수 있다. 저전압 검출 플래그 신호(VLVDET)는 전원 전압(AVDD)이 계속 낮아지더라도 하이 레벨을 계속 유지할 수 있어야 한다.
그러나, 저온 환경에서 전원 전압(AVDD)이 제2 전압(Vb)보다 낮아지면 BGR 회로(110)가 오동작할 수 있다. 전원 전압(AVDD)이 제1 전압(Va)에서 제2 전압(Vb)까지의 제1 범위에 속하는 제1 구간(D1)은 저전압 검출기(100)가 출력하는 저전압 검출 플래그 신호(VLVDET)가 하이 레벨을 유지할 수 있는 제1 신뢰 영역으로 정의될 수 있다. 제1 신뢰 영역에서는 BGR 회로(110)가 정상 동작하므로, 저전압 검출 플래그 신호(VLVDET)에 의해 최종 저전압 검출 플래그 신호(VLVDET_MERGED)가 하이 레벨을 유지할 수 있다.
저온 환경에서 전원 전압(AVDD)이 제2 전압(Vb)보다 낮아지면 즉, 전원 전압(AVDD)이 저전압 검출기(100)의 제1 신뢰 영역을 벗어나면, BGR 동작 영역 검출기(200)가 하이 레벨을 갖는 오동작 검출 플래그 신호(VBGRDET)를 출력할 수 있다. 따라서, 저전압 검출 플래그 신호(VLVDET)가 하이 레벨을 유지하는지 여부와 관계없이, 오동작 검출 플래그 신호(VBGRDET)에 의해 최종 저전압 검출 플래그 신호(VLVDET_MERGED)가 하이 레벨을 유지할 수 있다.
저온 환경에서 전원 전압(AVDD)이 제3 전압(Vc)보다 낮아지면, BGR 동작 영역 검출기(200)가 오동작할 수 있다. 전원 전압(AVDD)이 제2 전압(Vb)에서 제3 전압(Vc)까지의 제2 범위에 속하는 제2 구간(D2)은 BGR 동작 영역 검출기(200)가 출력하는 오동작 검출 플래그 신호(VBGRDET)가 하이 레벨을 유지할 수 있는 제2 신뢰 영역으로 정의될 수 있다. 제2 신뢰 영역에서는 BGR 동작 영역 검출기(200)가 정상 동작하므로, 저전압 검출 플래그 신호(VLVDET)가 하이 레벨을 유지하는지 여부와 관계없이, 오동작 검출 플래그 신호(VBGRDET)에 의해 최종 저전압 검출 플래그 신호(VLVDET_MERGED)가 하이 레벨을 유지할 수 있다.
저온 환경에서 전원 전압(AVDD)이 제3 전압(Vc)보다 낮아지면, 즉 전원 전압(AVDD)이 BGR 동작 영역 검출기의 제2 신뢰 영역을 벗어나면, POR 회로(400)가 하이 레벨을 갖는 POR 신호(VPOR)를 출력할 수 있다. 전원 전압(AVDD)이 제3 전압(Vc)에서 0V까지의 제3 범위에 속하는 제3 구간(D3)은 POR 회로(400)가 출력하는 POR 신호(VPOR)가 로우 레벨을 유지할 수 있는 제3 신뢰 영역으로 정의될 수 있다. 제3 신뢰 영역에서는 POR 회로(400)가 정상 동작하므로 저전압 검출 플래그 신호(VLVDET)가 하이 레벨을 유지하는지 여부와 관계없이, POR 신호(VPOR)에 의해 최종 저전압 검출 플래그 신호(VLVDET_MERGED)가 하이 레벨을 유지할 수 있다.
도 10은 고온 환경에서 저전압 어택 감지기의 보장 영역을 나타낸 그래프이다.
도 6과 도 10을 함께 참조하면, 저전압 검출기(100)는 전원 전압(AVDD)이 저전압 검출 스펙범위(SPEC) 내이면 저전압 검출 플래그 신호(VBGRDET)를 출력할 수 있다. 예컨대, 전원 전압(AVDD)이 제4 전압(Vd)이면 저전압 검출기(100)는 하이 레벨을 갖는 저전압 검출 플래그 신호(VBGRDET)를 출력할 수 있다. 저전압 검출 플래그 신호(VBGRDET)는 전원 전압(AVDD)이 계속 낮아지더라도 하이 레벨을 계속 유지할 수 있어야 한다.
온도가 증가하면 저전압 검출기(100)가 오동작하는 전압은 낮아지지만 전원 전압(AVDD)이 제 5 전압(Ve)보다 낮아지면 BGR 회로(110)에 포함된 연산 증폭기의 바이어스 회로가 오동작할 수 있다. 고온 환경에서 전원 전압(AVDD)이 제4 전압(Vd)에서 제5 전압(Ve)까지의 제4 범위에 속하는 제4 구간(D4)은 저전압 검출 플래그 신호(VBGRDET)가 하이 레벨을 유지할 수 있는 제4 신뢰 영역으로 정의될 수 있다. 제4 신뢰 영역에서는 BGR 회로(110)가 정상 동작하므로, 저전압 검출 플래그 신호(VBGRDET)에 의해 최종 저전압 검출 플래그 신호(VLVDET_MERGED)가 하이 레벨을 유지할 수 있다.
고온 환경에서 전원 전압이 제5 전압(Ve)보다 낮아지면, 즉 전원 전압이 저전압 검출기(100)의 제4 신뢰 영역을 벗어나면, POR 회로(400)가 로우 레벨을 갖는 POR 신호(VPOR)를 출력할 수 있다. 따라서, 저전압 검출 플래그 신호(VLVDET)가 하이 레벨을 유지하는지 여부와 관계없이, POR 신호(VPOR)에 의해 최종 저전압 검출 플래그 신호(VLVDET_MERGED)가 하이 레벨을 유지할 수 있다.
온도가 올라갈수록 BGR 동작 영역 검출기의 신뢰 영역은 점점 낮아지고, POR 회로(400)의 신뢰 영역은 점점 높아지며, POR 회로(400)는 0V까지 오동작하지 않으므로, 고온 환경에서는 POR 회로(400)가 저전압 검출기(100)의 오동작 영역을 모두 커버할 수 있다. 고온 환경에서 전원 전압(AVDD)이 제5 전압(Ve)에서 0V까지의 제5 범위에 속하는 제5 구간(D5)은 POR 신호(VPOR)가 로우 레벨을 유지할 수 있는 제5 신뢰 영역으로 정의될 수 있다. 상기 제5 신뢰 영역은 POR 회로(400)에 포함된 NMOS 트랜지스터의 문턱전압 산포 범위에 의해 결정될 수 있다. 실시 예에 따라, 상온(예컨대, 25℃)에서는 저전압 검출기(100)의 오동작 영역을 커버하기 위해 BGR 동작 영역 검출기(200)와 POR 회로(400)가 상호 보완할 수 있다.
도 11은 본 발명의 일 실시예들에 따른 보안 소자를 나타내는 블록도이다.
도 11을 참조하면, 보안 소자(1000)는 보안 메모리(1100), 보안 프로세서(1200), 저전압 어택 감지기(1300) 및 리셋 신호 생성기(1400)를 포함할 수 있다. 예를 들어, 보안 소자(1000)는 스마트 카드(smart card), SE(secure element) 등일 수 있다.
보안 메모리(1100)는 보안 데이터(SDAT)를 저장하고, 보안 프로세서(1200)는 보안 데이터(SDAT)를 처리한다. 예를 들어, 보안 데이터(SDAT)는 암호키(cryptographic key), 주요 데이터(sensitive data), 주요 코드 등을 포함할 수 있다. 예를 들어, 보안 메모리(1100) 및 보안 프로세서(1200)는 전원 전압(VDD)에 기초하여 동작할 수 있다. 예를 들어, 전원 전압(VDD)은 제1 전원 전압(AVDD)에 기초하여 생성될 수 있다.
일 실시예에서, 보안 메모리(1100)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리를 포함할 수 있다.
일 실시예에서, 보안 프로세서(1200)는 CPU(central processing unit), 마이크로프로세서(microprocessor) 등과 같은 임의의 프로세싱 장치를 포함할 수 있다.
일 실시예에서, 보안 소자(1000)는 마이크로프로빙(microprobing), 소프트웨어 공격(software attack), 도청(eavesdropping), 오류 주입(fault injection) 등과 같은 부정 조작(tampering) 공격으로부터 보호되도록 부정 조작 방지(tamper-resistant) 기능을 가질 수 있다.
마이크로프로빙은 칩 표면을 직접 액세스하기 위해 사용될 수 있다. 소프트웨어 공격은 프로세서의 일반적인 통신 인터페이스를 이용하며 프로토콜에서 발생되는 보안 취약점(security vulnerability), 암호 알고리즘, 또는 알고리즘 실행을 활용할 수 있다. 도청은 모든 공급 및 인터페이스 접속들의 아날로그 특성들과 정상적인 동작 동안 프로세서에 의해서 생성되는 전자기 방사를 측정할 수 있다. 오류 주입은 비정상적인 환경 조건을 이용하여 추가적인 접근을 제공하는 프로세서의 오동작을 생성할 수 있다. 마이크로프로빙은 직접적인 어택 기술(invasive attack technique)이며, 많은 시간을 필요로 한다. 나머지 기술들은 간접적인 어택 기술(non-invasive attack technique)이다.
상기 간접적인 어택 기술로서, 전압 변화는 보안 소자(1000)가 예측 불가능하게 동작되도록 외부로부터 인가되는 신호 또는 전원을 비정상적으로 바꿈으로써 보안 소자(1000)를 마음대로 해킹하는 것을 나타낸다. 예를 들어, 보안 소자(1000)의 내부 구성요소를 구동하기 위한 전압(예를 들어, 제1 전원 전압(AVDD))을 비정상적으로 바꿔서 보안 메모리(1100)로부터 보안 데이터(SDAT)를 유출하는 방법이 시도될 수 있다.
저전압 어택 감지기(1300)는 제1 전원 전압(AVDD)이 타겟 전압에 도달하면 하이 레벨을 갖는 최종 저전압 검출 플래그 신호(VDET_MERGED)를 출력하고, 최종 저전압 검출 플래그를 전원 전압(AVDD)이 0V가 될 때까지 유지시켜줄 수 있다. 저전압 어택 감지기(1300)는 본 발명의 실시예들에 따른 저전압 어택 감지기며, 도 1 내지 10을 참조하여 상술한 것처럼 구현될 수 있다. 저전압 어택 감지기(1300)는 제1 전원 전압(AVDD)이 아날로그 회로가 오동작 하는 전압 영역에 도달하더라도 저전압을 검출할 수 있다.
리셋 신호 생성기(1400)는 최종 저전압 검출 플래그 신호(VDET_MERGED)에 기초하여 리셋 신호(RST)를 생성한다. 리셋 신호(RST)는 보안 프로세서(1200)에 제공되며, 보안 프로세서(1200)는 리셋 신호(RST)에 기초하여 리셋된다. 따라서, 보안 소자(1000)는 외부 공격에 의한 보안 데이터(SDAT)의 유출이나 파괴, 변조 등으로부터 보안 데이터(SDAT)를 보호할 수 있고, 보안 소자(1000)의 보안 성능이 향상될 수 있다.
한편, 도 14에서는 리셋 신호(RST)가 보안 프로세서(1200)에만 제공되는 것으로 도시하였으나, 본 발명은 이에 한정되지 않을 수 있다. 예를 들어, 리셋 신호(RST)는 보안 메모리(1100)에도 제공될 수 있으며, 보안 메모리(1100) 또한 리셋 신호(RST)에 기초하여 리셋될 수 있다.
도 12는 본 발명의 실시예들에 따른 보안 소자의 동작 방법을 설명하기 위한 순서도이다.
도 11과 도 12를 참조하면, 전원 전압(AVDD)이 타겟 전압에 도달하면 저전압 검출기가 하이 레벨을 갖는 저전압 검출 플래그 신호 출력를 출력할 수 있다(S110).
저온 환경에서 전원 전압(AVDD)이 BGR 회로가 오동작하는 전압까지 낮아지면 BGR 동작 영역 검출기가 하이 레벨을 갖는 오동작 검출 플래그 신호를 출력할 수 있다(S120). 고온 환경에서는 전원 전압(AVDD)이 BGR 회로가 오동작하는 전압까지 낮아지면 POR 회로가 인버터를 통해 하이 레벨을 갖는 오동작 검출 플래그 신호를 출력할 수 있다(S130).
저온 환경에서 전원 전압(AVDD)이 BGR 동작 영역 검출기가 오동작하는 전압까지 낮아지면 POR 회로가 인버터를 통해 하이 레벨을 갖는 오동작 검출 플래그 신호를 출력할 수 있다(S130).
논리 게이트는 저전압 검출 플래그 신호, 오동작 검출 플래그 신호, 및 인버터를 통한 POR 신호를 수신할 수 있다. 저전압 검출 플래그 신호, 오동작 검출 플래그 신호, 및 인버터를 통한 POR 신호 중 하나라도 하이 레벨을 가지면(S140의 YES), 저전압 어택 검출기(1300)는 하이 레벨을 갖는 최종 저전압 검출 플래그 신호(VLVDET_MERGED)를 출력할 수 있다. 따라서, 저전압 검출 플래그 신호가 하이 레벨을 유지하는지 여부와 관계없이, 저전압 영역 전체에서 최종 저전압 검출 플래그 신호(VLVDET_MERGED)가 하이 레벨을 유지할 수 있다.
리셋 신호 검출기(1400)는 최종 저전압 검출 플래그 신호(VDET_MERGED)에 기초하여 리셋 신호(RST)를 생성한다. 리셋 신호(RST)에 기초하여 보안 프로세서(1200)가 리셋될 수 있다(S150). 그러나, 저전압 검출 플래그 신호, 오동작 검출 플래그 신호, 및 인버터를 통한 POR 신호가 모두 로우 레벨을 가지면(S140의 NO), 보안 프로세서(1200)는 정상 동작할 수 있다(S160).
따라서, 해커가 인위적으로 아날로그 회로의 오동작을 유발할 수 있는 전압을 인가하더라도 시스템은 정상 동작할 수 없으므로, 해커의 공격을 막을 수 있는 효과가 있다.
한편, 본 발명의 실시예들은 컴퓨터로 판독 가능한 매체에 저장된 컴퓨터로 판독 가능한 프로그램 코드를 포함하는 제품 등의 형태로 구현될 수도 있다. 상기 컴퓨터로 판독 가능한 프로그램 코드는 다양한 컴퓨터 또는 다른 데이터 처리 장치의 프로세서로 제공될 수 있다. 상기 컴퓨터로 판독 가능한 매체는 컴퓨터로 판독 가능한 신호 매체 또는 컴퓨터로 판독 가능한 기록 매체일 수 있다. 상기 컴퓨터로 판독 가능한 기록 매체는 명령어 실행 시스템, 장비 또는 장치 내에 또는 이들과 접속되어 프로그램을 저장하거나 포함할 수 있는 임의의 유형적인 매체일 수 있다. 예를 들어, 상기 컴퓨터로 판독 가능한 매체는 비일시적(non-transitory) 저장 매체의 형태로 제공될 수 있다. 여기서, 비일시적은 저장 매체가 신호(signal)를 포함하지 않으며 실재(tangible)한다는 것을 의미할 뿐 데이터가 저장 매체에 반영구적 또는 임시적으로 저장됨을 구분하지 않는다.
도 13은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 13을 참조하면, 전자 시스템(2000)은 프로세서(2100), 메모리 장치(2200), 보안 소자(2300), 입출력 장치(2400), 파워 서플라이(2500) 및 디스플레이 장치(2600)를 포함할 수 있다. 전자 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.
프로세서(2100)는 전자 시스템(2000)의 전반적인 동작을 제어하고, 운영 체제, 어플리케이션 등을 실행할 수 있다. 메모리 장치(2200)는 전자 시스템(2000)의 동작에 필요한 데이터들을 저장할 수 있다. 입출력 장치(2400)는 키보드, 키패드, 터치패드, 터치스크린, 마우스, 리모트 컨트롤러 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(2500)는 전자 시스템(2000)의 동작에 필요한 파워를 공급할 수 있다. 디스플레이 장치(2060)는 영상을 표시할 수 있다.
프로세서(2100)는 노말 동작을 제어하고, 보안 소자(2300)는 보안 동작을 제어할 수 있다. 보안 소자(2300)는 본 발명의 실시예들에 따른 보안 소자이며, 도 11 내지 12를 참조하여 상술한 것처럼 구현될 수 있다. 보안 소자(2300)는 시스템으로 아날로그 회로가 오동작할 수 있는 낮은 전압이 인가되더라도 저전압 영역 전체에서 저전압을 검출할 수 있다.
보안 소자(2300)는 외부 공격에 의한 보안 데이터의 유출이나 파괴, 변조 등으로부터 보안 데이터를 보호할 수 있고, 보안 소자(2300) 및 이를 포함하는 전자 시스템(2000)의 보안 성능이 향상될 수 있다.
일 실시예에서, 전자 시스템(2000)은 보안 관련 시스템이며, 저전압 어택 감지기(2310)는 해킹(hacking) 방지용 감지기로 사용될 수 있다. 다른 실시예에서, 전자 시스템(2000)은 어플리케이션 프로세서(application processor; AP), 웨어러블 장치 등과 같은 모바일 시스템이며, 저전압 어택 감지기(2310)는 저전력으로 동작하는 해킹 방지용 검출기로 사용될 수 있다. 또 다른 실시예에서, 전자 시스템(2000)은 오토모티브 시스템이며, 저전압 어택 감지기(2310)는 안전(safety) 관련 검출기로 사용될 수 있다.
본 발명의 실시예들은 저전압 어택 검출기 및 보안 소자를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC(Personal Computer), 서버 컴퓨터(server computer), 데이터 센터(data center), 워크스테이션(workstation), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, IoE(Internet of Everything) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기, 드론(drone), 오토모티브(automotive) 등과 같은 전자 시스템에 더욱 유용하게 적용될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10, 20; 저전압 어택 감지기
100; 저전압 검출기
200; BGR 동작 영역 검출기
300; 논리 게이트
400; POR 회로
500; 인버터

Claims (10)

  1. 제1 전원 전압과 제1 BJT 사이에 연결된 PMOS 트랜지스터를 포함하는 밴드갭 기준(bandgap reference(BGR)) 회로를 이용하여, 상기 제1 전원 전압이 타겟 전압에 도달하면 하이 레벨을 갖는 저전압 검출 플래그 신호를 출력하는 저전압 검출기;
    상기 PMOS 트랜지스터의 동작 영역이 포화 영역을 벗어나면 하이 레벨을 갖는 오동작 검출 플래그 신호를 출력하는 밴드갭 기준(bandgap reference(BGR)) 동작 영역 검출기; 및
    상기 저전압 검출 플래그 신호와 상기 오동작 검출 플래그 신호 중 적어도 하나가 하이 레벨을 가지면, 하이 레벨을 갖는 최종 저전압 검출 플래그 신호를 출력하는 논리 게이트;를 포함하는 저전압 어택 감지기.
  2. 제1항에 있어서, 상기 BGR 동작 영역 검출기는,
    상기 PMOS 트랜지스터의 드레인-소스 전압이 목표 전압에 도달하면 하이 레벨을 갖는 상기 오동작 검출 플래그 신호를 출력하는 저전압 어택 감지기.
  3. 제1항에 있어서, 상기 BGR 동작 영역 검출기는,
    상기 제1 전원 전압과 제2 전원 전압 사이에 직렬로 연결된 제1 저항과 제2 BJT를 포함하고, 상기 제2 BJT의 베이스-에미터 전압을 출력하는 BJT 전압 생성기;
    감지 전압을 생성하는 전원 전압 감지 회로; 및
    상기 제2 BJT의 베이스-에미터 전압과 상기 감지 전압을 비교하고, 상기 제2 BJT의 베이스-에미터 전압이 상기 감지 전압에 도달하면 하이 레벨을 갖는 상기 오동작 검출 플래그 신호를 출력하는 저전압 어택 감지기.
  4. 제3항에 있어서,
    상기 전원 전압 감지 회로는 상기 제1 전원 전압과 상기 제2 전원 전압 사이에 직렬로 연결된 제2 저항과 제3 저항을 포함하고,
    상기 제2 저항과 상기 제3 저항의 비는 상기 PMOS 트랜지스터의 드레인-소스 전압의 목표 전압에 따라 결정되는 저전압 어택 감지기.
  5. 제1항에 있어서,
    상기 BGR 동작 영역 검출기에 포함된 연산 증폭기의 바이어스 회로가 정상 동작하지 않는 전압 영역에 상기 제1 전원 전압이 도달하면 로우 레벨을 갖는 제1 파워 온 리셋(power on reset(POR)) 신호를 출력하는 POR 회로;를 더 포함하는 저전압 어택 감지기.
  6. 제1 전원 전압이 제1 범위에 속하는 제1 신뢰 영역에서, 밴드갭 기준(bandgap reference(BGR)) 회로를 이용하여 상기 제1 전원 전압이 타겟 전압에 도달하는지 여부를 검출하고, 상기 제1 전원 전압이 상기 타겟 전압에 도달하면 하이 레벨을 갖는 저전압 검출 플래그 신호를 출력하는 저전압 검출기;
    상기 제1 전원 전압이 상기 제1 범위와 다른 제2 범위에 속하는 제2 신뢰 영역에서 하이 레벨을 갖는 오동작 검출 플래그 신호를 출력하는 BGR 동작 영역 검출기; 및
    상기 제1 전원 전압이 상기 제1 범위 및 상기 제2 범위와 다른 제3 범위를 갖는 제3 신뢰 영역에서 로우 레벨을 갖는 제1 파워 온 리셋(power on reset(POR)) 신호를 출력하는 POR 회로;를 포함하는 저전압 어택 감지기.
  7. 제6항에 있어서,
    온도가 증가하면 상기 제1 전원 전압이 제1 내지 제3 범위와 다른 제4 범위에 속하는 제4 신뢰 영역에서 상기 저전압 검출기가 하이 레벨을 갖는 상기 저전압 검출 플래그 신호를 출력하고,
    상기 제1 전원 전압이 제1 내지 제4 범위와 다른 제5 범위에 속하는 제5 신뢰 영역에서 상기 POR 회로는 로우 레벨을 갖는 상기 제1 POR 신호를 출력하는 저전압 어택 감지기.
  8. 제7항에 있어서, 상기 제5 범위는,
    상기 BGR에 포함된 연산 증폭기의 바이어스 회로가 정상 동작하지 않는 상기 제1 전원 전압의 범위인 저전압 어택 감지기.
  9. 제1 전원 전압의 감소를 검출하는 밴드갭 기준(bandgap reference(BGR)) 동작 영역 검출기를 포함하고,
    상기 BGR 동작 영역 검출기는,
    상기 제1 전원 전압과 제2 전원 전압 사이에 직렬로 연결된 제1 저항과 BJT;
    상기 제1 전원 전압과 상기 제2 전원 전압 사이에 직렬로 연결된 제2 저항과 제3 저항; 및
    상기 제1 저항과 상기 BJT 사이의 제1 노드에 연결된 제1 입력단, 및 상기 제2 저항과 상기 제3 저항 사이의 제2 노드에 연결된 제2 입력단을 포함하는 비교기;를 포함하는 저전압 어택 감지기.
  10. 제9항에 있어서,
    상기 제1 전원 전압이 타겟 전압에 도달했는지 여부를 검출하여 저전압 검출 플래그 신호를 출력하는 저전압 검출기;를 더 포함하고,
    상기 BGR 동작 영역 검출기는 상기 제1 전원 전압이 상기 저전압 검출기가 오동작하는 전압 영역에 도달했는지 여부를 검출하여 오동작 검출 플래그 신호를 출력하는 저전압 어택 감지기.
KR1020210005408A 2021-01-14 2021-01-14 저전압 어택 감지기 KR20220103236A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210005408A KR20220103236A (ko) 2021-01-14 2021-01-14 저전압 어택 감지기
US17/470,875 US11899789B2 (en) 2021-01-14 2021-09-09 Low voltage attack detector, secure element and electronic system including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210005408A KR20220103236A (ko) 2021-01-14 2021-01-14 저전압 어택 감지기

Publications (1)

Publication Number Publication Date
KR20220103236A true KR20220103236A (ko) 2022-07-22

Family

ID=82323117

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210005408A KR20220103236A (ko) 2021-01-14 2021-01-14 저전압 어택 감지기

Country Status (2)

Country Link
US (1) US11899789B2 (ko)
KR (1) KR20220103236A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210313989A1 (en) * 2021-06-21 2021-10-07 Intel Corporation Circuits And Methods For Detecting Decreases In A Supply Voltage In An Integrated Circuit

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5440254A (en) 1992-10-20 1995-08-08 Exar Corporation Accurate low voltage detect circuit
KR100455442B1 (ko) 2001-12-29 2004-11-06 주식회사 하이닉스반도체 저전압 검출기
JP2004191130A (ja) 2002-12-10 2004-07-08 Oki Electric Ind Co Ltd 電圧検出回路
US7639052B2 (en) 2007-04-06 2009-12-29 Altera Corporation Power-on-reset circuitry
JP5062184B2 (ja) 2009-01-09 2012-10-31 株式会社デンソー 電源回路装置
JP5860644B2 (ja) 2011-09-15 2016-02-16 セイコーＮｐｃ株式会社 Ｌｖｄｓ出力回路
KR20140079008A (ko) 2012-12-18 2014-06-26 삼성전기주식회사 파워 온 리셋 회로
EP2876016B1 (en) * 2013-11-20 2020-09-02 Nxp B.V. Function monitor
US9442184B2 (en) * 2014-02-21 2016-09-13 Nxp B.V. Functional safety monitor pin
DE102017102499B4 (de) * 2017-02-08 2021-06-17 Infineon Technologies Ag Elektrische Bauelemente, integrierte Schaltungen und Verfahren zum Überwachen von Spannungen
IT201800004665A1 (it) * 2018-04-18 2019-10-18 Circuito elettronico di interfaccia per un trasduttore acustico microelettromeccanico e relativo metodo
CN111092613B (zh) * 2018-10-23 2023-12-05 雅特力科技(重庆)有限公司 上电重置电路与相关的重置方法

Also Published As

Publication number Publication date
US20220222339A1 (en) 2022-07-14
US11899789B2 (en) 2024-02-13

Similar Documents

Publication Publication Date Title
KR100854419B1 (ko) 파워 업 신호 생성장치
US7127368B2 (en) On-chip temperature sensor for low voltage operation
US9787171B2 (en) Regulator for integrated circuit
KR102282192B1 (ko) 미스매치 검출 및 보상 회로를 갖는 반도체 장치
KR100888483B1 (ko) 공정 변동을 보상하는 기준 바이어스 회로
US10275017B2 (en) Power circuit and memory device using the same
US11899789B2 (en) Low voltage attack detector, secure element and electronic system including the same
KR20190142535A (ko) 전압 클램핑 회로, 이를 포함하는 반도체 장치 및 반도체 시스템
TWI679845B (zh) 使用閂鎖器的雷射偵測器以及包括該雷射偵測器的半導體裝置
US9374080B2 (en) Method and apparatus for power-up detection for an electrical monitoring circuit
KR100815184B1 (ko) 반도체 소자의 파워 업 신호 생성장치
US11486912B2 (en) Glitch detector, security device including the same and electronic system including the same
US9836074B2 (en) Current generation circuits and semiconductor devices including the same
US9998112B1 (en) Microcontroller and reset circuit thereof
US20120229183A1 (en) Power-on reset circuit and electronic device having the same
KR20070071042A (ko) 반도체 메모리 소자의 승압전압 레벨 감지기
KR20170141110A (ko) 집적 회로, 그것을 포함하는 모바일 장치 및 그것의 해킹 방지 방법
CN210053211U (zh) 自补偿反接保护装置及芯片
US7869285B2 (en) Low voltage operation bias current generation circuit
TWI654510B (zh) 偏壓電路
KR100784909B1 (ko) 반도체 메모리 장치의 내부 전압 생성 회로
Gao et al. Detecting recycled commodity socs: Exploiting aging-induced sram puf unreliability
US20230195941A1 (en) Malicious attack protection circuit, system-on-chip including the same, and operating method thereof
US20230359234A1 (en) Voltage limiter for an rfid tag
US20240354449A1 (en) Glitch detector and glitch detection method using the same

Legal Events

Date Code Title Description
A201 Request for examination