KR20190142535A - 전압 클램핑 회로, 이를 포함하는 반도체 장치 및 반도체 시스템 - Google Patents

전압 클램핑 회로, 이를 포함하는 반도체 장치 및 반도체 시스템 Download PDF

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Abstract

전압 클램핑 회로는 제 1 감지 회로, 제 2 감지 회로 및 디스차지 회로를 포함할 수 있다. 상기 제 1 감지 회로는 반도체 장치의 제 1 동작 구간에서 전원전압의 레벨을 감지할 수 있다. 상기 제 2 감지 회로는 상기 반도체 장치의 제 2 동작 구간에서 상기 전원전압의 레벨을 감지할 수 있다. 상기 디스차지 회로는 상기 제 1 및 제 2 감지 회로의 감지 결과에 따라 상기 전원전압의 레벨을 조절할 수 있다.

Description

전압 클램핑 회로, 이를 포함하는 반도체 장치 및 반도체 시스템 {VOLTAGE CLAMPING CIRCUIT, SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR SYSTEM INCLUDING THE SAME}
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 전압 클램핑 회로, 이를 포함하는 반도체 장치 및 반도체 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 전원 관리 집적 회로(Power Management Integrated Circuit, PMIC)와 같은 전원 공급 회로로부터 전원전압을 공급받아 동작할 수 있다. 상기 전원전압은 상기 전원 관리 집적 회로에 의해 일정한 레벨을 갖도록 레귤레이팅되어 공급될 수 있다. 하지만, 전원전압의 제어 불가능한 전압 서지 (voltage surge), 전압 스파이크, 노이즈, 스위칭 중에 발생하는 오버 슈팅 또는 언더 슈팅 등이 언제든 발생할 수 있고, 위와 같은 요인들에 의해 반도체 장치를 구성하는 전자 회로들은 전기적 스트레스 또는 열적 손상을 받을 수 있다.
일반적으로, 반도체 장치들은 EMI (electromagnetic interference) 회로, ESD (electrostatic discharge), EOS (electrical over-stress) 회로 등과 같은 보호 회로를 구비하여 전원전압의 급격한 변화에 따른 전가 회로들의 전기적 스트레스를 경감시키고 있다. 상기 전기적 스트레스를 효율적으로 방지하기 위해서는 전원전압의 변화를 정확하게 감지하는 것이 선행되어야 한다.
본 발명의 실시예는 반도체 장치의 동작 구간에 따라 서로 다른 특성을 갖는 감지 회로를 선택적으로 사용하여 전원전압의 비이상적인 전압 레벨 변화를 감지하고, 감지 결과에 따라 상기 전원전압의 레벨을 보상할 수 있는 전압 클램핑 회로를 제공할 수 있다.
본 발명의 실시예에 따른 전압 클램핑 회로는 전원전압의 레벨을 감지하여 제 1 감지 신호를 생성하는 제 1 감지 회로; 상기 전원전압의 레벨을 감지하여 제 2 감지 신호를 생성하는 제 2 감지 회로; 파워 업 신호에 기초하여 상기 제 1 및 제 2 감지 신호 중 하나를 전압 감지 신호로 출력하는 선택 회로; 및 상기 전압 감지 신호에 기초하여 상기 전원전압의 레벨을 변화시키는 디스차지 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 반도체 장치의 제 1 동작 구간에서 전원전압의 레벨을 감지하여 전압 감지 신호를 생성하고, 상기 반도체 장치의 제 2 동작 구간에서 상기 전원전압과 기준전압을 비교하여 상기 전압 감지 신호를 생성하며, 상기 전압 감지 신호에 기초하여 상기 전원전압의 레벨을 변화시키는 전압 클램핑 회로; 및 상기 전원전압을 수신하여 동작하는 내부 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 시스템은 제 1 전원전압을 수신하여 동작하는 제 1 반도체 장치; 제 2 전원전압을 수신하여 동작하고, 상기 제 1 반도체 장치와 연결되어 데이터 통신을 수행하는 제 2 반도체 장치; 및 상기 제 1 및 제 2 전원전압을 생성하는 전원 관리 집적 회로를 포함하고, 상기 제 1 반도체 장치는 상기 제 1 전원전압의 레벨을 감지하여 상기 제 1 전원전압의 레벨을 변화시키는 전압 클램핑 회로를 포함하고, 상기 전압 클램핑 회로는, 상기 제 1 반도체 장치의 동작 구간에 기초하여 상기 제 1 전원전압을 감지하여 전압 감지신호를 생성하거나 상기 제 1 전원전압과 기준전압을 비교하여 상기 전압 감지 신호를 생성하고, 상기 전압 감지 신호에 기초하여 상기 전원전압의 레벨을 변화시킬 수 있다.
본 발명의 실시예는 전기적 오버 스트레스를 효율적으로 클램핑하여 전자 회로를 보호하고 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 2는 도 1에 도시된 제 1 감지 회로의 구성을 보여주는 도면,
도 3은 도 1에 도시된 제 2 감지 회로의 구성을 보여주는 도면,
도 4는 도 1에 도시된 디스차지 회로의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 반도체 장치의 동작을 보여주는 그래프,
도 6은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 장치(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 장치(1)는 전원전압(VE)을 수신하여 동작할 수 있다. 상기 반도체 장치(1)는 전압 클램핑 회로(110) 및 내부 회로(120)를 포함할 수 있다. 상기 전압 클램핑 회로(110)는 상기 전원전압(VE)을 수신하고, 상기 전원전압(VE)의 레벨을 감지할 수 있다. 상기 전압 클램핑 회로(110)는 전압 서지(surge), 스파이크, 노이즈, 오버 슈팅 등과 같은 전원전압(VE)의 비정상적인 레벨 변화를 감지할 수 있다. 상기 전원전압(VE)의 비정상적인 레벨 변화는 전기적 오버 스트레스(electrical over-stress)일 수 있다. 상기 전압 클램핑 회로(110)는 상기 전원전압(VE)의 감지 결과에 따라 상기 전원전압(VE)의 레벨을 안정화시킬 수 있다. 상기 전압 클램핑 회로(110)는 상기 전원전압(VE)의 레벨을 감지한 결과에 기초하여 상기 전원전압(VE)의 레벨을 조절함으로써, 상기 다양한 비정상적인 레벨 변화를 보상하고 상기 전원전압(VE)의 레벨을 안정화시킬 수 있다.
상기 전압 클램핑 회로(110)는 상기 반도체 장치(1)의 동작 구간에 따라 상기 전원전압(VE)의 레벨을 감지하여 전압 감지 신호(VDET)를 생성하거나, 상기 전원전압(VE)의 레벨과 기준전압(VREF)의 레벨을 비교하여 전압 감지 신호(VDET)를 생성할 수 있다. 상기 반도체 장치(1)의 동작 구간은 제 1 동작 구간 및 제 2 동작 구간을 포함할 수 있다. 상기 제 1 및 제 2 동작 구간은 파워 업 동작에 기초하여 구분될 수 있다. 예를 들어, 상기 제 1 동작 구간은 상기 반도체 장치(1)가 파워 업 되는 구간일 수 있고, 상기 제 2 동작 구간은 상기 반도체 장치(1)가 파워 업 된 이후의 구간일 수 있다. 상기 전압 클램핑 회로(110)는 상기 제 1 동작 구간에서 상기 전원전압(VE)의 레벨을 직접 감지하여 상기 전압 감지 신호(VDET)를 생성하고, 상기 제 2 동작 구간에서 상기 전원전압(VE)의 레벨을 상기 기준전압(VREF)과 비교하여 상기 전압 감지 신호(VDET)를 생성할 수 있다. 상기 전압 클램핑 회로(110)는 상기 전압 감지 신호(VDET)에 기초하여 상기 전원전압(VE)의 레벨을 변화시킬 수 있다. 예를 들어, 상기 전압 클램핑 회로(110)는 상기 전압 감지 신호(VDET)에 기초하여 상기 전원전압(VE)의 레벨을 하강 및/또는 디스차지시킬 수 있다.
상기 내부 회로(120)는 다양한 동작을 수행하는 어떠한 로직 회로도 포함할 수 있다. 상기 내부 회로(120)는 상기 전원전압(VE)을 수신하여 동작할 수 있다. 상기 반도체 장치(1)는 전원 패드(130)를 통해 상기 전원전압(VE)을 수신할 수 있고, 상기 전원전압(VE)은 전원 메쉬(140)를 통해 상기 반도체 장치(1) 내부로 분배 공급(distribute)될 수 있다. 상기 내부 회로(120)는 상기 전원 메쉬(140)를 통해 상기 전원전압(VE)을 수신할 수 있다. 상기 내부 회로(120)는 상기 전압 클램핑 회로(110)에 의해 레벨이 보상된 상기 전원전압(VE)을 수신할 수 있다. 상기 내부 회로(120)는 상기 전압 클램핑 회로(110)에 의해 안정화된 레벨을 갖는 상기 전원전압(VE)을 수신하므로, 전원전압(VE)의 비정상적인 레벨 변화에 무관하게 안정적으로 동작할 수 있다.
도 1에서, 상기 전압 클램핑 회로(110)는 제 1 감지 회로(111), 제 2 감지 회로(112), 선택 회로(113) 및 디스차지 회로(114)를 포함할 수 있다. 상기 제 1 감지 회로(111)는 상기 전원 패드(130)로부터 상기 전원전압(VE)을 수신할 수 있다. 상기 제 1 감지 회로(111)는 상기 전원전압(VE)의 레벨을 감지하여 제 1 감지 신호(DET1)를 생성할 수 있다. 상기 제 1 감지 회로(111)는 상기 전원전압(VE)을 직접 감지하여 상기 제 1 감지 신호(DET1)를 생성할 수 있다. 상기 제 1 감지 회로(111)는 상기 전원전압(VE)이 타겟 레벨에 근접했는지 여부를 감지할 수 있다. 상기 타겟 레벨은 비정상적인 레벨 변화의 기준이 되는 레벨일 수 있다. 상기 제 1 감지 회로(111)는 상기 기준전압(VREF)과 같은 다른 전압을 사용하지 않고, 상기 전원전압(VE)의 레벨을 직접 감지하므로, 상기 반도체 장치(1)의 제 1 동작 구간에서 상기 전원전압(VE)의 레벨이 안정화되지 않았을 때 상기 전원전압(VE)의 비정상적인 레벨 변화를 효율적으로 감지할 수 있다.
상기 제 2 감지 회로(112)는 상기 전원 패드(130)로부터 상기 전원전압(VE)을 수신할 수 있다. 상기 제 2 감지 회로(112)는 상기 전원전압(VE)의 레벨을 감지하여 제 2 감지 신호(DET2)를 생성할 수 있다. 상기 제 2 감지 회로(112)는 상기 전원전압(VE)과 기준전압(VREF)을 비교하여 상기 제 2 감지 신호(DET2)를 생성할 수 있다. 예를 들어, 상기 제 2 감지 회로(112)는 분배 전압과 상기 기준전압(VREF)의 레벨을 비교하여 상기 제 2 감지 신호(DET2)를 생성할 수 있다. 상기 분배 전압은 상기 전원전압(VE)에 대응하는 전압으로서, 상기 전원전압(VE)을 분배하여 생성될 수 있다. 예를 들어, 상기 분배 전압은 상기 전원전압(VE)의 절반에 대응하는 레벨을 가질 수 있다. 상기 기준전압(VREF)은 상기 타겟 레벨에 대응하는 전압일 수 있다. 예를 들어, 상기 기준전압(VREF)은 상기 타겟 레벨의 절반에 대응하는 레벨을 가질 수 있다. 상기 기준전압(VREF)은 상기 전원전압(VE)의 레벨이 안정화된 이후에 원하는 레벨을 갖도록 생성될 수 있다. 상기 기준전압(VREF)의 레벨은 상기 반도체 장치(1)가 파워 업 된 이후, 즉, 제 2 동작 구간에서 안정화될 수 있다. 따라서, 상기 제 2 감지 회로(112)는 상기 반도체 장치(1)의 제 1 동작 구간보다는 상기 반도체 장치(1)의 제 2 동작 구간에서 전원전압(VE)의 레벨을 감지하는 것이 바람직할 수 있다. 상기 제 2 감지 회로(112)는 기준전압(VREF)을 사용하여 상기 전원전압(VE)의 레벨이 감지하므로, 상기 제 1 감지 회로(111) 보다 정확한 감지 동작을 수행할 수 있다.
상기 선택 회로(113)는 상기 제 1 감지 신호(DET1) 및 제 2 감지 신호(DET2)를 수신하여 전압 감지 신호(VDET)를 출력할 수 있다. 상기 선택 회로(113)는 상기 반도체 장치(1)의 동작 구간에 따라 상기 제 1 및 제 2 감지 신호(DET1, DET2) 중 하나를 상기 전압 감지 신호(VDET)로 출력할 수 있다. 상기 선택 회로(113)는 상기 반도체 장치(1)의 제 1 동작 구간에서 상기 제 1 감지 신호(DET1)를 상기 전압 감지 신호(VDET)로 출력할 수 있고, 상기 반도체 장치(1)의 제 2 동작 구간에서 상기 제 2 감지 신호(DET2)를 상기 전압 감지 신호(VDET)로 출력할 수 있다. 상기 선택 회로(113)는 상기 반도체 장치(1)의 동작 구간을 구분할 수 있는 파워 업 신호(PWRUP)를 수신할 수 있다. 상기 선택 회로(113)는 상기 파워 업 신호(PWRUP)에 기초하여 상기 제 1 및 제 2 감지 신호(DET1, DET2) 중 하나를 상기 전압 감지 신호(VDET)로 출력할 수 있다. 상기 선택 회로(113)는 상기 반도체 장치(1)가 파워 업 되는 구간에서 디스에이블 상태인 상기 파워 업 신호(PWRUP)에 기초하여 상기 제 1 감지 신호(DET1)를 상기 전압 감지 신호(VDET)로 출력할 수 있다. 상기 선택 회로(113)는 상기 반도체 장치(1)가 파워 업 된 이후의 구간에서 인에이블 상태인 상기 파워 업 신호(PWRUP)에 기초하여 상기 제 2 감지 신호(DET)를 상기 전압 감지 신호(VDET)로 출력할 수 있다.
상기 선택 회로(113)는 제 1 스위치(SW1) 및 제 2 스위치(SW2)를 포함할 수 있다. 상기 제 1 스위치(SW1)는 상기 파워 업 신호(PWRUP)의 상보 신호(PWRUPB)를 수신하고, 상기 파워 업 신호(PWRUP)가 디스에이블되었을 때 턴온되어 상기 제 1 감지 신호(DET1)를 상기 전압 감지 신호(VDET)로 출력할 수 있다. 상기 제 2 스위치(SW2)는 상기 파워 업 신호(PWRUP)를 수신하고, 상기 파워 업 신호(PWRUP)가 인에이블되었을 때 턴온되어 상기 제 2 감지 신호(DET2)를 상기 전압 감지 신호(VDET)로 출력할 수 있다.
위와 같이, 상기 제 1 동작 구간에서 상기 제 1 감지 회로(111)가 상기 전원전압(VE)을 감지한 결과에 기초하여 상기 전압 감지 신호(VDET)가 생성되고, 상기 제 2 동작 구간에서 상기 제 2 감지 회로(112)가 상기 전원전압(VE)을 감지한 결과에 기초하여 상기 전압 감지 신호(VDET)가 생성될 수 있다. 본 발명의 실시예에서 상기 제 1 및 제 2 감지 회로(111, 112)는 서로 다른 감지 특성을 갖고, 반도체 장치(1)의 동작 구간에 따라 적합한 특성을 갖는 감지 회로가 선택되어 전원전압(VE)의 레벨을 감지할 수 있다. 따라서, 상기 전압 클램핑 회로(110)는 반도체 장치(1)의 동작 구간별로 상기 전원전압(VE)의 비정상적인 레벨 변화를 정확하게 감지할 수 있다.
일 실시예에서, 상기 제 1 및 제 2 감지 회로(111, 112)는 상기 파워 업 신호(PWRUP)를 직접 수신하도록 수정 및 변경될 수 있다. 상기 제 1 및 제 2 감지 회로(111, 112)가 상기 파워 업 신호(PWRUP)를 수신하도록 수정되는 경우, 상기 전압 클램핑 회로(110)는 상기 선택 회로(113)를 구비할 필요가 없다. 상기 제 1 감지 회로(111)는 상기 파워 업 신호(PWRUP)가 디스에이블된 상태일 때 상기 전원전압(VE)의 레벨을 감지하여 상기 제 1 감지 신호(VE)를 생성하도록 수정될 수 있다. 상기 제 2 감지 회로(112)는 상기 파워 업 신호(PWRUP)가 인에이블된 상태일 때 상기 전원전압(VE)의 레벨을 감지하여 상기 제 2 감지 신호(DET2)를 생성하도록 수정될 수 있다.
상기 디스차지 회로(114)는 상기 전압 감지 신호(VDET)를 수신할 수 있다. 상기 디스차지 회로(114)는 상기 전원 메쉬(140)를 통해 상기 전원전압(VE) 단자와 연결될 수 있다. 상기 디스차지 회로(114)는 상기 전압 감지 신호(VDET)에 기초하여 상기 전원전압(VE)의 레벨을 변화시킬 수 있다. 예를 들어, 상기 디스차지 회로(114)는 상기 전압 감지 신호(VDET)가 인에이블되었을 때 상기 전원전압(VE)을 디스차지시키거나 상기 전원전압(VE)의 레벨을 하강시킬 수 있다. 상기 디스차지 회로(114)는 상기 전압 감지 신호(VDET)가 인에이블되었을 때 상기 전원전압(VE) 단자를 상기 접지전압 단자와 연결하여 상기 전원전압(VE) 단자 및 전원 메쉬(140)의 전압 레벨을 하강시킬 수 있다.
도 2는 도 1에 도시된 제 1 감지 회로(111)의 구성을 보여주는 도면이다. 상기 제 1 감지 회로(111)는 제 1 저항(R11), 제 2 저항(R12), 제 1 트랜지스터(T11), 제 2 트랜지스터(T12), 제 1 인버터(IV11) 및 제 2 인버터(IV12)를 포함할 수 있다. 상기 제 1 저항(R11)은 상기 전원전압(VE) 단자와 제 1 노드(N11) 사이에 연결될 수 있다. 상기 제 2 저항(R12)은 상기 제 1 노드(N11)와 상기 접지전압(VSS) 단자 사이에 연결될 수 있다. 상기 제 1 트랜지스터(T11)는 예를 들어 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T11)는 게이트 및 소스가 상기 전원전압(VE) 단자와 연결될 수 있고, 드레인이 제 2 노드(N12)와 연결될 수 있다. 상기 제 2 트랜지스터(T12)는 예를 들어 N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T12)는 게이트가 상기 제 1 노드(N11)와 연결되고, 드레인이 상기 제 2 노드(N12)와 연결되며, 소스가 접지전압(VSS) 단자와 연결될 수 있다. 상기 제 1 인버터(IV11)는 상기 제 2 노드(N12)로부터 출력되는 신호를 반전시키고, 상기 제 2 인버터(IV12)는 상기 제 1 인버터(IV11)의 출력을 반전시켜 상기 제 1 감지 신호(DET1)를 생성할 수 있다.
상기 제 1 감지 회로(111)는 상기 전원전압(VE)의 레벨이 상기 제 1 트랜지스터(T11)를 턴온시킬 수 있을 정도로 충분히 낮은 레벨을 가질 때 상기 전원전압(VE)을 상기 제 1 감지 신호(DET1)로 제공될 수 있도록 한다. 상기 전원전압(VE)의 레벨이 충분히 상승되면, 상기 제 1 트랜지스터(T11)는 턴오프될 수 있다. 상기 제 1 감지 회로(111)는 제 1 노드(N11)의 전압 레벨을 감지하여 상기 제 1 감지 신호(DET1)를 생성할 수 있다. 상기 제 1 노드(N11)의 전압 레벨은 상기 제 1 저항(R11)과 제 2 저항(R12)의 비로 정해질 수 있다. 예를 들어, 상기 제 1 및 제 2 저항(R11, R121)의 비(ratio)는 상기 전원전압(VE)이 상기 타겟 레벨에 근접했을 때 상기 제 1 노드(N11)의 전압 레벨이 상기 제 2 트랜지스터(T12)를 턴온시킬 수 있을 정도의 레벨을 갖도록 설정될 수 있다. 상기 전원전압(VE)이 상기 타겟 레벨에 근접하는 경우, 상기 제 2 트랜지스터(T12)가 턴온될 수 있고, 상기 제 2 노드(N12)가 상기 접지전압(VSS)으로 구동되어 로우 레벨로 인에이블되는 상기 제 1 감지 신호(DET1)가 생성될 수 있다.
상기 제 1 감지 회로(111)는 제 3 트랜지스터(T13)를 더 포함할 수 있다. 상기 제 3 트랜지스터(T13)는 예를 들어 P 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(T13)는 게이트로 옵션 신호(OPT)를 수신하고, 소스가 상기 전원전압(VE) 단자와 연결되며, 드레인이 상기 제 1 저항(R11) 및 상기 제 1 트랜지스터(T11)의 게이트와 공통 연결될 수 있다. 상기 제 3 트랜지스터(T13)는 옵션 스위치로서 기능할 수 있다. 상기 제 3 트랜지스터(T13)는 상기 제 1 감지 회로(111)가 사용되지 않도록 상기 제 1 감지 회로(111)를 비활성화시킬 수 있다. 상기 제 3 트랜지스터(T13)는 상기 옵션 신호(OPT)가 인에이블되었을 때 턴오프되어 상기 제 1 감지 회로(111)를 비활성화시킬 수 있다. 상기 제 3 트랜지스터(T13)는 상기 옵션 신호(OPT)가 디스에이블되었을 때 턴온되어 상기 전원전압(VE)을 상기 제 1 저항(R11) 및 상기 제 1 트랜지스터(T11)의 게이트로 공급할 수 있다. 상기 옵션 신호(OPT)는 다양한 신호로 구현될 수 있고, 예를 들어, 테스트 모드 신호가 상기 옵션 신호(OPT)로 사용될 수 있다. 일 실시예에서, 상기 파워 업 신호(PWRUP)는 상기 옵션 신호(OPT)로 사용될 수 있고, 상기 제 3 트랜지스터(T13)는 상기 파워 업 신호(PWRUP)에 기초하여 상기 제 1 감지 회로(111)가 상기 제 1 동작 구간에서만 활성화되도록 제어할 수 있다.
도 3은 도 1에 도시된 제 2 감지 회로(112)의 구성을 보여주는 도면이다. 도 3에서, 상기 제 2 감지 회로(112)는 차동 증폭 회로의 구성을 가질 수 있다. 상기 제 2 감지 회로(112)는 제 1 저항(R21), 제 2 저항(R22), 제 1 트랜지스터(T21), 제 2 트랜지스터(T22), 제 3 트랜지스터(T23), 제 4 트랜지스터(T24), 제 1 인버터(IV21) 및 제 2 인버터(IV22)를 포함할 수 있다. 상기 제 1 저항(R21)은 전원전압(VE) 단자와 제 1 노드(N21) 사이에 연결될 수 있다. 상기 제 2 저항(R22)은 상기 제 1 노드(N21)와 상기 접지전압(VSS) 단자 사이에 연결될 수 있다. 상기 제 1 및 제 2 저항(R21, R22)은 상기 전원전압(VE)의 레벨을 분배하여 상기 제 1 노드(N21)의 전압 레벨을 결정할 수 있다. 상기 제 1 노드(N21)의 전압 레벨은 상기 분배 전압(VD)의 레벨에 대응할 수 있다. 예를 들어, 상기 제 1 및 제 2 저항(R21, R22)은 1:1의 비를 가질 수 있고, 상기 분배 전압(VD)은 상기 전원전압(VE)의 절반에 대응하는 레벨을 가질 수 있다.
예를 들어, 상기 제 1 트랜지스터(T21) 및 제 2 트랜지스터(T22)는 각각 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T21)는 게이트가 상기 제 1 노드(N21)와 연결되어 상기 분배 전압(VD)을 수신하고, 드레인이 제 2 노드(N22)와 연결되며, 소스가 접지전압(VSS) 단자와 연결될 수 있다. 상기 제 2 트랜지스터(T22)는 게이트로 상기 기준전압(VREF)을 수신하고, 드레인이 제 3 노드(N23)와 연결되며, 소스가 접지전압(VSS) 단자와 연결될 수 있다. 상기 제 3 트랜지스터(T23) 및 제 4 트랜지스터(T24)는 각각 P 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(T23)는 게이트와 드레인이 상기 제 2 노드(N22)와 연결되고, 소스가 상기 전원전압(VE) 단자와 연결될 수 있다. 상기 제 4 트랜지스터(T24)는 게이트가 상기 제 2 노드(N22)와 연결되고, 소스가 상기 전원전압(VE) 단자와 연결되며, 드레인이 상기 제 3 노드(N23)와 연결될 수 있다. 상기 제 3 및 제 4 트랜지스터(T23, T24)는 전류 미러로서 동작할 수 있고, 상기 제 2 노드(N22)의 전압 레벨에 기초하여 상기 제 2 및 제 3 노드(N22, N23)로 동일한 양의 전류를 공급할 수 있다.
상기 제 1 인버터(IV21)는 상기 제 3 노드(N23)로부터 출력되는 신호를 반전 구동하여 반전된 신호를 출력할 수 있다. 상기 제 2 인버터(IN22)는 상기 제 1 인버터(IV21)의 출력을 반전 구동하여 상기 제 2 감지 신호(DET2)를 생성할 수 있다.
상기 제 2 감지 회로(112)는 제 5 트랜지스터(T25)를 더 포함할 수 있다. 상기 제 5 트랜지스터(T25)는 상기 제 1 및 제 2 트랜지스터(T21, T22)와 접지전압(VSS) 단자 사이에 연결될 수 있다. 예를 들어, 상기 제 5 트랜지스터(T25)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 5 트랜지스터(T25)는 게이트로 바이어스 전압(VBIAS)을 수신하고, 드레인이 상기 제 1 및 제 2 트랜지스터(T21, T22)의 소스와 공통 연결되며, 소스가 접지전압(VSS) 단자와 연결될 수 있다. 상기 제 5 트랜지스터(T25)는 상기 제 1 및 제 2 트랜지스터(T21, T22)로부터 상기 접지전압(VSS) 단자까지의 전류 경로를 형성시켜 상기 제 2 감지 회로(112)를 활성화시킬 수 있다. 상기 바이어스 전압(VBIAS)은 임의의 전압이 사용될 수 있고, 상기 바이어스 전압(VBIAS)은 상기 전원전압(VE)이 안정화된 이후에 정상적인 레벨을 가질 수 있다. 일 실시예에서, 상기 제 5 트랜지스터(T25)의 게이트로 상기 파워 업 신호(PWRUP)가 입력되거나, 상기 바이어스 전압(VIAS)과 상기 파워 업 신호(PWRUP)가 게이팅된 신호가 입력될 수도 있다. 상기 제 5 트랜지스터(T25)는 상기 파워 업 신호(PWRUP)에 기초하여 상기 제 2 감지 회로(112)가 상기 제 2 동작 구간에서만 활성화되도록 제어할 수 있다.
상기 전원전압(VE)의 레벨이 안정화 상태일 때, 상기 분배 전압(VD)의 레벨은 상기 기준전압(VREF)의 레벨보다 낮을 수 있다. 따라서, 상기 제 1 트랜지스터(T21)보다 상기 제 2 트랜지스터(T22)를 통해 더 많은 전류가 흐를 수 있고, 상기 제 3 노드(N23)의 전압 레벨은 상기 제 2 노드(N22)의 전압 레벨보다 높아질 수 있다. 상기 제 3 노드(N23)로부터 하이 레벨의 신호가 출력될 수 있으므로, 상기 제 2 감지 신호(DET2)는 하이 레벨로 디스에이블될 수 있다. 상기 전원전압(VE)의 레벨이 비정상적으로 상승하여 타겟 레벨 이상이 되면, 상기 분배 전압(VD)의 레벨은 상기 기준전압(VREF)의 레벨보다 높을 수 있다. 따라서, 상기 제 2 트랜지스터(T22)보다 상기 제 1 트랜지스터(T21)를 통해 더 많은 전류가 흐를 수 있고, 상기 제 3 노드(N23)의 전압 레벨은 상기 제 2 노드(N22)의 전압 레벨보다 낮아질 수 있다. 상기 제 3 노드(N23)로부터 로우 레벨의 신호가 출력될 수 있으므로, 상기 제 2 감지 신호(DET2)는 로우 레벨로 인에이블될 수 있다.
도 4는 도 1에 도시된 디스차지 회로(114)의 구성을 보여주는 도면이다. 도 4에서, 상기 디스차지 회로(114)는 제어 신호 생성부(410) 및 디스차지부(420)를 포함할 수 있다. 상기 제어 신호 생성부(410)는 상기 전압 감지 신호(VDET)를 수신할 수 있다. 상기 제어 신호 생성부(410)는 상기 전압 감지 신호(VDET)에 기초하여 디스차지 제어 신호(DCS)를 생성할 수 있다. 상기 제어 신호 생성부(410)는 상기 전압 감지 신호(VDET)가 인에이블되었을 때 상기 전원전압(VE)의 레벨을 분배하여 분배된 전압을 상기 디스차지 제어 신호(DCS)로 제공할 수 있다. 상기 디스차지부(420)는 상기 디스차지 제어 신호(DCS)를 수신할 수 있다. 상기 디스차지부(420)는 상기 디스차지 제어 신호(DCS)가 인에이블되었을 때 상기 전원전압(VE) 단자와 상기 접지전압(VSS) 단자를 연결할 수 있다. 상기 디스차지부(420)는 상기 전원전압(VE) 단자와 상기 접지전압(VSS) 단자를 연결하여 상기 전원전압(VE)의 레벨을 하강 및/또는 디스차지시킬 수 있다.
도 4에서, 상기 제어 신호 생성부(410)는 제 1 트랜지스터(T31), 제 1 저항(R31) 및 제 2 저항(R32)을 포함할 수 있다. 예를 들어, 상기 제 1 트랜지스터(T31)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T31)는 게이트로 상기 전압 감지 신호(VDET)를 수신하고, 소스가 상기 전원전압(VE) 단자와 연결될 수 있다. 상기 제 1 저항(R31)은 일 단이 상기 제 1 트랜지스터(T31)의 드레인과 연결될 수 있고, 타 단이 제 1 노드(N31)와 연결될 수 있다. 상기 제 2 저항은 일 단이 상기 제 1 노드(N31)와 연결될 수 있고, 타 단이 접지전압(VSS) 단자와 연결될 수 있다. 상기 제 1 노드(N31)로부터 상기 디스차지 제어 신호(DCS)가 생성될 수 있다.
상기 디스차지부(420)는 제 2 트랜지스터(T32), 제 3 트랜지스터(T33) 및 제 4 트랜지스터(T34)를 포함할 수 있다. 상기 디스차지부(420)는 3개의 트랜지스터를 포함하는 것을 예시하였으나, 상기 디스차지부(420)를 구성하는 트랜지스터의 개수는 3개보다 적을 수도 있고 3개보다 많을 수도 있다. 상기 제 2 내지 제 4 트랜지스터(T32, T33, T34)는 각각 N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T32)는 게이트로 상기 디스차지 제어 신호(DCS)를 수신하고, 드레인이 상기 전원전압(VE) 단자와 연결되며, 소스가 접지전압(VSS) 단자와 연결될 수 있다. 상기 제 3 트랜지스터(T33)는 게이트로 상기 디스차지 제어 신호(DCS)를 수신하고, 드레인이 상기 전원전압(VE) 단자와 연결되며, 소스가 접지전압(VSS) 단자와 연결될 수 있다. 상기 제 4 트랜지스터(T34)는 게이트로 상기 디스차지 제어 신호(DCS)를 수신하고, 드레인이 상기 전원전압(VE) 단자와 연결되며, 소스가 접지전압(VSS) 단자와 연결될 수 있다. 상기 제 2 내지 제 4 트랜지스터(T32, T33, T34)는 서로 동일한 사이즈 및/또는 구동력을 가질 수도 있고, 서로 상이한 사이즈 및/또는 구동력을 가질 수도 있다. 상기 제 2 내지 제 4 트랜지스터(T32, T33, T34)는 상기 디스차지 제어 신호(DCS)가 인에이블되었을 때 상기 전원전압(VE) 단자를 상기 접지전압(VSS) 단자와 연결하여 상기 전원전압(VE)의 레벨을 하강시킬 수 있다. 상기 제어 신호 생성부(410)의 제 1 및 제 2 저항(R31, R32)의 비는 상기 전원전압(VE)이 타겟 레벨 이상이 되었을 때, 상기 디스차지 제어 신호(DCS)가 상기 제 2 내지 제 4 트랜지스터(T32, T33, T34)를 턴온시킬 수 있을 정도로 충분히 높은 전압 레벨을 가질 수 있도록 설정될 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 장치(1)의 동작을 보여주는 그래프이다. 도 1 내지 도 5를 참조하여 본 발명의 실시예에 따른 반도체 장치(1)의 동작을 설명하면 다음과 같다. 상기 반도체 장치(1)가 저전력 모드에서 파워 업 모드로 진입하면 상기 반도체 장치(1)로 전원전압(VE)이 인가되고, 상기 반도체 장치(1)가 파워 업 되면서 전원전압(VE)의 레벨이 상승될 수 있다. 상기 전원전압(VE)의 레벨이 안정화 레벨까지 상승되는 구간은 상기 제 1 동작 구간일 수 있고, 상기 전원전압(VE)의 레벨이 안정화 레벨에 도달한 이후의 구간은 상기 제 2 동작 구간일 수 있다. 상기 파워 업 신호(PWRUP)는 상기 제 1 동작 구간에서 상기 전원전압(VE)의 레벨을 따라 상승하다가 상기 전원전압(VE)의 레벨이 안정화 레벨에 도달하면 로우 레벨로 인에이블될 수 있다. 상기 제 1 동작 구간에서 상기 전압 클램핑 회로(110)는 상기 제 1 감지 회로(111)를 통해 상기 전원전압(VE)의 레벨을 감지할 수 있다. 본 발명의 실시예에서, 상기 제 1 감지 회로(111)는 전원전압(VE)을 직접 감지하는데 비해, 상기 제 2 감지 회로(112)는 상기 기준전압(VREF)과 상기 전원전압(VE)을 비교하여 상기 전원전압(VE)의 레벨을 감지할 수 있다. 따라서, 상기 제 2 감지 회로(112)는 상기 제 1 감지 회로(111)보다 정확한 감지 동작을 수행할 수 있으며, 보다 작은 타겟 레벨 산포를 가질 수 있다.
도 5에서, 상기 타겟 레벨(Vtarget)은 상기 전원전압(VE)의 비정상적인 레벨 변화의 기준이 될 수 있다. 상기 전원전압(VE)이 상기 타겟 레벨(Vtarget)보다 낮다면, 상기 전원전압(VE)의 레벨을 조절하지 않아도 상기 내부 회로(120)의 내구성 또는 신뢰성은 유지될 수 있다. 상기 전원전압(VE)이 상기 타겟 레벨(Vtarget)보다 높은 레벨을 가질 때 상기 내부 회로(120)에 원치 않는 문제가 발생될 수 있으므로 상기 전압 클램핑 회로(110)는 상기 전원전압(VE)의 레벨을 하강시켜야 할 수 있다. 상기 제 1 감지 회로(111)는 제 1 타겟 레벨 산포(D1)를 가질 수 있고, 상기 제 2 감지 회로(112)는 제 2 타겟 레벨 산포(D2)를 가질 수 있다. 상기 제 2 타겟 레벨 산포(D2)는 상기 제 1 타겟 레벨 산포(D1)보다 작을 수 있다. 상기 제 1 감지 회로(111)는 상기 전원전압(VE)의 레벨이 상기 제 1 타겟 레벨 산포(D1) 도달 했을 때 상기 제 1 감지 신호(DET1)를 인에이블시킬 수 있다. 상기 제 2 감지 회로(112)는 상기 전원전압(VE)의 레벨이 상기 제 2 타겟 레벨 산포(D2)에 도달했을 때 상기 제 2 감지 신호(DET2)를 인에이블시킬 수 있다.
상기 제 1 동작 구간에서 상기 전원전압(VE)의 레벨이 비정상적으로 변화된 경우(A), 상기 제 1 감지 회로(111)는 상기 제 1 감지 신호(DET1)를 인에이블시킬 수 있다. 반면, 상기 제 2 감지 회로(112)는 상기 전원전압(VE)의 레벨이 상기 제 2 타겟 레벨 산포(D2)에 도달되지 않았기 때문에 상기 제 2 감지 신호(DET2)를 디스에이블 상태로 유지시킬 수 있다. 상기 선택 회로(113)는 디스에이블된 파워 업 신호(PWRUP)에 기초하여 상기 제 1 감지 신호(DET1)를 상기 전압 감지 신호(VDET)로 제공하고, 상기 전압 감지 신호(VDET)는 인에이블될 수 있다. 상기 디스차지 회로(114)는 상기 전압 감지 신호(VDET)에 기초하여 상기 전원전압(VE) 단자와 상기 접지전압(VSS) 단자를 연결할 수 있고, 상기 전원전압(VE)의 레벨은 하강될 수 있다. 따라서, 비정상적으로 상승된 전원전압(VE)의 레벨은 안정화될 수 있다. 상기 반도체 장치(1)는 제 1 동작 구간에서 상기 제 1 감지 회로(111)를 통해 전원전압(VE)의 레벨을 감지함으로써, 기준전압(VREF)과 같은 다른 전압을 사용하지 않고도 전원전압(VE)이 비정상적으로 상승하는 것을 방지할 수 있다.
상기 제 2 동작 구간에서, 상기 전원전압(VE)의 레벨이 안정화되고, 상기 기준전압(VREF)도 정상적으로 생성될 수 있다. 상기 제 2 동작 구간에서 첫 번째로 상기 전원전압(VE)의 레벨이 비정상적으로 변화된 경우(B), 상기 전원전압(VE)의 레벨은 상기 제 1 타겟 레벨 산포(D1)에 도달했지만, 상기 제 2 타겟 레벨 산포(D2)에는 도달하지 못하였다. 상기 제 1 감지 회로(111)는 상기 제 1 감지 신호(DET1)를 인에이블시킬 수 있지만, 상기 제 2 감지 회로(112)는 상기 제 2 감지 신호(DET2)를 디스에이블시킬 수 있다. 상기 선택 회로(113)는 인에이블된 파워 업 신호(PWRUP)에 기초하여 상기 제 2 감지 신호(DET2)를 상기 전압 감지 신호(VDET)로 제공하고, 상기 전압 감지 신호(VDET)는 디스에이블된 상태를 유지할 수 있다. 따라서, 상기 디스차지 회로(114)는 전원전압(VE)의 레벨을 변화시키지 않을 수 있다.
상기 제 2 동작 구간에서 두 번째로 상기 전원전압(VE)의 레벨이 비정상적으로 변화된 경우(C), 상기 제 1 및 제 2 감지 회로(111, 112)는 모두 상기 제 1 및 제 2 감지 신호(DET1, DET2)를 인에이블시킬 수 있다. 상기 선택 회로(113)는 인에이블된 파워 업 신호(PWRUP)에 기초하여 상기 제 2 감지 신호(DET2)를 상기 전압 감지 신호(VDET)로 제공하고, 상기 전압 감지 신호(VDET)는 인에이블될 수 있다. 상기 디스차지 회로(114)는 상기 전압 감지 신호(VDET)에 기초하여 상기 전원전압(VE) 단자와 상기 접지전압(VSS) 단자를 연결할 수 있고, 상기 전원전압(VE)의 레벨은 하강될 수 있다. 따라서, 비정상적으로 상승된 전원전압(VE)의 레벨은 안정화될 수 있다. 상기 반도체 장치(1)는 상기 제 2 동작 구간에서 상기 제 2 감지 회로(112)를 통해 상기 전원전압(VE)이 정확하게 타겟 레벨(Vtarget)에 도달했을 때에만 상기 디스차지 회로(114)를 동작시켜 상기 전원전압(VE)의 레벨을 조절할 수 있다. 따라서, 불필요한 전력 소모를 감소시키고, 전압 클램핑 회로(110)의 정확한 클램핑 동작을 보장할 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 시스템(6)의 구성을 보여주는 도면이다. 도 6에서, 상기 반도체 시스템(6)은 제 1 반도체 장치(610), 제 2 반도체 장치(620) 및 전원 관리 집적 회로(630, PMIC)를 포함할 수 있다. 상기 제 1 반도체 장치(610)는 상기 제 2 반도체 장치(620)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(610)는 다양한 종류의 호스트 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(610)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 또한, 상기 제 2 반도체 장치(620)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 2 반도체 장치(620)는 복수의 버스를 통해 상기 제 1 반도체 장치(610)와 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 복수의 버스는 커맨드 어드레스 버스(601), 클럭 버스(602) 및 데이터 버스(603)를 포함할 수 있다. 상기 커맨드 어드레스 버스(601) 및 상기 클럭 버스(602)는 단방향 버스일 수 있고, 상기 데이터 버스(603)는 양방향 버스일 수 있다. 상기 제 2 반도체 장치(620)는 상기 커맨드 어드레스 버스(601)를 통해 상기 제 1 반도체 장치(610)와 연결되고, 상기 커맨드 어드레스 버스(601)를 통해 커맨드 어드레스 신호(CA)를 수신할 수 있다. 상기 제 2 반도체 장치(620)는 상기 클럭 버스(602)를 통해 상기 제 1 반도체 장치(610)와 연결되고, 상기 클럭 버스(602)를 통해 클럭 신호(CLK)를 수신할 수 있다. 상기 클럭 신호(CLK)는 하나 또는 그 이상의 클럭 신호 쌍을 포함할 수 있다. 상기 제 2 반도체 장치(620)는 데이터 버스(603)를 통해 상기 제 1 반도체 장치(610)와 연결되고, 상기 데이터 버스(603)를 통해 상기 제 1 반도체 장치(610)로부터 데이터(DQ)를 수신하거나 상기 제 1 반도체 장치(610)로 데이터(DQ)를 전송할 수 있다.
상기 전원 관리 집적 회로(630)는 외부 전원(도시하지 않음)으로부터 전력을 공급받고, 제 1 및 제 2 전원전압(VE1, VE2)을 생성할 수 있다. 상기 제 1 전원전압(VE1)은 상기 제 1 반도체 장치(610)에서 사용되기에 적합한 레벨을 갖는 전원전압일 수 있고, 상기 제 2 전원전압(VE2)은 상기 제 2 반도체 장치(620)에서 사용되기에 적합한 레벨을 갖는 전원전압일 수 있다. 상기 전원 관리 집적 회로(630)는 상기 외부 전원으로부터 상기 제 1 및 제 2 전원전압(VE1, VE2)을 생성하기 위한 전압 생성 회로 및 전압 레귤레이터 등을 포함할 수 있다. 상기 전원 관리 집적 회로(630)는 제 1 전원 버스(604)를 통해 상기 제 1 반도체 장치(610)와 연결될 수 있다. 상기 전원 관리 집적 회로(630)는 상기 제 1 전원 버스(604)를 통해 상기 제 1 반도체 장치(610)로 상기 제 1 전원전압(VE1)을 공급할 수 있다. 상기 전원 관리 집적 회로(630)는 제 2 전원 버스(605)를 통해 상기 제 2 반도체 장치(620)와 연결될 수 있다. 상기 전원 관리 집적 회로(630)는 상기 제 2 전원 버스(605)를 통해 상기 제 2 반도체 장치(620)로 상기 제 2 전원전압(VE2)을 공급할 수 있다.
상기 제 1 반도체 장치(610)는 전원 패드(도시하지 않음)를 통해 상기 전원 관리 집적 회로(630)로부터 상기 제 1 전원전압(VE1)을 수신할 수 있다. 상기 제 1 반도체 장치(610)는 EOS (Electrical Over Stress) 클램핑 회로(611)를 포함할 수 있다. 상기 EOS 클램핑 회로(611)는 상기 제 1 전원전압(VE1)의 레벨을 감지하고, 상기 제 1 전원전압(VE1)의 레벨이 비정상적으로 변화하였을 때, 상기 제 1 전원전압(VE1)의 레벨을 조절할 수 있다. 상기 EOS 클램핑 회로(611)에 의해 안정화된 제 1 전원전압(VE1)은 상기 제 1 반도체 장치(610)의 내부 회로로 공급될 수 있다. 도 1에 도시된 전압 클램핑 회로(110)는 상기 EOS 클램핑 회로(611)로 적용될 수 있다.
상기 제 2 반도체 장치(620)는 전원 패드(도시하지 않음)를 통해 상기 전원 관리 집적 회로(630)로부터 상기 제 2 전원전압(VE2)을 수신할 수 있다. 상기 제 2 반도체 장치(620)는 EOS 클램핑 회로(621)를 포함할 수 있다. 상기 EOS 클램핑 회로(621)는 상기 제 2 전원전압(VE2)의 레벨을 감지하고, 상기 제 2 전원전압(VE2)의 레벨이 비정상적으로 변화하였을 때, 상기 제 2 전원전압(VE2)의 레벨을 조절할 수 있다. 상기 EOS 클램핑 회로(621)에 의해 안정화된 제 2 전원전압(VE2)은 상기 제 2 반도체 장치(620)의 내부 회로로 공급될 수 있다. 도 1에 도시된 전압 클램핑 회로(110)는 상기 EOS 클램핑 회로(621)로 적용될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 전원전압의 레벨을 감지하여 제 1 감지 신호를 생성하는 제 1 감지 회로;
    상기 전원전압의 레벨을 감지하여 제 2 감지 신호를 생성하는 제 2 감지 회로;
    파워 업 신호에 기초하여 상기 제 1 및 제 2 감지 신호 중 하나를 전압 감지 신호로 출력하는 선택 회로; 및
    상기 전압 감지 신호에 기초하여 상기 전원전압의 레벨을 변화시키는 디스차지 회로를 포함하는 전압 클램핑 회로.
  2. 제 1 항에 있어서,
    상기 제 1 감지 회로는 상기 전원전압의 레벨이 타겟 레벨에 근접했는지 여부를 감지하여 상기 제 1 감지 신호를 생성하는 전압 클램핑 회로.
  3. 제 1 항에 있어서,
    상기 제 2 감지 회로는 상기 전원전압의 레벨에 대응하는 분배 전압과 타겟 레벨에 대응하는 기준 전압을 비교하여 상기 제 2 감지 신호를 생성하는 전압 클램핑 회로.
  4. 제 1 항에 있어서,
    상기 제 2 감지 회로가 감지하는 타겟 레벨 산포는 상기 제 1 감지 회로가 감지하는 타겟 레벨 산포보다 작은 전압 클램핑 회로.
  5. 제 1 항에 있어서,
    상기 파워 업 신호는 상기 전원전압이 인가된 후 상기 전원전압의 레벨이 안정화되었을 때 인에이블될 수 있고,
    상기 선택 회로는 상기 파워 업 신호가 디스에이블된 상태일 때 상기 제 1 감지 신호를 상기 전압 감지 신호를 출력하고, 상기 파워 업 신호가 인에이블된 상태일 때 상기 제 2 감지 신호를 상기 전압 감지 신호로 출력하는 전압 클램핑 회로.
  6. 제 1 항에 있어서,
    상기 디스차지 회로는 상기 전압 감지 신호에 기초하여 디스차지 제어 신호를 생성하는 제어 신호 생성부; 및
    상기 디스차지 제어 신호에 기초하여 상기 전원전압 단자와 접지전압 단자를 연결하는 디스차지부를 포함하는 전압 클램핑 회로.
  7. 반도체 장치의 제 1 동작 구간에서 전원전압의 레벨을 감지하여 전압 감지 신호를 생성하고, 상기 반도체 장치의 제 2 동작 구간에서 상기 전원전압과 기준전압을 비교하여 상기 전압 감지 신호를 생성하며, 상기 전압 감지 신호에 기초하여 상기 전원전압의 레벨을 변화시키는 전압 클램핑 회로; 및
    상기 전원전압을 수신하여 동작하는 내부 회로를 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 동작 구간은 상기 반도체 장치가 파워 업 되는 구간이고, 상기 제 2 동작 구간은 상기 반도체 장치가 파워 업 된 이후의 구간인 반도체 장치.
  9. 제 7 항에 있어서,
    상기 전압 클램핑 회로는 상기 전원전압의 레벨을 감지하여 제 1 감지 신호를 생성하는 제 1 감지 회로;
    상기 전원전압과 상기 기준전압을 비교하여 제 2 감지 신호를 생성하는 제 2 감지 회로;
    상기 제 1 동작 구간에서 상기 제 1 감지 신호를 상기 전압 감지 신호로 출력하고, 상기 제 2 동작 구간에서 상기 제 2 감지 신호를 상기 전압 감지 신호로 출력하는 선택 회로; 및
    상기 전압 감지 신호에 기초하여 상기 전원전압의 레벨을 변화시키는 디스차지 회로를 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 감지 회로는 상기 전원전압의 레벨이 타겟 레벨에 근접했는지 여부를 감지하여 상기 제 1 감지 신호를 생성하는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 제 2 감지 회로는 상기 전원전압의 레벨에 대응하는 분배 전압과 타겟 레벨에 대응하는 기준 전압을 비교하여 상기 제 2 감지 신호를 생성하는 반도체 장치.
  12. 제 9 항에 있어서,
    상기 제 2 감지 회로가 감지하는 타겟 레벨 산포는 상기 제 1 감지 회로가 감지하는 타겟 레벨 산포보다 작은 반도체 장치.
  13. 제 9 항에 있어서,
    상기 디스차지 회로는 상기 전압 감지 신호에 기초하여 디스차지 제어 신호를 생성하는 제어 신호 생성부; 및
    상기 디스차지 제어 신호에 기초하여 상기 전원전압 단자와 접지전압 단자를 연결하는 디스차지부를 포함하는 반도체 장치.
  14. 제 1 전원전압을 수신하여 동작하는 제 1 반도체 장치;
    제 2 전원전압을 수신하여 동작하고, 상기 제 1 반도체 장치와 연결되어 데이터 통신을 수행하는 제 2 반도체 장치; 및
    상기 제 1 및 제 2 전원전압을 생성하는 전원 관리 집적 회로를 포함하고,
    상기 제 1 반도체 장치는 상기 제 1 전원전압의 레벨을 감지하여 상기 제 1 전원전압의 레벨을 변화시키는 전압 클램핑 회로를 포함하고,
    상기 전압 클램핑 회로는, 상기 제 1 반도체 장치의 동작 구간에 기초하여 상기 제 1 전원전압을 감지하여 전압 감지신호를 생성하거나 상기 제 1 전원전압과 기준전압을 비교하여 상기 전압 감지 신호를 생성하고, 상기 전압 감지 신호에 기초하여 상기 전원전압의 레벨을 변화시키는 반도체 시스템.
  15. 제 14 항에 있어서,
    상기 전압 클램핑 회로는 상기 제 1 반도체 장치의 제 1 동작 구간에서 상기 제 1 전원전압의 레벨을 감지하여 상기 전압 감지 신호를 생성하는 제 1 감지 회로;
    상기 제 2 반도체 장치의 제 2 동작 구간에서 상기 제 1 전원전압과 상기 기준전압을 비교하여 상기 전압 감지 신호를 생성하는 제 2 감지 회로; 및
    상기 전압 감지 신호에 기초하여 상기 전원전압의 레벨을 변화시키는 디스차지 회로를 포함하는 반도체 시스템.
  16. 제 15 항에 있어서,
    상기 제 1 동작 구간은 상기 제 1 반도체 장치가 파워 업 되는 구간이고, 상기 제 2 동작 구간은 상기 제 1 반도체 장치가 파워 업 된 이후의 구간인 반도체 시스템.
  17. 제 15 항에 있어서,
    상기 제 2 감지 회로가 감지하는 타겟 레벨 산포는 상기 제 1 감지 회로가 감지하는 타겟 레벨 산포보다 작은 반도체 시스템.
  18. 제 15 항에 있어서,
    상기 디스차지 회로는 상기 전압 감지 신호에 기초하여 디스차지 제어 신호를 생성하는 제어 신호 생성부; 및
    상기 디스차지 제어 신호에 기초하여 상기 전원전압 단자와 접지전압 단자를 연결하는 디스차지부를 포함하는 반도체 시스템.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023277467A1 (ko) * 2021-07-02 2023-01-05 삼성전자 주식회사 전력 관리 집적 회로를 포함하는 전자 장치 및 그 운용 방법
WO2024034850A1 (ko) * 2022-08-10 2024-02-15 삼성전자주식회사 전자 장치 및 그의 전압 감지 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11243588B2 (en) * 2018-05-30 2022-02-08 Hangzhou Canaan Intelligence Information Technology Co, Ltd Series circuit and computing device
KR20210147202A (ko) * 2020-05-28 2021-12-07 에스케이하이닉스 주식회사 반도체 장치와 반도체 메모리 장치
KR20240002522A (ko) * 2022-06-29 2024-01-05 에스케이하이닉스 주식회사 반도체칩 및 반도체시스템

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080048729A1 (en) * 2006-07-25 2008-02-28 International Business Machines Corporation Comparator Circuit and Method for Operating a Comparator Circuit
CN106505981A (zh) * 2017-01-09 2017-03-15 上海胤祺集成电路有限公司 上电复位电路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7126391B1 (en) * 2003-07-16 2006-10-24 Cypress Semiconductor Corporation Power on reset circuits
KR100605589B1 (ko) * 2003-12-30 2006-07-28 주식회사 하이닉스반도체 반도체 소자의 내부전압 발생회로
KR100854419B1 (ko) 2007-03-31 2008-08-26 주식회사 하이닉스반도체 파워 업 신호 생성장치
KR20130012795A (ko) * 2011-07-26 2013-02-05 에스케이하이닉스 주식회사 반도체 집적회로
KR102105443B1 (ko) 2013-06-21 2020-04-29 에스케이하이닉스 주식회사 반도체 장치
KR20160069828A (ko) * 2014-12-09 2016-06-17 에스케이하이닉스 주식회사 반도체 장치
KR20160139495A (ko) * 2015-05-27 2016-12-07 에스케이하이닉스 주식회사 초기화 동작을 수행하는 반도체장치 및 반도체시스템
KR102475458B1 (ko) * 2016-05-30 2022-12-08 에스케이하이닉스 주식회사 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치
US20180145668A1 (en) * 2016-11-22 2018-05-24 Mosway Technologies Limited Voltage clamping circuit
KR102657562B1 (ko) * 2016-12-02 2024-04-17 에스케이하이닉스 주식회사 비휘발성 메모리 장치
US11081881B2 (en) * 2017-12-20 2021-08-03 Stmicroelectronics International N.V. Full swing positive to negative MOSFET supply clamp for electrostatic discharge (ESD) protection

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080048729A1 (en) * 2006-07-25 2008-02-28 International Business Machines Corporation Comparator Circuit and Method for Operating a Comparator Circuit
CN106505981A (zh) * 2017-01-09 2017-03-15 上海胤祺集成电路有限公司 上电复位电路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023277467A1 (ko) * 2021-07-02 2023-01-05 삼성전자 주식회사 전력 관리 집적 회로를 포함하는 전자 장치 및 그 운용 방법
WO2024034850A1 (ko) * 2022-08-10 2024-02-15 삼성전자주식회사 전자 장치 및 그의 전압 감지 방법

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