KR20100076798A - 코어전압 발생회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에서 회로 설계에 관한 것으로, 더욱 상세하게는 코어전압을 발생하는 코어전압 발생회로에 관한 것이다. 본 발명은 목표레벨로의 튜닝에 필요한 만큼 전압 분배 비율을 조정하는 기준전위 트리밍수단; 상기 기준전위 트리밍수단에서 설정된 기준전위를 입력하고, 입력된 기준전위보다 상대적으로 높은 전위와 상대적으로 낮은 전위 중에서 선택하는 기준전위 전압 분배수단;상기 기준전위 전압 분배수단에서 선택된 기준전위를 이용하여 코어전압을 발생하는 코어전압발생수단을 포함하는 것을 특징으로 한다. 이러한 특징에 따르면 본 발명은 기준전위 트리밍수단에서 퓨즈 커팅에 의한 전원 레벨 트리밍이 이루어져서, 목표 레벨 기준으로 패키지 공정이 제어된 이후에도 기준전압의 레벨을 상승 또는 하강 시키는 테스트 제어가 가능하게 된다.
반도체 메모리 장치, 코어전압, 기준전압, 트리밍

Description

코어전압 발생회로{Vcore voltage driver}
본 발명은 반도체 메모리 장치에서 회로 설계에 관한 것으로, 더욱 상세하게는 코어전압을 발생하는 코어전압 발생회로에 관한 것이다.
반도체 메모리장치는, 다양한 분야에서 이용되어지지만 그 중의 하나가 각종 다양한 데이터를 저장하는데 이용되고 있다. 이러한 반도체 메모리장치는, 데스크탑 컴퓨터와 노트북 컴퓨터를 비롯하여 각종 휴대용 기기들에 이용되고 있기 때문에 대용량화, 고속화, 소형화 그리고 저전력화가 요구되어진다.
상기 저전력화에 따른 반도체 메모리장치를 설계하기 위한 하나의 방법으로서 메모리의 코아 영역(Core area)에서 전류소비를 최소한으로 하는 기술이 제시되고 있다. 상기 코아 영역은, 메모리 셀(memory cell)과 비트라인( Bit line) 그리고 워드 라인(word line)들로 구성되고, 극미세화된 디자인룰(design rule)에 따라 설계된다. 따라서 극미세화되고 고주파수 동작이 이루어지는 반도체 메모리장치를 설계하기 위해서는 기본적으로 전원전압이 매우 낮아질 수 밖에 없다.
한편, 반도체 메모리 장치는, 일정값 이하의 외부전원전압을 이용하여 장치 내부에서 필요한 크기의 전원을 생성하여 사용하고 있다. 그 중에서도 디램(DRAM)과 같이 비트라인 감지증폭기를 사용하는 메모리 소자의 경우, 셀 데이터를 감지하기 위하여 코어전압(Vcore)을 사용하고 있다.
워드라인이 활성화되면 그 워드라인에 연결된 다수개의 메모리 셀의 데이터가 비트라인에 전달되고, 비트라인 감지증폭기는 비트라인 쌍의 전압 차이를 감지 및 증폭하게 된다. 이러한 수천 개의 비트라인 감지증폭기가 한꺼번에 동작할 때 풀업 전원라인을 사용하고, 사용되는 코어전압단으로부터 많은 양의 전류가 소모된다.
일반적인 코어전압 발생회로는, 기준전압과 피드백 되는 코어전압을 비교하여, 코어전압이 기준전압 레벨보다 낮을 때는 코어전압 레벨이 상승할 수 있도록 코어전압 발생을 제어하고, 코어전압이 기준전압 레벨보다 높을 때는 코어전압 발생을 억제시키는 제어를 수행한다. 따라서 발생되는 상기 코어전압의 레벨은 상기 기준전압의 레벨을 조절하여 조정이 가능하게 된다.
한편 종래 코어전압 발생회로에서, 상기 기준전압의 레벨 조정은, 웨이퍼 공정 단계에서만 이루어지고 있다. 공정 변화에 따라서 실제 웨이퍼 공정단계에서 측정한 값은 설계단계에서 의도된 목표 레벨을 벗어나는 경우가 대부분이다. 일 예로 동일한 공정을 수행한 동일한 웨이퍼 내의 칩들도 동일한 기준전압 레벨을 갖지 않으며, 일정한 범주 내에서 분산된 레벨을 갖는 것이 일반적이다.
이러한 이유 때문에 종래는 웨이퍼 공정단계에서 목표레벨로의 튜닝에 필요한 만큼 전압 분배 비율을 조정하는 기준전압 트리밍 회로를 구비하게 된다. 따라서 웨이퍼 공정 단계에서는 상기 기준전압 트리밍 회로를 이용하여 목표레벨로의 레벨 조정이 가능하게 된다.
그러나 종래 코어전압 발생회로는, 상기 웨이퍼 공정단계 이후, 패키지 공정단계에서 기준전압의 레벨은 더 이상 조정이 불가능하였다. 이것은 웨이퍼 공정단계에서 트리밍회로를 이용한 코어전압 레벨의 조정은 퓨즈 커팅(FUSE CUTTING)에 의해서 이루어진다. 따라서 패키지 공정단계에서는 트리밍 테스트 모드 인가에 의한 레벨 변경은 퓨즈 커팅 이전의 값을 기준으로 이루어진다. 따라서 반도체 메모리의 패키지 상태에서도 기준전압의 레벨을 조정하여 코어전압의 레벨을 조정할 필요성이 있다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 퓨즈 커팅에 의해 기준전압의 레벨 트리밍이 이루어진 후, 목표 레벨을 기준으로 레벨 조정이 가능한 코어전압 발생회로를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 코어전압 발생회로는, 목표레벨로의 튜닝에 필요한 만큼 전압 분배 비율을 조정하는 기준전위 트리밍수단; 상기 기준전위 트리밍수단에서 설정된 기준전위를 입력하고, 입력된 기준전위보다 상대적으로 높은 전위와 상대적으로 낮은 전위 중에서 선택하는 기준전위 전압 분배수단; 상기 기준전위 전압 분배수단에서 선택된 기준전위를 이용하여 코어전압을 발생하는 코어전압발생수단을 포함하는 것을 특징으로 한다.
본 발명의 상기 기준전위 트리밍수단은, 기준전압과 피드백전압을 차동 비교하는 비교부; 상기 비교부에서 출력되는 신호에 기초해서 외부 전원전압을 증폭하여 출력하는 증폭부; 상기 증폭부의 출력신호를 다양한 값으로 분배하여 출력 레벨을 선택할 수 있는 트리밍부를 포함하는 것을 특징으로 한다.
본 발명의 상기 기준전위 트리밍수단은, 상기 증폭부의 출력을 상기 비교부로 피드백시키는 피드백신호부를 더 포함하는 것을 특징으로 한다.
본 발명의 상기 트리밍부는, 테스트 모드 신호에 의해서 출력레벨을 선택하 는 것을 특징으로 한다.
본 발명의 상기 기준전위 전압 분배수단은, 상기 기준전위 트리밍수단의 출력전압과 피드백전압을 차동 비교하는 비교부; 상기 비교부에서 출력되는 신호에 기초해서 외부 전원전압을 증폭하여 출력하는 증폭부; 상기 증폭부의 출력신호를 기준으로 상대적으로 높은 레벨과 상대적으로 낮은 레벨을 선택할 수 있는 전압분배부를 포함하는 것을 특징으로 한다.
본 발명의 상기 기준전위 전압 분배수단은, 상기 증폭부의 출력을 상기 비교부로 피드백시키는 피드백신호부를 더 포함하는 것을 특징으로 한다.
본 발명의 상기 전압분배부는, 테스트 모드 신호에 의해서 출력레벨을 선택하는 것을 특징으로 한다.
위에서 설명하고 있는 본 발명에 따른 코어전압 발생회로는, 기준전위 트리밍수단에서 퓨즈 커팅에 의한 전원 레벨 트리밍이 이루어져서, 목표 레벨 기준으로 패키지 공정이 제어된 이후에도 기준전압의 레벨을 상승 또는 하강 시키는 테스트 제어가 가능하게 된다.
이하 첨부한 도면을 참조하여 본 발명의 실시예에 따른 코어전압 발생회로에 대하여 자세하게 살펴보기로 한다.
도 1은 본 발명의 실시예에 따른 코어전압 발생회로도를 도시하고 있다.
본 발명의 코어전압 발생회로는, 기준전압의 레벨을 1차적으로 조정하는 기준전위 트리밍부(10)를 포함한다. 상기 기준전위 트리밍부(10)는, 저항 분배기에서 분배되어 나오는 레벨을 스위칭회로를 이용하여 선택할 수 있도록 구성된다. 상기 기준전위 트리밍부(10)는, 웨이퍼 공정단계에서 테스트 제어된 후, 퓨즈 커팅에 의해서 기준전압 레벨을 설정한다.
또한 본 발명의 코어전압 발생회로는, 상기 기준전위 트리밍부(10)에서 출력한 기준전압 레벨을 2차적으로 조정하는 기준전위 전압 분배부(20)를 포함한다. 상기 기준전압 전압 분배부(20)는, 패키지 공정단계에서 상기 퓨즈 커팅에 의해서 결정된 기준전압레벨을 입력하여, 다시 테스트 제어되어 목표레벨을 기준으로 레벨 업/레벨 다운이 가능하도록 구성된다.
그리고 본 발명의 코어전압 발생회로는, 상기 기준전위 전압 분배부(20)에서 결정된 기준전압을 이용하여 코어전압을 발생하는 코어전압 발생부(30)를 포함한다.
상기 기준전위 트리밍부(10)는 도 2에 도시하고 있는 바와 같이, 출력 피드백 전압과 기준전압(VREF)을 차동 비교하는 비교부, 상기 비교부의 출력신호에 응답하여 증폭된 기준전압을 발생 출력하는 증폭부, 그리고 상기 출력전압을 전압 분배하고, 출력전압의 감시에 이용될 피드백 전압 발생부, 상기 출력되는 기준전압의 레벨을 조정하기 위한 트리밍부 등을 포함하여 구성되어진다. 그리고 상기 비교부 의 동작을 제어하기 위한 제어스위칭부가 포함되어진다.
보다 상세하게 본 발명의 구성을 살펴보면, 상기 비교부는, 기준전압(VREF)을 입력하는 NMOS 트랜지스터(N1)와, 피드백 전압을 입력하는 NMOS 트랜지스터(N2), 그리고 상기 NMOS 트랜지스터(N1,N2)에 각각 직렬 연결된 두개의 PMOS 트랜지스터(P1,P2)로 구성되어진다. 상기 비교부의 구성에서, 두개의 NMOS 트랜지스터(N1,N2)는 신호를 입력하는 기능을 수행하고, 상기 두개의 PMOS 트랜지스터(P1,P2)는, 상기 입력된 신호의 차동 비교를 위하여 외부 공급전압을 미리 프리차지 하는 프리차지 기능을 수행한다. 상기 PMOS 트랜지스터(P1,P2)는 게이트단자를 서로 연결한 미러형으로 구성되며, 일측단자로 외부 공급전압(VDD)을 제공받고 있다. 그리고 상기 비교부의 출력단은, 상기 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1) 사이의 접속점에 연결되어진다.
상기 비교부의 출력에 응답하여 증폭된 기준전압을 발생 출력하는 증폭부는, 상기 비교부의 출력단에 게이트단자를 연결한 PMOS 트랜지스터(P3)로 구성되어진다. 상기 PMOS 트랜지스터(P3)는, 소스단자로 외부 공급전압(VDD)을 제공받아서 턴-온 양에 따라 상기 외부 공급전압을 출력단으로 출력한다.
상기 출력전압을 전압 분배하고, 출력전압의 감시에 이용될 피드백 전압 발생부는, 상기 증폭부의 출력전압단과 접지전원(VSS) 사이에 두개의 저항성 트랜지스터(N4,N5)를 직렬 연결하고 있다. 그리고 상기 저항성 트랜지스터에 의해 분압된 전압이 상기 NMOS 트랜지스터(N2)의 게이트단자로 제공되어진다.
그리고 상기 제어스위칭부는, 상기 NMOS 트랜지스터(N1,N2)의 에미터단자와 접지전원 사이에 연결된 NMOS 트랜지스터(N3)로 구성되고, 상기 제어스위칭부를 구성하는 NMOS 트랜지스터(N3)의 게이트단자에 하이레벨신호인 바이어스전압(VBIAS)이 인가되어질 때 비교부의 동작이 이루어진다.
상기 트리밍부는, 상기 증폭부의 출력단과 접지전원 사이에 동일한 저항값을 갖는 저항(R)을 다수개 연결하고, 각각의 저항 연결단에 출력단자를 연결하여, 각 출력단자에 걸리는 부하를 다르게 조정하고 있다. 상기 증폭부의 출력단 선택은, 테스트 모드 과정에서 상기 저항분배기에서 분배되어 나오는 레벨을 스위칭소자(트랜스미션게이트)를 이용하여 선택된다.
상기 기준전위 전압 분배부(20)는 도 3에 도시하고 있는 바와 같이, 출력 피드백 전압과 상기 기준전위 트리밍부(10)에서 출력되는 기준전압(VREFD_I)을 차동 비교하는 비교부, 상기 비교부의 출력신호에 응답하여 증폭된 기준전압을 발생 출력하는 증폭부, 그리고 상기 출력전압을 전압 분배하고, 출력전압의 감시에 이용될 피드백 전압 발생부, 상기 출력되는 기준전압을 분배하는 전압 분배부 등을 포함하여 구성되어진다. 그리고 상기 비교부의 동작을 제어하기 위한 제어스위칭부가 포함되어진다.
보다 상세하게 본 발명의 구성을 살펴보면, 상기 비교부는, 기준전압(VREFD_I)을 입력하는 NMOS 트랜지스터(N12)와, 피드백 전압을 입력하는 NMOS 트랜지스터(N13), 그리고 상기 NMOS 트랜지스터(N12,N13)에 각각 직렬 연결된 두개의 PMOS 트랜지스터(P7,P8)로 구성되어진다. 상기 비교부의 구성에서, 두개의 NMOS 트랜지스터(N12,N13)는 신호를 입력하는 기능을 수행하고, 상기 두개의 PMOS 트랜지스터(P7,P8)는, 상기 입력된 신호의 차동 비교를 위하여 외부 공급전압을 미리 프리차지 하는 프리차지 기능을 수행한다. 상기 PMOS 트랜지스터(P7,P8)는 게이트단자를 서로 연결한 미러형으로 구성되며, 일측단자로 외부 공급전압(VDD)을 제공받고 있다. 그리고 상기 비교부의 출력단은, 상기 PMOS 트랜지스터(P7)와 NMOS 트랜지스터(N12) 사이의 접속점에 연결되어진다.
상기 비교부의 출력에 응답하여 증폭된 기준전압을 발생 출력하는 증폭부는, 상기 비교부의 출력단에 게이트단자를 연결한 PMOS 트랜지스터(P9)로 구성되어진다. 상기 PMOS 트랜지스터(P9)는, 소스단자로 외부 공급전압(VDD)을 제공받아서 턴-온 양에 따라 상기 외부 공급전압을 출력단으로 출력한다.
상기 출력전압을 전압 분배하고, 출력전압의 감시에 이용될 피드백 전압 발생부는, 상기 증폭부의 출력전압단과 접지전원(VSS) 사이에 두개의 저항성 트랜지스터(N15,N16)를 직렬 연결하고 있다. 그리고 상기 저항성 트랜지스터에 의해 분압된 전압이 상기 NMOS 트랜지스터(N13)의 게이트단자로 제공되어진다.
그리고 상기 제어스위칭부는, 상기 NMOS 트랜지스터(N12,N13)의 에미터단자와 접지전원 사이에 연결된 NMOS 트랜지스터(N14)로 구성되고, 상기 제어스위칭부를 구성하는 NMOS 트랜지스터(N14)의 게이트단자에 하이레벨신호인 바이어스전압(VBIAS)이 인가되어질 때 비교부의 동작이 이루어진다.
상기 전압 분배부는, 상기 증폭부의 출력단과 접지전원 사이에 동일한 저항값을 갖는 저항(R1~R6)을 다수개 연결하고, 각기 다른 위치에서 다수개(대략 세개) 의 출력단자를 연결하고 있다. 이러한 구성으로 각 출력단자에 걸리는 부하를 다르게 조정하고 있다. 상기 증폭부의 출력단 선택은, 테스트 모드 과정에서 상기 저항분배기에서 분배되어 나오는 레벨을 스위칭소자(트랜스미션게이트)를 이용하여 선택된다.
그리고 상기 코어전압 발생부(30)는 도 4에 도시하고 있는 바와 같이, 코어 전압단 전위의 1/2 레벨인 하프 코어 전압(HF_VCORE)과 상기 기준전위 전압 분배부(20)에서 출력되는 기준전압(VREFC)(목표 코어전압의 1/2 레벨; 0.75V)을 차동 비교하는 비교부, 상기 비교부의 출력신호에 응답하여 증폭된 코어 전압(약 1.5V)을 발생 출력하는 증폭부, 그리고 상기 출력되는 코어 전압을 전압 분배하고, 출력되는 코어 전압의 감시에 이용될 코어 전압단 전위의 1/2 레벨인 하프 코어전압(HF_VCORE)을 발생하는 하프 코어전압 발생부 등을 포함하여 구성되어진다. 그리고 상기 비교부의 동작을 제어하기 위한 제어스위칭부가 포함되어진다.
보다 상세하게 본 발명의 구성을 살펴보면, 상기 비교부는, 기준전압(VREFC)을 입력하는 NMOS 트랜지스터(N7)와, 피드백 코어전압을 입력하는 NMOS 트랜지스터(N8), 그리고 상기 NMOS 트랜지스터(N7,N9)에 각각 직렬 연결된 두개의 PMOS 트랜지스터(P4,P5)로 구성되어진다. 상기 비교부의 구성에서, 두개의 NMOS 트랜지스터(N7,N8)는 신호를 입력하는 기능을 수행하고, 상기 두개의 PMOS 트랜지스터는, 상기 입력된 신호의 차동 비교를 위하여 외부 공급전압을 미리 프리차지 하는 프리차지 기능을 수행한다. 상기 PMOS 트랜지스터(P4,P5)는 게이트단자를 서 로 연결한 미러형으로 구성되며, 일측단자로 외부 공급전압(VDD)을 제공받고 있다. 그리고 상기 비교부의 출력단은, 상기 PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N7) 사이의 접속점에 연결되어진다.
상기 비교부의 출력에 응답하여 증폭된 코어 전압(약 1.5V)을 발생 출력하는 증폭부는, 상기 비교부의 출력단에 게이트단자를 연결한 PMOS 트랜지스터(P6)로 구성되어진다. 상기 PMOS 트랜지스터(P6)는, 소스단자로 외부 공급전압(VDD)을 제공받아서 턴-온 양에 따라 상기 외부 공급전압을 출력단으로 출력한다.
상기 출력되는 코어 전압을 전압 분배하고, 출력되는 코어 전압의 감시에 이용될 코어 전압단 전위의 1/2 레벨인 하프 코어전압(HF_VCORE)을 발생하는 하프 코어전압 발생부는, 상기 증폭부의 출력전압단과 접지전원(VSS) 사이에 두개의 저항성 트랜지스터(N10,N11)를 직렬 연결하고 있다. 그리고 상기 저항성 트랜지스터에 의해 분압된 코어전압이 상기 NMOS 트랜지스터(N8)의 게이트단자로 제공되어진다.
그리고 상기 제어스위칭부는, 상기 NMOS 트랜지스터(N7,N8)의 에미터단자와 접지전원 사이에 연결된 NMOS 트랜지스터(N9)로 구성되고, 상기 제어스위칭부를 구성하는 NMOS 트랜지스터(N9)의 게이트단자에 하이레벨신호(약 0.830V)의 액티브_인에이블신호(ACTIVE_ENABLE)인 바이어스전압(VBIAS)이 인가되어질 때 비교부의 동작이 이루어진다.
다음은 상기 구성으로 이루어지는 본 발명에 따른 코어전압 발생회로의 동작 과정을 설명한다.
상기 코어전압 발생부(30)에서 발생되는 코어전압은 기준전압 레벨의 2배 전위를 갖는다. 따라서 코어전압 레벨은 기준전압 레벨을 조절하여 조정이 가능하게 된다.
상기 기준전위 트리밍부(10)는, 바이어스 전압에 의해서 NMOS 트랜지스터(N3)가 턴-온 상태일 때, 기준전압(VREF)과 피드백 전압의 비교가 이루어진다. 이때 기준전압이 피드백전압보다 높을 때, NMOS 트랜지스터(MN1)의 턴-온 양이 NMOS 트랜지스터(N2)의 턴-온 양보다 커지면서 상기 트랜지스터(MN1)의 드레인 전압이 낮아진다. 이때 발생되는 로우신호가 PMOS 트랜지스터(P3)의 게이트단자에 인가되어지고, 상기 트랜지스터(P3)가 턴 온되면서 출력되는 기준전압(VREFD_I)이 높아진다.
상기 기준전압 레벨이 상승될 때, 동시에 피드백 전압도 상승되면서 트랜지스터(N2)의 드레인단자의 전위가 트랜지스터(N1)의 드레인단자 전위보다 낮아진다.이때 비교부의 출력전위가 높아지고, 트랜지스터(P3)의 게이트 전압이 점차 상승되어지는 것이다. 상기 트랜지스터(P3)는 턴-오프되고, 출력되는 기준전위 레벨은 낮아진다.
상기와 같이 기준전압 레벨이 목표레벨에 도달하기까지 계속해서 제어가 이루어지는 가운데, 출력되는 기준전압 레벨의 전압분배 비율은 출력단에 연결된 다수개의 저항값에 의해 조정된다. 상기 기준전위 트리밍부(10)는, 테스트 모드에 의해서 목표 레벨로의 튜닝에 필요한 만큼 전압분배 비율을 조정한다. 그리고 적 정한 값이 조정되면, 퓨즈 커팅에 의해서 출력되는 기준전위 레벨을 세팅한다. 상기 기준전위 트리밍부(10)에 의한 기준전위 레벨 설정은 반도체 메모리의 전체 공정 중에서 웨이퍼 테스트모드 공정 단계에서 이루어진다.
상기 기준전위 전압 분배부(20)는, 바이어스 전압에 의해서 NMOS 트랜지스터(N14)가 턴-온 상태일 때, 상기 기준전위 트리밍부(10)에서 출력되는 기준전압(VREFD_I)과 피드백 전압의 비교가 이루어진다. 이때 기준전압이 피드백전압보다 높을 때, NMOS 트랜지스터(MN12)의 턴-온 양이 NMOS 트랜지스터(N13)의 턴-온 양보다 커지면서 상기 트랜지스터(MN12)의 드레인 전압이 낮아진다. 이때 발생되는 로우신호가 PMOS 트랜지스터(P9)의 게이트단자에 인가되어지고, 상기 트랜지스터(P9)가 턴 온되면서 출력되는 기준전압(VREFC)이 높아진다.
상기 기준전압 레벨이 상승될 때, 동시에 피드백 전압도 상승되면서 트랜지스터(N13)의 드레인단자의 전위가 트랜지스터(N12)의 드레인단자 전위보다 낮아진다. 이때 비교부의 출력전위가 높아지고, 트랜지스터(P9)의 게이트 전압이 점차 상승되어지는 것이다. 상기 트랜지스터(P9)는 턴-오프되고, 출력되는 기준전위 레벨은 낮아진다.
상기와 같이 기준전압 레벨이 목표레벨에 도달하기까지 계속해서 제어가 이루어지는 가운데, 출력되는 기준전압 레벨의 전압분배 비율은 출력단에 연결된 다수개의 저항값에 의해 조정된다. 즉, 상기 기준전위 전압 분배부(20)는, 테스트 모드에 의해서 입력신호보다 높은 전위(T_UP)와 낮은 전위(T_DN) 중에서 선택되어 출력신호(VREFC)로 출력하도록 구성되고 있다.
상기 기준전위 전압 분배부(20)에서 기준전위 레벨이 목표레벨 대비 높은 신호로 선택되면, 코어전압 발생부(30)에서 발생되는 코어전압도 목표레벨 대비 높은 레벨로 발생된다. 반대로 상기 기준전위 전압 분배부(20)에서 기준전위 레벨이 목표레벨 대비 낮은 신호로 선택되면, 코어전압 발생부(30)에서 발생되는 코어전압도 목표레벨 대비 낮은 레벨로 발생된다.
우선, 비교부가 동작하여 코어전압을 발생할 때, 즉 바이어스전압이 하이레벨신호로서 인가될 때, NMOS 트랜지스터(N9)의 게이트단자에 하이레벨신호가 인가되면서 상기 트랜지스터(N9)는 턴-온 된다. 상기 트랜지스터(N9)가 턴-온 되면, 비교부의 동작 수행을 위한 전류 통로가 형성되어진다.
이때, 기준전압(VREFC)에 의해 턴 온 동작된 트랜지스터(N7)에 의해서, 상기 트랜지스터의 드레인단의 전압이 낮아진다. 상기 로우레벨신호는 증폭부를 구성하는 PMOS 트랜지스터(P6)를 턴 온시켜서 출력단자로 증폭된 코어전압이 인가되도록 제어한다. 상기와 같은 상태에서 트랜지스터(N10,N11)의 게이트전압이 높아지면서 트랜지스터(P6)의 턴 온 특성은 점차 강해지고, 따라서 출력되는 코어전압은 높아지게 된다.
이와 함께 상기 코어전압을 감시하기 위해 생성되는 하프 코어전압(HF_VCORE)은, 트랜지스터(N10,N11)에 의해서 분압되어, NMOS 트랜지스터(N8)의 게이트단자에 인가된다. 상기 트랜지스터(N8)는 턴 온되어지고, 상기 트랜지스터(N8)의 턴 온동작으로 PMOS 트랜지스터(MP4,MP5)의 게이트전압이 낮아진다.
상기 트랜지스터(P4,P5)의 게이트 전압이 낮아지면, 상기 트랜지스터(P4,P5)가 턴 온 되고, 이와 함께 NMOS 트랜지스터(N7)의 드레인단에 인가되는 전압이 점차 상승되어진다. 그리고 상기 상승되는 전압으로 턴 온/오프 되는 트랜지스터(P6)의 게이트 전압도 점차 상승한다.
상기 트랜지스터(P6)는 PMOS 트랜지스터이므로 게이트 전압이 상승하면, 턴 온 특성이 약해지게 되고, 결과적으로 출력되는 코어전압이 낮아지게 된다. 결과적으로 상기 코어전압을 감시하기 위해 발생되는 하프 코어전압(NEW HF_VCORE)과 기준전압(VREFC)이 같아질 때까지 상기 비교부의 차동 비교 동작은 수행되어진다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 코어전압 발생시, 기준전위의 레벨 조정에 따른 트리밍 동작 후에도 목표레벨로의 튜닝에 필요한 만큼 전압 분배 비율을 조정할 수 있도록 제어하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 본 발명의 실시예에 따른 코어전압 발생회로 블록도,
도 2는 본 발명의 일 실시예에 따른 기준전위 트리밍부의 상세 회로도,
도 3은 본 발명의 일 실시예에 따른 기준전위 전압 분배부의 상세 회로도,
도 4는 본 발명의 일 실시예에 따른 코어전압 발생부의 상세 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 기준전위 트리밍부 20 : 기준전위 전압분배부
30 : 코어전압 발생부

Claims (7)

  1. 목표레벨로의 튜닝에 필요한 만큼 전압 분배 비율을 조정하는 기준전위 트리밍수단;
    상기 기준전위 트리밍수단에서 설정된 기준전위를 입력하고, 입력된 기준전위보다 상대적으로 높은 전위와 상대적으로 낮은 전위 중에서 선택하는 기준전위 전압 분배수단;
    상기 기준전위 전압 분배수단에서 선택된 기준전위를 이용하여 코어전압을 발생하는 코어전압발생수단을 포함하는 것을 특징으로 하는 코어전압 발생회로.
  2. 제 1 항에 있어서,
    상기 기준전위 트리밍수단은, 기준전압과 피드백전압을 차동 비교하는 비교부;
    상기 비교부에서 출력되는 신호에 기초해서 외부 전원전압을 증폭하여 출력하는 증폭부;
    상기 증폭부의 출력신호를 다양한 값으로 분배하여 출력 레벨을 선택할 수 있는 트리밍부를 포함하는 것을 특징으로 하는 코어전압 발생회로.
  3. 제 2 항에 있어서,
    상기 기준전위 트리밍수단은, 상기 증폭부의 출력을 상기 비교부로 피드백시키는 피드백신호부를 더 포함하는 것을 특징으로 하는 코어전압 발생회로.
  4. 제 3 항에 있어서,
    상기 트리밍부는, 테스트 모드 신호에 의해서 출력레벨을 선택하는 것을 특징으로 하는 코어전압 발생회로.
  5. 제 1 항에 있어서,
    상기 기준전위 전압 분배수단은, 상기 기준전위 트리밍수단의 출력전압과 피드백전압을 차동 비교하는 비교부;
    상기 비교부에서 출력되는 신호에 기초해서 외부 전원전압을 증폭하여 출력하는 증폭부;
    상기 증폭부의 출력신호를 기준으로 상대적으로 높은 레벨과 상대적으로 낮은 레벨을 선택할 수 있는 전압분배부를 포함하는 것을 특징으로 하는 코어전압 발생회로.
  6. 제 5 항에 있어서,
    상기 기준전위 전압 분배수단은, 상기 증폭부의 출력을 상기 비교부로 피드백시키는 피드백신호부를 더 포함하는 것을 특징으로 하는 코어전압 발생회로.
  7. 제 6 항에 있어서,
    상기 전압분배부는, 테스트 모드 신호에 의해서 출력레벨을 선택하는 것을 특징으로 하는 코어전압 발생회로.
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