KR20090010429A - 반도체 메모리 장치의 내부 전압 발생기 - Google Patents

반도체 메모리 장치의 내부 전압 발생기 Download PDF

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KR20090010429A
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삼성전자주식회사
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Abstract

본 발명은 반도체 메모리 장치의 내부 전압 발생기를 공개한다. 본 발명은 외부에서 인가되는 제1 기준 전압과 피드백 되는 제1 전압 간의 차 값을 증폭하는 제1 연산증폭기, 상기 제1 연산증폭기의 값에 따라 제2 기준 전압의 레벨을 조절하는 제1 전압 조절부, 상기 제2 기준 전압을 저항비로 분압하여 상기 제1 전압을 출력하는 제1 전압 분배부, 입출력이 가능한 데이터 개수를 설정하는 복수개의 제어신호에 응답하여 상기 저항비를 제어하는 레벨 제어부, 상기 제2 기준 전압에 응답하여 내부전압을 출력하는 내부 전압 발생부를 구비하는 것을 특징으로 한다.
따라서, 본 발명은 반도체 메모리 장치의 내부 전압 발생기의 출력 전압을 입출력 개수에 따른 입출력 모드 선택에 따라 파워 소모가 많은 x16 과 같은 모드에서 내부 전압 발생기의 출력 전압 레벨을 인위적으로 높임으로 내부 전압 발생기의 출력 전압을 높여 반도체 메모리 장치의 동작 특성이 저하되는 것을 보상하고, 상대적으로 파워 소모가 적은 x4 와 같은 모드에서는 내부 전압 발생기의 출력 전압 레벨을 낮추어 불필요한 파워 소모를 줄일 수 있다.

Description

반도체 메모리 장치의 내부 전압 발생기{Internal voltage generator of semiconductor memory device}
본 발명은 반도체 메모리 장치의 내부 전압 발생기에 관한 것으로서, 특히 내부 전압 발생기의 출력 전압을 조절하는 것에 관한 것이다.
반도체 칩이 고집적화 되면서 칩 내의 셀 사이즈(cell size)는 점점 더 작아지고 있으며, 이렇게 작아진 셀 사이즈로 인해 동작전압(operating voltage) 또한 더욱 낮아지고 있다. 대부분의 반도체 칩은 내부전압을 발생시키기 위한 내부 전압 발생기가 칩 내에 탑재되어 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하도록 하고 있다.
이러한 내부 전압 발생기는 안정한 레벨의 내부전압을 일정하게 공급해 주어야 한다. 반도체 메모리 장치는 메모리 주변 회로에 인가되는 내부 전압을 위한 기준 전압과 메모리 어레이에 인가되는 내부 전압을 위한 기준 전압들이 필요하며, 내부 전압 발생기는 어떠한 동작 조건에서도 일정한 전압을 공급할 수 있도록 기준 전압을 이용해 내부 전압을 발생해야한다.
반도체 메모리 장치는 외부에서 인가되는 제어신호에 따라 입출력 모드를 선 택할 수 있고, 입출력 모드는 한번에 입출력 할 수 있는 데이터 개수에 따라 x16 모드, x8 모드, x4 모드로 나뉠 수 있다. 모드마다 한번에 입출력 할 수 있는 데이터 개수는 각각 16개, 8개, 4개가 된다. 따라서 한번에 입출력 할 수 있는 데이터의 개수에 따라 반도체 메모리 장치에서 소비되는 전류는 x16 모드가 가장 크고, x4 모드가 가장 작다.
도1은 종래의 내부 전압 발생기를 나타내는 도면으로서, 기준 전압 발생부(10)와 내부 전압 발생부(20)로 구성되어 있고, 기준 전압 발생부(10)는 제1 연산증폭기(11), 제1 전압 조절부(12), 제1 전압 분배부(13)로 구성되어 있다.
도1의 종래의 내부 전압 발생기를 설명하면 다음과 같다.
기준 전압 발생부(10)의 제1 연산증폭기(11)는 기준 전압 발생기(미도시)에서 인가되는 제1 기준 전압(VREF)을 수신하는 비 반전 단자와 기준 피드백 전압(VFEED)을 수신하는 반전 단자를 가지고, 제1 기준 전압(VREF)과 기준 피드백 전압(VFEED)의 차이를 증폭하고 기준 증폭신호(VAO)를 발생시킨다.
제1 전압 조절부(12)는 기준 증폭신호(VAO)에 응답하여 제1 전압 분배부(13)에 전류를 공급한다. 제1 전압 조절부(12)는 제1 단자에 외부 전압(V_EXT)이 인가되고, 제2 단자에 제1 전압 분배부(13)가 연결되며, 게이트에 제1 연산증폭기(11)의 기준 증폭신호(VAO)가 인가되는 PMOS 트랜지스터(MP1)로 구성될 수 있다.
제1 전압 분배부(13)는 직렬로 연결된 복수개의 저항(R1~R3)으로 구성되어 있으며, 외부 전압(V_EXT)이 공급됨에 따라 PMOS 트랜지스터(MP1)의 드레인 단인 제1 노드(N1)와 접지 사이에 직렬로 접속되는 저항들(R1~R3)의 비에 따라 전압이 분배된다. 제1 전압 분배부(13)의 제1 노드(N1)에 발생되는 제2 기준 전압(VREFP)은 내부 전압 발생부(20)로 인가되고, 제1 전압 분배부(13)의 제2 노드(N2)에 발생되는 기준 피드백 전압(VFEED)은 제1 연산증폭기(11)의 반전단자에 인가된다.
종래의 내부 전압 발생기의 동작을 설명하면 다음과 같다.
제1 전압 분배부(13)를 통해 분배된 제2 노드의 기준 피드백 전압(VFEED)이 제1 기준 전압(VREF)보다 낮으면 제1 연산증폭기(11)로부터는 로우 레벨의 증폭신호(VAO)가 발생된다.
그로 인해 PMOS 트랜지스터(MP1)는 턴-온 되어 외부로부터 인가되는 외부 전압(V_EXT)을 제 1 노드(N1)에 계속적으로 공급하고, 상기 제2 노드의 기준 피드백 전압(VFEED)은 상승하게 된다.
그리고 상승된 제2 노드의 기준 피드백 전압(VFEED)이 제1 기준 전압(VREF)보다 높게 되면 PMOS 트랜지스터(MP1)는 턴-오프 되어 전류를 공급할 수 없게 된다. 그러므로 일정한 레벨을 갖는 제1 노드(N1)의 제2 기준 전압(VREFP)이 발생하게 된다.
여기서, 일정한 레벨을 갖는 제2 기준 전압(VREFP)이 내부 전압 발생부(20)에 인가되어 외부 전압(V_EXT)이 변동하더라도 내부 전압(VINT)을 일정하게 유지하는데, 반도체 메모리 장치에서 한번에 입출력 할 수 있는 데이터 개수가 비교적 많은 x16 모드에서는 파워의 소모가 많아져서 전압 드롭(Voltage drop)이 생기게 되서 특성의 저하가 일어나게 된다. 또한 한번에 입출력 할 수 있는 데이터 개수가 비교적 적은 x4 모드에서는 불필요한 전류의 소모가 있게 된다.
종래의 내부 전압 발생기는 반도체 메모리 장치의 입출력 구조와 상관없이 일정한 레벨을 갖는 기준 전압에 응답하여 일정한 내부 전압(VINT)을 발생하게 되어, 파워 소모가 많은 반도체 메모리 장치의 x16 모드 에서는 전압강하에 따른 노이즈로 회로의 특성이 나빠질 수 있고, 파워 소모가 적은 x4 모드에서는 불필요한 파워가 소모되게 된다.
본 발명의 목적은 반도체 메모리 장치의 입출력 구조에 따른 전류 소모를 인위적으로 높이거나 낮추어 반도체 메모리 장치의 동작 특성이 저하되는 것을 보상하는 내부 전압 발생기를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전압 발생기는 외부에서 인가되는 제1 기준 전압과 피드백 되는 제1 전압 간의 차 값을 증폭하는 제1 연산증폭기, 상기 제1 연산증폭기의 값에 따라 제2 기준 전압의 레벨을 조절하는 제1 전압 조절부, 상기 제2 기준 전압을 저항비로 분압하여 상기 제1 전압을 출력하는 제1 전압 분배부, 입출력이 가능한 데이터 개수를 설정하는 복수개의 제어신호에 응답하여 상기 저항비를 제어하는 레벨 제어부, 상기 제2 기준 전압에 응답하여 내부전압을 출력하는 내부 전압 발생부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전압 발생 기의 상기 제1 전압 분배부는 상기 제2 기준 전압과 접지 사이에 연결되는 복수개의 분압저항을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전압 발생기의 상기 레벨 제어부는 제1 단과 제2 단이 상기 복수개의 분압저항 중 제1 분압저항에 병렬로 연결되고, 상기 복수개의 제어신호 중 제1 제어신호가 게이트에 인가되는 제1 트랜지스터, 상기 제1 제어신호와 상기 복수개의 제어신호 중 제2 제어신호를 입력으로 하여 반전 논리합 연산을 하는 제1 논리게이트, 상기 제1 논리게이트의 출력을 반전시키는 제1 반전게이트, 제1단과 제2 단이 상기 복수개의 분압저항 중 제2 분압저항에 병렬로 연결되고, 상기 제1 반전게이트의 출력이 게이트에 인가되는 제2 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전압 발생기의 상기 내부 전압 발생부는 상기 제2 기준 전압과 피드백 되는 제2 전압 간의 차 값을 증폭하여 출력하는 제2 연산증폭기, 상기 제2 연산증폭기의 차동증폭 값에 따라 출력되는 내부 전압의 레벨을 조절하는 제2 전압 조절부, 상기 내부 전압을 저항비로 분압하여 상기 제2 연산증폭기로 피드백 되는 상기 제2 전압을 출력하는 제2 전압 분배부를 구비하는 것을 특징으로 한다.
따라서, 본 발명은 반도체 메모리 장치의 내부 전압 발생기의 출력 전압을 반도체 메모리 장치의 입출력 개수에 따른 입출력 모드 선택에 따라 파워 소모가 많은 x16 과 같은 모드에서 내부 전압 발생기 내의 기준 전압 발생부의 출력 전압 레벨을 인위적으로 높임으로 내부 전압 발생기의 출력 전압을 높여 반도체 메모리 장치의 동작 특성이 저하되는 것을 보상하고, 상대적으로 파워 소모가 적은 x4 와 같은 모드에서는 내부 전압 발생기의 출력 전압 레벨을 낮추어 불필요한 파워 소모를 줄일 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 내부 전압 발생기를 설명하면 다음과 같다.
도2는 본 발명의 제1 실시 예에 따른 내부 전압 발생기를 나타내는 도면으로서, 기준 전압 발생부(100)와 내부 전압 발생부(20)로 구성되어 있고, 기준 전압 발생부(100)는 제1 연산증폭기(11), 제1 전압 조절부(12), 제1 전압 분배부(115), 레벨 제어부(105)로 구성되어 있다.
도2의 본 발명의 제1 실시 예에 따른 내부 전압 발생기의 구성과 동작을 설명하면 다음과 같다.
기준 전압 발생부(100)의 제1 연산증폭기(11)는 기준 전압 발생기(미도시)에서 인가되는 제1 기준 전압(VREF)을 수신하는 비 반전 단자와 기준 피드백 전압(VFEED)을 수신하는 반전 단자를 가지고, 제1 기준 전압(VREF)과 기준 피드백 전압(VFEED)의 차이를 증폭하고 기준 증폭신호(VAO)를 발생시킨다.
제1 전압 조절부(12)는 기준 증폭신호(VAO)에 응답하여 제1 전압 분배부(115)에 전류를 공급한다. 제1 전압 조절부(12)는 제1 단자에 외부전압(V_EXT)이 인가되고, 제2 단자에 제1 전압 분배부(115)가 연결되며, 게이 트에 제1 연산증폭기(11)의 기준 증폭신호(VAO)가 인가되는 PMOS 트랜지스터(MP1)로 구성될 수 있다.
제1 전압 분배부(115)는 직렬로 연결된 복수개의 저항(R1~R5)으로 구성되어 있으며, 외부 전압(V_EXT)이 공급됨에 따라 PMOS 트랜지스터(MP1)의 드레인 단인 제1 노드(N1)와 접지 사이에 직렬로 접속되는 저항들(R1~R5)의 비에 따라 전압이 분배된다. 제1 전압 분배부(115)의 제1 노드(N1)에 발생되는 제2 기준 전압(VREFP)은 내부 전압 발생부(20)로 인가되고, 제1 전압 분배부(115)의 제2 노드(N2)에 발생되는 기준 피드백 전압(VFEED)은 제1 연산증폭기(11)의 반전단자에 인가된다.
레벨 제어부(105)는 복수개의 NMOS 트랜지스터(MN1, MN2), NOT 게이트(116), NOR 게이트(117)로 구성되어 있고, 제2 노드(N2)와 접지 사이에 직렬로 연결된 복수개의 저항(R2, R3)과 병렬로 연결되며, 외부에서 설정되는 모드별 제어신호(x16, x8)에 응답하여 피드백 전압(VFEED)을 높이거나 낮추게 된다.
이때, 모드별 제어신호(x16, x8)는 반도체 메모리 장치의 입출력 모드를 선택하는 제어신호로 반도체 메모리 장치에 한번에 입출력 할 수 있는 데이터 개수를 결정하는 제어신호이며, 모드별 제어신호(x16, x8)는 외부에서 설정될 수 있고, 내부에서 설정될 수도 있음은 당연하다.
상기 내부 전압 발생기의 동작을 설명하면 다음과 같다.
제1 전압 분배부(115)를 통해 분배된 제2 노드의 기준 피드백 전압(VFEED)이 제1 기준 전압(VREF)보다 낮으면 제1 연산증폭기(11)로부터는 로우 레벨의 증폭신호(VAO)가 발생된다.
그로 인해 PMOS 트랜지스터(MP1)는 턴-온 되어 외부로부터 인가되는 외부 전압(V_EXT)을 제 1 노드(N1)에 계속적으로 공급하고, 제1 노드의 제2 기준 전압(VREFP)과 제2 노드의 기준 피드백 전압(VFEED)은 상승하게 된다.
여기서, 제2 노드(N2)의 기준 피드백 전압(VFEED)은 레벨 제어부(105)에 의해서 제어되고, 외부에서 설정되는 모드별 제어신호(x16, x8)가 디세이블 상태라고 하면, 즉 x4 모드이면, NMOS 트랜지스터들(MN1, MN2)은 턴-오프 되고, 상승하던 제2 노드(N2)의 기준 피드백 전압(VFEED)이 제1 기준 전압(VREF)보다 높아지게 되었을 때, 제1 연산증폭기(11)에서는 하이 레벨의 기준 증폭신호(VAO)를 출력하게 되고, 기준 증폭신호(VAO)에 응답하여 PMOS 트랜지스터(MP1)은 턴-오프 되어, 제1 노드(N1)의 제2 기준 전압(VREFP)과 제2 노드(N2)의 기준 피드백 전압(VFEED)은 더 이상 증가하지 않고, 감소하기 시작한다. 그리고 감소하던 제2 노드(N2)의 기준 피드백 전압(VFEED)이 제1 기준 전압(VREF)보다 낮아지면 제1 연산증폭기(11)에서는 다시 로우 레벨의 기준 증폭신호(VAO)를 출력하게 되어 상기 동작을 반복하며 일정한 제2 기준 전압(VREFP)을 출력하게 된다.
또, 외부에서 설정되는 모드별 제어신호(x16)가 인에이블 상태라고 하면, 즉 x16 모드이면, NMOS 트랜지스터들(MN1, MN2)은 턴-온 되고, 상승하던 제2 노드(N2)의 기준 피드백 전압(VFEED)이 제1 기준 전압(VREF)보다 높아지게 되었을 때, 제1 연산증폭기(11)에서는 하이 레벨의 기준 증폭신호(VAO)를 출력하게 되고, 기준 증폭신호(VAO)에 응답하여 PMOS 트랜지스터(MP1)은 턴-오프 되어, 제1 노드(N1)의 제2 기준 전압(VREFP)과 제2 노드(N2)의 기준 피드백 전압(VFEED)은 더 이상 증가하 지 않고, 감소하기 시작한다. 제2 노드(N2)의 기준 피드백 전압(VFEED)은 NMOS 트랜지스터의 동작으로 상기 x4 모드의 전압보다 낮은 전압까지 상승하게 되고, 결과적으로 제1 노드(N1)의 제2 기준 전압(VREFP)은 상기 x4 모드의 전압보다 높은 레벨의 전압이 된다. 그리고 감소하던 제2 노드(N2)의 기준 피드백 전압(VFEED)이 제1 기준 전압(VREF)보다 낮아지면 제1 연산증폭기(11)에서는 다시 로우 레벨의 기준 증폭신호(VAO)를 출력하게 되며, 상기 동작을 반복하여 x4 모드의 제2 기준 전압(VREFP)보다 높고 일정한 제2 기준 전압(VREFP)을 출력하게 된다.
그리고, 외부에서 설정되는 모드별 제어신호(x8)가 인에이블 상태라고 하면, 즉 x8 모드이면, NMOS 트랜지스터(MN1)는 턴-오프 되고, NMOS 트랜지스터(MN2)는 턴-온 된다. 상승하던 제2 노드(N2)의 기준 피드백 전압(VFEED)이 제1 기준 전압(VREF)보다 높아지게 되었을 때, 제1 연산증폭기(11)에서는 하이 레벨의 기준 증폭신호(VAO)를 출력하게 되고, 기준 증폭신호(VAO)에 응답하여 PMOS 트랜지스터(MP1)은 턴-오프 되어, 제1 노드(N1)의 제2 기준 전압(VREFP)과 제2 노드(N2)의 기준 피드백 전압(VFEED)은 더 이상 증가하지 않고, 감소하기 시작한다. 제2 노드(N2)의 기준 피드백 전압(VFEED)은 NMOS 트랜지스터의 동작으로 상기 x4 모드의 전압보다 낮고 상기 x16 모드의 전압보다는 높은 전압까지 상승하게 되고, 결과적으로 제1 노드(N1)의 제2 기준 전압(VREFP)은 상기 x4 모드의 전압보다 높고 상기 x16 모드의 전압보다는 낮은 레벨의 전압이 된다. 그리고 감소하던 제2 노드(N2)의 기준 피드백 전압(VFEED)이 제1 기준 전압(VREF)보다 낮아지면 제1 연산증폭기(11)에서는 다시 로우 레벨의 기준 증폭신호(VAO)를 출력하게 되며, 상기 동작을 반복 하여 x4 모드의 제2 기준 전압(VREFP)보다 높고 x16 모드의 제2 기준 전압(VREFP)보다는 낮으며 일정한 제2 기준 전압(VREFP)을 출력하게 된다.
도3은 본 발명의 제1 실시 예에 따른 내부 전압 발생기를 나타내는 도면으로서, 기준 전압 발생부(200)와 내부 전압 발생부(20)로 구성되어 있고, 기준 전압 발생부(200)는 제1 연산증폭기(11), 제1 전압 조절부(12), 제1 전압 분배부(115), 레벨 제어부(205)로 구성되어 있다.
도3의 본 발명의 제2 실시 예에 따른 내부 전압 발생기의 구성과 동작을 설명하면 다음과 같다.
이때, 도2와 동일한 구성 및 동작을 수행하는 구성요소인 기준 전압 발생부(200)의 제1 연산증폭기(11), 제1 전압 조절부(12), 제1 전압 분배부(115)는 동일한 번호를 부여하고 이에 대한 설명은 생략하도록 한다.
레벨 제어부(205)는 복수개의 PMOS 트랜지스터(MP2, MP3), NOT 게이트(216), NOR 게이트(217)로 구성되어 있고, 제1 노드(N1)와 제2 노드(N2) 사이에 직렬로 연결된 복수개의 저항(R2, R3)과 병렬로 연결되며, 모드별 제어신호(x16, x8)에 응답하여 기준 피드백 전압(VFEED)을 높이거나 낮추게 된다.
레벨 제어부(205)는 모드별 제어신호(x16, x8)에 따라 PMOS 트랜지스터(MP2, MP3)를 제어하여, 제2 노드(N2)의 기준 피드백 전압(VFEED)을 제어하게 된다.
모드별 제어신호(x16, x8)가 디세이블 상태라고 하면, 즉 x4 모드이면, PMOS 트랜지스터들(MP2, MP3)이 턴-온 되고, 제2 노드(N2)의 기준 피드백 전압(VFEED)에는 제1 노드(N1)의 제2 기준 전압(VREFP)에서 저항(R1)에 걸리는 전압만큼 강하된 전압이 나타난다. 이 때, PMOS 트랜지스터들(MP2, MP3)에 걸리는 전압은 무시한다.
또, 모드별 제어신호(x16)가 인에이블 상태라고 하면, 즉 x16 모드이면, PMOS 트랜지스터들(MP2, MP3)이 턴-오프 되고, 제2 노드(N2)의 기준 피드백 전압(VFEED)에는 제1 노드(N1)의 제2 기준 전압(VREFP)에서 저항들(R1, R2, R3)에 걸리는 전압만큼 강하된 전압이 나타난다. 따라서, 제2 노드(N2)의 기준 피드백 전압(VFEED)은 상기 x4 모드의 기준 피드백 전압(VFEED)보다 낮은 전압이 된다.
그리고, 모드별 제어신호(x8)가 인에이블 상태라고 하면, 즉 x8 모드이면, PMOS 트랜지스터(MP2)는 턴-온 되고, PMOS 트랜지스터(MP3)는 턴-오프 되며, 제2 노드(N2)의 기준 피드백 전압(VFEED)에는 제1 노드(N1)의 제2 기준 전압(VREFP)에서 저항들(R1, R2)에 걸리는 전압만큼 강하된 전압이 나타난다. 따라서, 제2 노드(N2)의 기준 피드백 전압(VFEED)은 상기 x4 모드의 피드백 전압(VFEED)보다 낮고 상기 x16 모드의 피드백 전압(VFEED)보다는 높은 전압이 된다.
도4는 본 발명의 내부 전압 발생기의 내부 전압 발생부를 나타낸 도면으로서, 제2 연산증폭기(21), 제2 전압 조절부(22), 제2 전압 분배부(23)로 구성되어 있다.
도3을 참고하여 도4의 내부 전압 발생기의 내부 전압 발생부(20)의 구성과 동작을 설명하면 다음과 같다.
내부 전압 발생부(20)의 제2 연산증폭기(21)는 제2 기준 전압(VREFP)을 수신하는 반전 단자와 내부 피드백 전압(VFEED_I)을 수신하는 비 반전 단자를 가지고, 제2 기준 전압(VREFP)과 내부 피드백 전압(VFEED_I)의 차이를 증폭하고 내부 증폭 신호(VAO_I)를 발생시킨다.
제2 전압 조절부(22)는 내부 증폭신호(VAO_I)에 응답하여 제2 전압 분배부(23)에 전류를 공급한다. 제2 전압 조절부(22)는 제1 단자에 외부 전압(V_EXT)이 인가되고, 제2 단자에 제2 전압 분배부(13)와 캐패시터(C1)가 연결되며, 게이트에 제2 연산증폭기(21)의 내부 증폭신호(VAO_I)가 인가되는 PMOS 트랜지스터(MP2)로 구성될 수 있다.
제2 전압 분배부(23)는 직렬로 연결된 복수개의 저항(R4, R5)으로 구성되어 있으며, 외부 전압(V_EXT)이 공급됨에 따라 PMOS 트랜지스터(MP2)의 드레인 단인 제3 노드(N3)와 접지 사이에 직렬로 접속되는 저항들(R4, R5)의 비에 따라 전압이 분배된다. 제2 전압 분배부(23)의 제3 노드(N3)에 발생되는 전압은 내부전압(VINT)으로 출력하고, 제2 전압 분배부(23)의 제4 노드(N4)에 발생되는 내부 피드백 전압(VFEED_I)은 제2 연산증폭기(21)의 반전단자에 인가된다.
내부 전압 발생부의 동작을 설명하면 다음과 같다.
제2 연산증폭기(21)는 제3 노드(N3)의 내부 전압(VINT)을 저항들(R4, R5)에 의해 분배시켜 발생된 내부 피드백 전압(VFEED_I)과 제2 기준 전압(VREFP)의 차이를 증폭하게 되는데, 내부 피드백 전압(VFEED_I)이 제2 기준 전압(VREFP)보다 낮으면 제2 연산증폭기(21)의 출력은 로우 레벨이 되고, 내부 피드백 전압(VFEED_I)이 제2 기준 전압(VREFP)보다 높으면 제2 연산증폭기(21)의 출력은 하이 레벨이 된다.
제2 연산증폭기(21)의 출력이 로우 레벨이면, 제2 전압 조절부(22)의 PMOS 트랜지스터(MP2)는 턴-온 되어 외부 전압(V_EXT)에 대응되는 내부 전압(VINT)이 발 생한다. 제2 연산증폭기(21)의 출력이 하이 레벨이면, 제2 전압 조절부(22)의 PMOS 트랜지스터(MP2)는 턴-오프 되어 외부 전압(V_EXT)은 내부 전압(VINT)으로 공급되지 않는다. 이때, 커패시터(C1)에 저장된 전압 레벨로 내부 전압(VINT)의 레벨이 유지된다.
따라서, 출력되는 내부 전압(VINT)은 일정한 전압 레벨을 유지하게 되는데, 이는 제2 기준 전압(VREFP)과 내부 피드백 전압(VFEED_I)의 전압 차에 의해 출력되는 제2 연산증폭기의 출력에 따라 PMOS 트랜지스터(MP2)가 턴-온 동작과 턴-오프 동작을 함으로 유지된다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 반도체 메모리 장치의 내부 전압 발생기를 나타내는 도면이다.
도 2는 본 발명의 제1 실시 예에 따른 반도체 메모리 장치의 내부 전압 발생기를 나타내는 도면이다.
도 3은 본 발명의 제2 실시 예에 따른 반도체 메모리 장치의 내부 전압 발생기를 나타내는 도면이다.
도 4는 본 발명의 내부 전압 발생기의 내부 전압 발생부를 나타내는 도면이다.

Claims (4)

  1. 외부에서 인가되는 제1 기준 전압과 피드백 되는 제1 전압 간의 차 값을 증폭하는 제1 연산증폭기;
    상기 제1 연산증폭기의 값에 따라 제2 기준 전압의 레벨을 조절하는 제1 전압 조절부;
    상기 제2 기준 전압을 저항비로 분압하여 상기 제1 전압을 출력하는 제1 전압 분배부;
    입출력이 가능한 데이터 개수를 설정하는 복수개의 제어신호에 응답하여 상기 저항비를 제어하는 레벨 제어부;
    상기 제2 기준 전압에 응답하여 내부전압을 출력하는 내부 전압 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생기.
  2. 제1항에 있어서, 상기 제1 전압 분배부는
    상기 제2 기준 전압과 접지 사이에 연결되는 복수개의 분압저항을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생기.
  3. 제2항에 있어서, 상기 레벨 제어부는
    제1 단과 제2 단이 상기 복수개의 분압저항 중 제1 분압저항에 병렬로 연결되고, 상기 복수개의 제어신호 중 제1 제어신호가 게이트에 인가되는 제1 트랜지스 터;
    상기 제1 제어신호와 상기 복수개의 제어신호 중 제2 제어신호를 입력으로 하여 반전 논리합 연산을 하는 제1 논리게이트;
    상기 제1 논리게이트의 출력을 반전시키는 제1 반전게이트;
    제1단과 제2 단이 상기 복수개의 분압저항 중 제2 분압저항에 병렬로 연결되고, 상기 제1 반전게이트의 출력이 게이트에 인가되는 제2 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생기.
  4. 제1항에 있어서, 상기 내부 전압 발생부는
    상기 제2 기준 전압과 피드백 되는 제2 전압 간의 차 값을 증폭하여 출력하는 제2 연산증폭기;
    상기 제2 연산증폭기의 차동증폭 값에 따라 출력되는 내부 전압의 레벨을 조절하는 제2 전압 조절부;
    상기 내부 전압을 저항비로 분압하여 상기 제2 연산증폭기로 피드백 되는 상기 제2 전압을 출력하는 제2 전압 분배부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생기.
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* Cited by examiner, † Cited by third party
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KR101005122B1 (ko) * 2009-04-17 2011-01-04 주식회사 하이닉스반도체 반도체 장치의 내부 전압 발생 장치
US10007287B2 (en) 2015-07-31 2018-06-26 SK Hynix Inc. Voltage generation circuit

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