JP2004310990A - 基準電圧の発生回路及び内部電圧の発生回路 - Google Patents

Abstract

【課題】 内部電圧の電圧レベルを制御する基準電圧の発生回路及び内部電圧の発生回路を提供する。
【解決手段】 分配部、クランピング制御部及び制御部を備えることを特徴とする基準電圧の発生回路である。分配部は外部電圧に応じて外部電圧の電圧レベルより低い電圧レベルを有し、動作モードにより電圧レベルが変動される基準電圧を出力端子を介して出力する。クランピング制御部は出力端子と接地電圧端子間に連結され、基準電圧の電圧レベルより低い電圧レベルを有する制御電圧に応じて基準電圧の電圧レベルを一定のレベルにクランピングする。制御部は第１及び第２動作モード信号に応じて前記基準電圧の電圧レベルを上げ下げする。制御部は第１制御トランジスタ及び第２制御トランジスタを備えることを特徴とする。
【選択図】 図１

Description

本発明は半導体メモリ装置に係り、特に半導体メモリ装置の動作モードにより半導体メモリ装置で使われる内部電圧の電圧レベルを変動させる基準電圧の発生回路及び内部電圧の発生回路に関する。

最近、半導体メモリ装置の製造技術の極微細化及び高集積化が一層進む傾向にある。このような傾向に照らすと、半導体メモリ装置の消費電力は少なければ少ないほど望ましい。消費電力を減少させるためには、半導体メモリ装置に印加される電源電圧を低下させなければならない。
従って、一般に５Ｖの電源電圧を使用している外部回路から、３．３Ｖ程度の低い電源電圧を使用する半導体メモリ装置の内部回路に電源電圧を供給するために、半導体メモリ装置は内部電圧の発生回路を備える。
内部電圧の発生回路は、基準電圧の発生回路から発生する基準電圧に応じて内部電圧を発生する。

半導体メモリ装置は動作する周波数範囲により動作モードが分けられる。動作モードをＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）レーテンシ（以下、「ＣＬ」という）と関連して説明する。
ＣＬは読込み命令が入力された後でデータが出力されるのにかかる時間を意味する。すなわち、クロック信号の一定の時点から読込み命令が入力された後、クロック信号の２サイクル後にデータが出力されるならば、その時の動作モードをＣＬ２という。

クロック信号の一定の時点から読込み命令が入力された後、クロック信号の３サイクル後にデータが出力されるならば、その時の動作モードをＣＬ３という。同様に、クロック信号の一定の時点から読込み命令が入力された後、クロック信号の２サイクル半後にデータが出力されるならば、その時の動作モードをＣＬ２．５という。
半導体メモリ装置の動作周波数範囲が１００ＭＨｚ〜１３３ＭＨｚ程度ならば、半導体メモリ装置はＣＬ２で動作される。半導体メモリ装置の動作周波数範囲が１３３ＭＨｚ〜１６６ＭＨｚ程度ならば、半導体メモリ装置はＣＬ２．５で動作される。半導体メモリ装置の動作周波数範囲が１６６ＭＨｚ〜２００ＭＨｚ程度ならば、半導体メモリ装置はＣＬ３で動作される。

ところで、従来の半導体メモリ装置では動作モード、すなわちＣＬに関係なく一定の内部電圧レベルが保持される。従って、比較的低い周波数範囲の動作モードでは、電力消耗が不必要に増加するという問題点がある。
そして、消費電力を減らすために半導体メモリ装置の内部電圧レベルを低くすると、高い動作周波数範囲の動作モードで動作特性が悪くなるという問題点がある。
言い換えれば、特定の動作モードで半導体メモリ装置の動作特性を向上させるために内部電圧レベルを調節すると、他の動作モードでは不必要に消費電力が増加するという問題点がある。

本発明が解決しようとする技術的課題は、動作モードに応じて半導体メモリ装置の内部電圧レベルを調節できる基準電圧の発生回路を提供することにある。
本発明が解決しようとする他の技術的課題は、動作モードに応じて半導体メモリ装置の内部電圧レベルを調節できる内部電圧の発生回路を提供するところにある。

前記技術的課題を達成するための本発明の実施例による基準電圧の発生回路は、分配部、クランピング制御部及び制御部を備えることを特徴とする。
分配部は外部電源電圧に応じて前記外部電源電圧の電圧レベルより低い電圧レベルを有し、動作モードに応じて電圧レベルが変動される基準電圧を出力端子を介して出力する。
クランピング制御部は前記出力端子と接地電圧端子間に連結され、前記基準電圧の電圧レベルより低い電圧レベルを有する制御電圧に応じて前記基準電圧の電圧レベルを一定のレベルにクランピングする。
制御部は第１及び第２動作モード信号に応じて前記基準電圧の電圧レベルを上げ下げする。

前記分配部は第１抵抗、第２抵抗及び第１乃至第４トランジスタを備える。第１抵抗は前記外部電源電圧端子と前記出力端子間に連結される。第２抵抗は前記出力端子と前記制御電圧が発生する第１ノード間に連結される。
第１乃至第４トランジスタは前記第１ノードと前記接地電圧端子間に電流チャンネルが直列に形成されるように連結される。前記第１乃至第３トランジスタのゲートは前記出力端子に連結され、前記第４トランジスタのゲートには前記外部電源電圧が印加されることを特徴とする。
前記第１乃至第４トランジスタはＮＭＯＳトランジスタであることを特徴とする。前記第１乃至第４トランジスタの幅と長さとの比を調節し、前記基準電圧の電圧レベルを調節することを特徴とする。

前記制御部は第１制御トランジスタ及び第２制御トランジスタを備えることを特徴とする。第１制御トランジスタは前記第１動作モード信号に応じてターンオン／ターンオフされ、前記基準電圧レベルを上げ下げする。第２制御トランジスタは前記第２動作モード信号に応じてターンオン／ターンオフされ、前記基準電圧レベルを上げ下げする。
前記第１制御トランジスタは前記第１トランジスタのソースとドレインとにそれぞれソースとドレインとが連結され、前記第１動作モード信号がゲートに印加されるＮＭＯＳトランジスタであることを特徴とする。

前記第２制御トランジスタは前記第３トランジスタのソースとドレインとにそれぞれソースとドレインとが連結され、前記第２動作モード信号がゲートに印加されるＮＭＯＳトランジスタであることを特徴とする。
前記クランピング制御部は第１端が前記出力端子に連結され、第２端が前記接地電圧端子に連結され、ゲートに前記制御電圧が印加されるＰＭＯＳトランジスタであることを特徴とする。前記第１及び第２動作モード信号はＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）信号であることを特徴とする。

前記基準電圧の発生回路は、低い動作周波数範囲では第１動作モード信号と第２動作モード信号とは第１レベルで発生し、高い動作周波数範囲では第１動作モード信号と第２動作モード信号とは第２レベルで発生し、中間動作周波数範囲では第１動作モード信号と第２動作モード信号のうちいずれか一方は第１レベルで発生して他方は第２レベルで発生することを特徴とする。

前記他の技術的課題を達成するための本発明の実施例による内部電圧の発生回路は差動増幅部、分配部及び制御部を備える。
差動増幅部は基準電圧の電圧レベルと内部電圧の電圧レベルとを比較し、比較結果に応じて制御信号を発して、前記内部電圧の電圧レベルを制御する。
分配部は前記制御信号に応じて前記内部電圧の電圧レベルを上げ下げし、前記内部電圧の電圧レベルが一定のレベルに保持されるように制御する。制御部は第１及び第２動作モード信号に応じて前記内部電圧の電圧レベルを上げ下げする。

前記分配部は第１乃至第３分配トランジスタを備える。第１分配トランジスタは前記外部電源電圧に第１端が連結され、ゲートに前記制御信号が印加される。第２分配トランジスタは前記第１分配トランジスタの第２端に第１端が連結され、ゲートに前記制御信号が印加される。
第３分配トランジスタは前記第２分配トランジスタの第２端に第１端が連結され、ゲートに前記制御信号が印加され、第２端が前記内部電圧端子に連結される。

前記制御部は前記第１動作モード信号に応じてターンオン／ターンオフされ、前記内部電圧レベルを上げ下げする第１制御トランジスタ及び前記第２動作モード信号に応じてターンオン／ターンオフされ、前記内部電圧レベルを上げ下げする第２制御トランジスタを備える。
前記他の技術的課題を達成するための本発明の実施例による内部電圧の発生回路は電圧レベル検出部及び昇圧部を備える。

電圧レベル検出部は第１動作モード信号及び第２動作モード信号に応じて第１電圧の電圧レベルを決定し、前記第１電圧の電圧レベルと第２電圧の電圧レベルとを比較して外部電源電圧の電圧レベルより高い電圧レベルを有する内部電圧の電圧レベルを制御する。
昇圧部は前記第１電圧の電圧レベルと第２電圧の電圧レベルとの比較結果に応じて発生する制御信号に応じて前記内部電圧の電圧レベルを上げ下げする。
前記電圧レベル検出部は制御部及び差動増幅部を備える。

制御部は基準電圧を受信して前記第１動作モード信号及び前記第２動作モード信号に応じて前記第１電圧の電圧レベルを決定する。差動増幅部は前記第１電圧の電圧レベルが前記第２電圧の電圧レベルより高ければ、前記制御信号を第１レベルで発生し、前記第１電圧の電圧レベルが前記第２電圧の電圧レベルより低ければ、前記制御信号を第２レベルで発生する。
前記制御部は前記基準電圧端子と接地電圧端子間に直列に連結される第１乃至第４抵抗、第１制御トランジスタ及び第２制御トランジスタを備える。

第１制御トランジスタは前記第１抵抗と第２抵抗との間に第１端が連結され、ゲートに前記第１動作モード信号が印加され、前記第２抵抗と前記第３抵抗との間の第１ノードに第２端が連結される。
第２制御トランジスタは前記第３抵抗と第４抵抗との間に第１端が連結され、ゲートに前記第２動作モード信号が印加され、前記第４抵抗と前記接地電圧端子との間に第２端が連結される。
前記第１電圧は前記第１ノードの電圧レベルである。前記第２電圧の電圧レベルは前記内部電圧の電圧レベルに比例する。

本発明による基準電圧の発生回路及び内部電圧の発生回路は半導体メモリ装置の動作モードにより内部電圧の電圧レベルを調節することにより、特定の動作モードで半導体メモリ装置の動作特性を向上させると共に、他の動作モードでの消費電力の増加を抑制する効果がある。

本発明と本発明の動作上の利点及び本発明の実施により達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に付された同一の参照符号は同一の部材を示す。

図１は本発明の実施例による基準電圧の発生回路の回路図である。
図１を参照すれば、本発明の実施例による基準電圧の発生回路１００は分配部１１０、クランピング制御部１３０及び制御部１２０を備える。
分配部１１０は外部電源電圧ＥＶＣに応じて外部電源電圧ＥＶＣの電圧レベルより低い電圧レベルを有し、動作モードにより電圧レベルが変動される基準電圧ＶＲＥＦを出力端子ＮＯＵＴを介して出力する。
さらに説明すれば、分配部１１０は第１抵抗Ｒ１、第２抵抗Ｒ２及び第１乃至第４トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４を備える。

第１抵抗Ｒ１は外部電源電圧ＥＶＣ端子と出力端子ＮＯＵＴとの間に連結される。第２抵抗Ｒ２は出力端子ＮＯＵＴと制御電圧Ｖ１が発生する第１ノードＮ１との間に連結される。
第１乃至第４トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４は第１ノードＮ１と接地電圧ＶＳＳ端子との間に電流チャンネルが直列に形成されるように連結される。第１乃至第３トランジスタＴＲ１，ＴＲ２，ＴＲ３のゲートは出力端子ＮＯＵＴに連結され、第４トランジスタＴＲ４のゲートには外部電源電圧ＥＶＣが印加される。
第１乃至第４トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４はＮＭＯＳトランジスタである。第１乃至第４トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４の幅と長さとの比を調節して基準電圧ＶＲＥＦの電圧レベルを調節できる。

クランピング制御部１３０は出力端子ＮＯＵＴと接地電圧ＶＳＳ端子間に連結され、基準電圧ＶＲＥＦの電圧レベルより低い電圧レベルを有する制御電圧Ｖ１に応じて基準電圧ＶＲＥＦの電圧レベルを一定のレベルにクランピングする。
さらに説明すれば、クランピング制御部１３０は、第１端が出力端子ＮＯＵＴに連結されて第２端が接地電圧ＶＳＳ端子に連結されてゲートに制御電圧Ｖ１が印加されるＰＭＯＳトランジスタである。

制御部１２０は第１及び第２動作モード信号ＭＯＤＥ１，２に応じて基準電圧ＶＲＥＦの電圧レベルを上げ下げする。制御部１２０は第１制御トランジスタＣＴＲ１及び第２制御トランジスタＣＴＲ２を備える。
第１制御トランジスタＣＴＲ１は第１動作モード信号ＭＯＤＥ１に応じてターンオン／ターンオフされて基準電圧ＶＲＥＦレベルを上げ下げする。第２制御トランジスタＣＴＲ２は第２動作モード信号ＭＯＤＥ２に応じてターンオン／ターンオフされて基準電圧ＶＲＥＦレベルを上げ下げする。

第１制御トランジスタＣＴＲ１は、第１トランジスタＴＲ１のソースとドレインとにそれぞれソースとドレインとが連結され、第１動作モード信号ＭＯＤＥ１がゲートに印加されるＮＭＯＳトランジスタである。
第２制御トランジスタＣＴＲ２は、第３トランジスタＴＲ３のソースとドレインとにそれぞれソースとドレインとが連結され、第２動作モード信号ＭＯＤＥ２がゲートに印加されるＮＭＯＳトランジスタである。第１及び第２動作モード信号ＭＯＤＥ１，２はＭＲＳ信号である。

基準電圧の発生回路１００は低い動作周波数範囲では、第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２とは第１レベルで発生し、高い動作周波数範囲では、第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２とは第２レベルで発生し、中間動作周波数範囲では、第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２のうちいずれか一方は第１レベルで発生して他方は第２レベルで発生する。

以下、図１を参照して本発明の実施例による基準電圧の発生回路の動作を詳細に説明する。
分配部１１０は外部電源電圧ＥＶＣに応じて出力端子ＮＯＵＴを介して基準電圧ＶＲＥＦを発生する。基準電圧ＶＲＥＦは外部電源電圧ＥＶＣの電圧レベルより低い電圧レベルを有し、動作モードにより電圧レベルが変動される。
分配部１１０は第１抵抗Ｒ１、第２抵抗Ｒ２及び第１乃至第４トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４を備える。第１乃至第４トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４はＮＭＯＳトランジスタである。

第１抵抗Ｒ１は外部電源電圧ＥＶＣ端子と出力端子ＮＯＵＴとの間に連結される。第２抵抗Ｒ２は出力端子ＮＯＵＴと制御電圧Ｖ１が発生する第１ノードＮ１との間に連結される。
第１乃至第４トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４は第１ノードＮ１と接地電圧ＶＳＳ端子との間に直列に連結される。従って、電流チャンネルが直列に形成される。
そして、第１乃至第３トランジスタＴＲ１，ＴＲ２，ＴＲ３のゲートは前記出力端子ＮＯＵＴに連結され、第４トランジスタＴＲ４のゲートには外部電源電圧ＥＶＣが印加される。

外部電源電圧ＥＶＣが印加されて一定の電圧レベルに到達すれば、第４トランジスタＴＲ４はターンオンされる。それにより、分配部１１０には第１抵抗Ｒ１が連結されている外部電源電圧ＥＶＣ端子から接地電圧ＶＳＳ端子まで電流が流れる。
すなわち、第４トランジスタＴＲ４は分配部１１０を動作させるスイッチの機能を果たす。

第１乃至第３トランジスタＴＲ１，ＴＲ２，ＴＲ３は抵抗の役割を果たす。従って、電圧分配の原理により出力端子ＮＯＵＴには一定のレベルの電圧が発生し、その電圧が基準電圧ＶＲＥＦとなる。
第１乃至第４トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４の幅と長さとの比を調節して基準電圧ＶＲＥＦの電圧レベルを調節できる。

クランピング制御部１３０は出力端子ＮＯＵＴと接地電圧ＶＳＳ端子との間に連結され、基準電圧ＶＲＥＦの電圧レベルより低い電圧レベルを有する制御電圧Ｖ１に応じて基準電圧ＶＲＥＦの電圧レベルを一定のレベルにクランピングする。制御電圧Ｖ１は第１乃至第４トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４に応じて発生する電圧である。
クランピング制御部１３０は第１端が出力端子ＮＯＵＴに連結され、第２端が接地電圧ＶＳＳ端子に連結され、ゲートに制御電圧Ｖ１が印加されるＰＭＯＳトランジスタである。

外部電源電圧ＥＶＣのレベルが高く、一定のレベルに保持されていれば、基準電圧ＶＲＥＦの電圧レベルも一定のレベルに保持される。
基準電圧ＶＲＥＦのレベルが突然に上昇すると、制御電圧Ｖ１が印加されるクランピング制御部１３０のゲートと基準電圧ＶＲＥＦが印加されるクランピング制御部１３０のソースとの間の電圧レベルの差がさらに大きくなる。
その結果、ＰＭＯＳトランジスタＭＰがターンオンされる程度がさらに大きくなり、ＰＭＯＳトランジスタＭＰのソースからドレインに流れる電流がさらに増加する。従って、基準電圧ＶＲＥＦの電圧レベルが下降する。

反対に、基準電圧ＶＲＥＦのレベルが突然に下降すると、制御電圧Ｖ１が印加されるクランピング制御部１３０のゲートと基準電圧ＶＲＥＦが印加されるクランピング制御部１３０のソースとの間の電圧レベルの差がさらに小さくなる。
その結果、ＰＭＯＳトランジスタＭＰがターンオンされる程度が小さくなり、ＰＭＯＳトランジスタＭＰのソースからドレインに流れる電流がさらに減少する。従って、基準電圧ＶＲＥＦの電圧レベルが上昇する。
このように、クランピング制御部１３０は基準電圧ＶＲＥＦの電圧レベルを一定の電圧レベルに保持する機能を果たす。

制御部１２０は第１及び第２動作モード信号ＭＯＤＥ１，２に応じて基準電圧ＶＲＥＦの電圧レベルを上げ下げする。制御部１２０は第１制御トランジスタＣＴＲ１及び第２制御トランジスタＣＴＲ２を備える。
第１制御トランジスタＣＴＲ１は、分配部１１０の第１トランジスタＴＲ１のソースとドレインとにそれぞれソースとドレインとが連結され、第１動作モード信号ＭＯＤＥ１がゲートに印加されるＮＭＯＳトランジスタである。
第２制御トランジスタＣＴＲ２は、分配部１１０の第３トランジスタＴＲ３のソースとドレインとにそれぞれソースとドレインとが連結され、第２動作モード信号ＭＯＤＥ２がゲートに印加されるＮＭＯＳトランジスタである。

半導体メモリ装置の動作モードを動作周波数範囲によりＣＬ２、ＣＬ２．５、ＣＬ３の３種に分類するならば、本発明の基準電圧の発生回路１００はＣＬ２モードで基準電圧ＶＲＥＦを最も低いレベルで発生し、ＣＬ２．５モードで基準電圧ＶＲＥＦを中間レベルで発生し、ＣＬ３モードで基準電圧ＶＲＥＦを最も高いレベルで発生する。
このために、ＣＬ２モードでは第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２とは第１レベルで発生する。ＣＬ２．５モードでは第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２のうちいずれか一方は第１レベルで発生して他方は第２レベルで発生する。

ＣＬ３モードでは第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２とは第２レベルで発生する。ここで、第１レベルは説明の便宜のためにハイレバルとし、第２レベルはローレベルとする。
しかし、当業者には第１レベルと第２レベルの定義が反対になりうるということは自明である。
第１及び第２動作モード信号ＭＯＤＥ１，２はＭＲＳ信号である。

半導体メモリ装置がＣＬ２．５モードで動作すると、第１制御トランジスタＣＴＲ１及び第２制御トランジスタＣＴＲ２のうちいずれか一方はターンオンされ、他方はターンオフされる。第１制御トランジスタＣＴＲ１がターンオンされると仮定する。
それにより、分配部１１０を流れる電流は第１トランジスタＴＲ１の代わりに第１制御トランジスタＣＴＲ１を介して第２トランジスタＴＲ２に流れる。従って、基準電圧ＶＲＥＦの電圧レベルを決定する抵抗の機能を果たす素子は第２抵抗Ｒ２、第２トランジスタＴＲ２、第３及び第４トランジスタＴＲ３，ＴＲ４となる。
この時の基準電圧ＶＲＥＦのレベルは図２にＶＲＥＦ＿Ｍと表示されている。

図２は図１の基準電圧の発生回路から出力される基準電圧のレベルを示した図面である。
半導体メモリ装置がＣＬ２モードで動作すると、第１制御トランジスタＣＴＲ１及び第２制御トランジスタＣＴＲ２はいずれもターンオンされる。第１動作モード信号ＭＯＤＥ１及び第２動作モード信号ＭＯＤＥ２がいずれもハイレバルに発生するためである。
その結果、分配部１１０を流れる電流は第１トランジスタＴＲ１の代わりに第１制御トランジスタＣＴＲ１を介して第２トランジスタＴＲ２に流れる。そして、第３トランジスタＴＲの３代わりに第２制御トランジスタＣＴＲ２を介して第４トランジスタＴＲ４に流れる。
従って、基準電圧ＶＲＥＦの電圧レベルを決定する抵抗の機能を果たす素子は第２抵抗Ｒ２、第２トランジスタＴＲ２及び第４トランジスタＴＲ４となる。抵抗素子の数がＣＬ２．５モードである時よりも減ったため、基準電圧ＶＲＥＦの電圧レベルも低くなる。
この時の基準電圧ＶＲＥＦのレベルは図２でＶＲＥＦ＿Ｌと表示されている。

半導体メモリ装置がＣＬ３モードで動作すると、第１制御トランジスタＣＴＲ１及び第２制御トランジスタＣＴＲ２はいずれもターンオフされる。第１動作モード信号ＭＯＤＥ１及び第２動作モード信号ＭＯＤＥ２がいずれもローレベルで発生するためである。
その結果、分配部１１０を流れる電流は第１乃至第４トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４を介して接地電圧ＶＳＳ端子に流れる。従って、基準電圧ＶＲＥＦの電圧レベルを決定する抵抗の機能を果たす素子は第２抵抗Ｒ２、第１乃至第４トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４となる。

抵抗素子の数がＣＬ２．５モードである時より増えたので、基準電圧ＶＲＥＦの電圧レベルも上昇する。
この時の基準電圧ＶＲＥＦのレベルは図２でＶＲＥＦ＿Ｈと表示されている。
動作モードにより電圧レベルが変動される基準電圧ＶＲＥＦに応じて半導体メモリ装置内部の内部電圧の発生回路は内部電圧の電圧レベルを調節する。

図３は本発明の他の実施例による内部電圧の発生回路の回路図である。
差動増幅部３１０は基準電圧ＶＲＥＦの電圧レベルと内部電圧ＩＶＣの電圧レベルとを比較し、比較結果に応じて制御信号ＣＴＲＬＳを発生して内部電圧ＩＶＣの電圧レベルを制御する。
さらに説明すれば、差動増幅部３１０は第１乃至第５トランジスタＴＲ１〜ＴＲ５を備える。第１トランジスタＴＲ１は外部電源電圧ＥＶＣ端子に第１端が連結され、ゲートと第２端とが相互連結される。第２トランジスタＴＲ２は、外部電源電圧ＥＶＣ端子に第１端が連結され、第１トランジスタＴＲ１のゲートにゲートが連結され、第２端が制御信号ＣＴＲＬＳを出力する。

第３トランジスタＴＲ３は、第１トランジスタＴＲ１の第２端に第１端が連結され、ゲートに内部電圧ＩＶＣ端子が連結され、第２端が第１ノードＮ１に連結される。第４トランジスタＴＲ４は、第２トランジスタＴＲ２の第２端に第１端が連結され、ゲートに基準電圧ＶＲＥＦ端子が連結され、第２端が第１ノードＮ１に連結される。
第５トランジスタＴＲ５は第１ノードＮ１と接地電圧ＶＳＳ端子との間に連結され、ゲートにスイッチ信号ＳＷが印加される。差動増幅部３１０が動作するためにスイッチ信号ＳＷはハイレバルで入力されなければならない。

分配部３２０は制御信号ＣＴＲＬＳに応じて内部電圧ＩＶＣの電圧レベルを上げ下げして内部電圧ＩＶＣの電圧レベルが一定のレベルに保持されるように制御する。分配部３２０は第１乃至第３分配トランジスタＤＴＲ１，ＤＴＲ２，ＤＴＲ３を備える。
第１分配トランジスタＤＴＲ１は外部電源電圧ＥＶＣ端子に第１端が連結され、ゲートに制御信号ＣＴＲＬＳが印加される。第２分配トランジスタＤＴＲ２は第１分配トランジスタＤＴＲ１の第２端に第１端が連結され、ゲートに制御信号ＣＴＲＬＳが印加される。 第３分配トランジスタＤＴＲ３は第２分配トランジスタＤＴＲ２の第２端に第１端が連結され、ゲートに制御信号ＣＴＲＬＳが印加され、第２端が内部電圧ＩＶＣ端子に連結される。

基準電圧ＶＲＥＦの電圧レベルが内部電圧ＩＶＣの電圧レベルより高いと、差動増幅部３１０は制御信号ＣＴＲＬＳをローレベルに出力する。その結果、第１乃至第３分配トランジスタＤＴＲ１，ＤＴＲ２，ＤＴＲ３はいずれもターンオンされる。従って、内部電圧ＩＶＣの電圧レベルが上昇する。
反対に、基準電圧ＶＲＥＦの電圧レベルが内部電圧ＩＶＣの電圧レベルより低いと、差動増幅部３１０は制御信号ＣＴＲＬＳをハイレベルに出力する。それにより、第１乃至第３分配トランジスタＤＴＲ１，ＤＴＲ２，ＤＴＲ３はいずれもターンオフされる。従って、内部電圧ＩＶＣの電圧レベルが低下する。

第１乃至第３分配トランジスタＤＴＲ１，ＤＴＲ２，ＤＴＲ３の幅と長さとの比を調節して内部電圧ＩＶＣの電圧レベルを調節できる。
このように、差動増幅部３１０と分配部３２０とにより内部電圧ＩＶＣの電圧レベルを高くしたり低くしたり調節することが出来る。
また、第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２とを利用して内部電圧ＩＶＣの電圧レベルを動作モードにより制御できる。

制御部３３０は第１及び第２動作モード信号ＭＯＤＥ１，ＭＯＤＥ２に応じて内部電圧ＩＶＣの電圧レベルを上げ下げする。制御部３３０は第１制御トランジスタＣＴＲ１及び第２制御トランジスタＣＴＲ２を備える。
第１制御トランジスタＣＴＲ１は第１動作モード信号ＭＯＤＥ１に応じてターンオン／ターンオフされて内部電圧ＩＶＣの電圧レベルを上げ下げする。第２制御トランジスタＣＴＲ２は第２動作モード信号ＭＯＤＥ２に応じてターンオン／ターンオフされて内部電圧ＩＶＣの電圧レベルを上げ下げする。

第１制御トランジスタＣＴＲ１は、第２分配トランジスタＤＴＲ２の第１端と第２端とにそれぞれ第１端と第２端とが連結され、第１動作モード信号ＭＯＤＥ１がゲートに印加されるＰＭＯＳトランジスタである。また、第２制御トランジスタＣＴＲ２は、第３分配トランジスタＤＴＲ３の第１端と第２端とにそれぞれ第１端と第２端とが連結され、第２動作モード信号ＭＯＤＥ２がゲートに印加されるＰＭＯＳトランジスタである。
第１及び第２動作モード信号ＭＯＤＥ１，ＭＯＤＥ２はＭＲＳ信号である。

半導体メモリ装置の動作モードを動作周波数範囲によりＣＬ２、ＣＬ２．５、ＣＬ３の３種に分類するならば、本発明の実施例による内部電圧の発生回路３００はＣＬ２モードでは内部電圧ＩＶＣを最も低いレベルで発生し、ＣＬ２．５モードでは内部電圧ＩＶＣを中間レベルで発生し、ＣＬ３モードでは内部電圧ＩＶＣを最も高いレベルで発生する。
このために、ＣＬ２モードでは第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２とは第１レベルで発生する。ＣＬ２．５モードでは第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２のうちいずれか一方は第１レベルで発生し、他方は第２レベルで発生する。

ＣＬ３モードでは第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２とは第２レベルで発生する。ここで、説明の便宜のために第１レベルをハイレバルと設定し、第２レベルをローレベルと設定する。しかし、第１レベルをハイレバルと、第２レベルをローレベルと限定するものではない。
すなわち、ＣＬ３モードで第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２とがローレベルで発生すれば、第１及び第２制御トランジスタＣＴＲ１，ＣＴＲ２はいずれもターンオンされる。それにより、分配部３２０の外部電源電圧ＥＶＣから内部電圧ＩＶＣまでの電流パスの抵抗が低くなる。第１分配トランジスタＤＴＲ１だけが抵抗の役割を果たすためである。従って、分配部３２０の電流パスを流れる電流の量が増加して内部電圧ＩＶＣの電圧レベルは上昇する。

反対に、ＣＬ２モードで第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２とがハイレバルに発生すれば、第１及び第２制御トランジスタＣＴＲ１，ＣＴＲ２はどちらもターンオフされる。それにより、分配部３２０の外部電源電圧ＥＶＣから内部電圧ＩＶＣまでの電流パスの抵抗が高くなる。第１乃至第３分配トランジスタＤＴＲ１，ＤＴＲ２，ＤＴＲ３全てが抵抗の役割を果たすためである。従って、分配部３２０の電流パスを流れる電流の量が減少して内部電圧ＩＶＣの電圧レベルは低下する。

ＣＬ２．５モードで第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２のうちいずれか一つがハイレバルに発生し、他方がローレベルで発生すれば、第１制御トランジスタＣＴＲ１及び第２制御トランジスタＣＴＲ２のうち一つだけがターンオンされて残り一つはターンオフされる。
それにより、分配部３２０の電流パスの抵抗はＣＬ２モードとＣＬ３モードでの抵抗の中間値になる。従って、内部電圧ＩＶＣの電圧レベルもＣＬ２モードとＣＬ３モードでの内部電圧ＩＶＣの電圧レベルの中間レベルになる。

第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２とは動作モードにより制御される信号であるから、第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２とを制御して半導体メモリ装置の動作周波数により適切な内部電圧ＩＶＣの電圧レベルを発生できる。
また、図１の基準電圧の発生回路１００が、基準電圧ＶＲＥＦを受信するあらゆる内部電圧の発生回路の内部電圧レベルに影響を及ぼすのとは異なり、図３の内部電圧の発生回路３００は必要な内部電圧の発生回路の電圧レベルだけを制御できる長所がある。

図４は本発明のさらに他の実施例による内部電圧の発生回路の回路図である。
図４の内部電圧の発生回路４００は、外部電源電圧ＥＶＣの電圧レベルより高い電圧レベルを有する内部電圧ＩＶＣを発生する。このために電圧レベル検出部４１０は第１動作モード信号ＭＯＤＥ１及び第２動作モード信号ＭＯＤＥ２に応じて第１電圧Ｖ１の電圧レベルを決定し、第１電圧Ｖ１の電圧レベルと第２電圧Ｖ２の電圧レベルを比較して外部電源電圧ＥＶＣの電圧レベルより高い電圧レベルを有する内部電圧ＩＶＣの電圧レベルを制御する。

電圧レベル検出部４１０は制御部４２０と差動増幅部４３０とを備える。制御部４２０は基準電圧ＶＲＥＦを受信し、第１動作モード信号ＭＯＤＥ１及び第２動作モード信号ＭＯＤＥ２に応じて第１電圧Ｖ１の電圧レベルを決定する。
差動増幅部４３０は第１電圧Ｖ１の電圧レベルが第２電圧Ｖ２の電圧レベルより高ければ制御信号ＣＴＲＬＳを第１レベルで発生し、第１電圧Ｖ１の電圧レベルが第２電圧Ｖ２の電圧レベルより低ければ制御信号ＣＴＲＬＳを第２レベルで発生する。

制御部４２０は基準電圧ＶＲＥＦ端子と接地電圧ＶＳＳ端子との間に直列に連結される第１乃至第４抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４、第１制御トランジスタＣＴＲ１及び第２制御トランジスタＣＴＲ２を備える。
第１制御トランジスタＣＴＲ１は第１抵抗Ｒ１と第２抵抗Ｒ２との間に第１端が連結され、ゲートに第１動作モード信号ＭＯＤＥ１が印加され、第２抵抗Ｒ２と第３抵抗Ｒ３との間の第１ノードＮ１に第２端が連結される。
第２制御トランジスタＣＴＲ２は第３抵抗Ｒ３と第４抵抗Ｒ４との間に第１端が連結され、ゲートに第２動作モード信号ＭＯＤＥ２が印加され、第４抵抗Ｒ４と接地電圧ＶＳＳ端子との間に第２端が連結される。

第１電圧Ｖ１は第１ノードＮ１の電圧レベルである。第１乃至第４抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗比により第１電圧Ｖ１の電圧レベルが決定される。第２電圧Ｖ２の電圧レベルは内部電圧ＩＶＣの電圧レベルに比例する。
第１電圧Ｖ１の電圧レベルが第２電圧Ｖ２の電圧レベルより高いと、第４トランジスタＴＲ４が第３トランジスタＴＲ３より電流を流す程度がさらに少ないので、差動増幅部４３０は制御信号ＣＴＲＬＳを第１レベルに出力する。ここで、第１レベルはハイレバルを意味する。

昇圧部４４０はハイレバルの制御信号ＣＴＲＬＳに応じてターンオンされ、内部電圧ＩＶＣを外部電源電圧ＥＶＣより高い電圧レベルで発生する。
第１電圧Ｖ１の電圧レベルが第２電圧Ｖ２の電圧レベルより低いと、第４トランジスタＴＲ４が第３トランジスタＴＲ３より電流を流す程度がさらに大きいので、差動増幅部４３０は制御信号ＣＴＲＬＳを第２レベルに出力する。ここで、第２レベルはローレベルを意味する。

昇圧部４４０はローレベルの制御信号ＣＴＲＬＳに応じてターンオフされる。それにより、内部電圧ＩＶＣの電圧レベルは現在の電圧レベルを保持する。このような動作により、内部電圧ＩＶＣの電圧レベルは外部電源電圧ＥＶＣの電圧レベルより高いレベルに保持できる。
もし内部電圧ＩＶＣの電圧レベルが低くなれば、第２電圧Ｖ２の電圧レベルも低くなる。その結果、差動増幅部４３０は制御信号ＣＴＲＬＳをハイレベルに出力して内部電圧ＩＶＣの電圧レベルを上昇させる。反対に、内部電圧ＩＶＣの電圧レベルが上昇すれば、第２電圧Ｖ２の電圧レベルも上昇する。それにより、差動増幅部４３０は制御信号ＣＴＲＬＳをローレベルに出力して昇圧部４４０をターンオフさせ、内部電圧ＩＶＣの電圧レベルが上昇することを防止する。

このように動作する図４の内部電圧の発生回路４００でも、半導体メモリ装置の動作モードにより内部電圧ＩＶＣの電圧レベルを調整できる。すなわち、高い動作周波数範囲では内部電圧ＩＶＣの電圧レベルを上げ、低い動作周波数範囲では内部電圧ＩＶＣの電圧レベルを下げられる。
高い動作周波数範囲では第１動作モード信号ＭＯＤＥ１は第１レベルで発生し、第２動作モード信号ＭＯＤＥ２は第２レベルで発生する。ここで、第２レベルはローレベルであって第１レベルはハイレバルである。しかし、これに限定されるものではない。

第１及び第２動作モード信号ＭＯＤＥ１，ＭＯＤＥ２はＭＲＳ信号である。第１動作モード信号ＭＯＤＥ１が第１レベルで発生し、第２動作モード信号ＭＯＤＥ２が第２レベルで発生すれば、第１ノードＮ１の電圧レベル、第１電圧Ｖ１の電圧レベルは上昇する。
それにより、差動増幅部４３０は制御信号ＣＴＲＬＳをハイレベルに出力し、昇圧部４４０はターンオンされ、内部電圧ＩＶＣの電圧レベルを上昇させる。従って、高い動作周波数範囲で内部電圧ＩＶＣの電圧レベルを上昇させる。

反対に、低い動作周波数範囲で第１動作モード信号ＭＯＤＥ１は第２レベルで発生し、第２動作モード信号ＭＯＤＥ２は第１レベルで発生する。それにより、第１ノードＮ１の電圧レベル、第１電圧Ｖ１の電圧レベルは低下する。
従って、差動増幅部４３０は制御信号ＣＴＲＬＳをローレベルに出力し、昇圧部４４０はターンオフされる。従って、低い動作周波数範囲で内部電圧ＩＶＣの電圧レベルを低く保持できる。

第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２とは動作モードにより制御される信号であるから、第１動作モード信号ＭＯＤＥ１と第２動作モード信号ＭＯＤＥ２とを制御して半導体メモリ装置の動作周波数により適切な内部電圧ＩＶＣの電圧レベルを発生させられる。
また、図４の内部電圧の発生回路４００は内部電圧ＩＶＣの電圧レベルを外部電源電圧ＥＶＣの電圧レベルよりさらに高く保持できる長所がある。

以上のように、図面と明細書とで最適実施例が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。
従って、本技術分野の当業者ならばこれから多様な変形及び均等な他実施例が可能であるという点を理解するであろう。従って、本発明の真の技術的保護範囲は特許請求範囲の思想により決まるものである。

本発明は内部電圧の発生回路及び基準電圧の発生回路に係り、例えば内部電圧の発生回路と基準電圧の発生回路が利用される半導体メモリ装置の設計分野に利用できる。

本発明の実施例による基準電圧の発生回路の回路図である。 図１の基準電圧の発生回路から出力される基準電圧のレベルを示した図である。 本発明の他の実施例による内部電圧の発生回路の回路図である。 本発明のさらに他の実施例による内部電圧の発生回路の回路図である。

符号の説明

１００ 基準電圧の発生回路
１１０ 分配部
１２０ 制御部
１３０ クランピング制御部
ＣＴＲ１，２ 第１及び２制御トランジスタ
ＥＶＣ 外部電源電圧
ＭＯＤＥ１，２ 第１及び２動作モード信号
ＭＰ ＰＭＯＳトランジスタ
Ｎ１ 第１ノード
ＮＯＵＴ 出力端子
ＴＲ１〜４ 第１〜４トランジスタ
Ｖ１ 制御電圧
ＶＲＥＦ 基準電圧
ＶＳＳ 接地電圧

Claims (27)

1. 外部電源電圧に応じて前記外部電源電圧の電圧レベルより低い電圧レベルを有し、動作モードにより電圧レベルが変動される基準電圧を出力端子を介して出力する分配部と、
   前記出力端子と接地電圧端子間に連結され、前記基準電圧の電圧レベルより低い電圧レベルを有する制御電圧に応じて前記基準電圧の電圧レベルを一定のレベルにクランピングするクランピング制御部と、
   第１及び第２動作モード信号に応じて前記基準電圧の電圧レベルを上げ下げする制御部とを備えることを特徴とする基準電圧の発生回路。
2. 前記分配部は、
   外部電源電圧端子と前記出力端子との間に連結される第１抵抗と、
   前記出力端子と前記制御電圧が発生する第１ノードとの間に連結される第２抵抗と、
   前記第１ノードと前記接地電圧端子間に電流チャンネルが直列に形成されるように連結される第１乃至第４トランジスタとを備え、
   前記第１乃至第３トランジスタのゲートは前記出力端子に連結され、
   前記第４トランジスタのゲートには前記外部電源電圧が印加されることを特徴とする請求項１に記載の基準電圧の発生回路。
3. 前記第１乃至第４トランジスタは、
   ＮＭＯＳトランジスタであることを特徴とする請求項２に記載の基準電圧の発生回路。
4. 前記第１乃至第４トランジスタの幅と長さとの比を調節し、前記基準電圧の電圧レベルを調節することを特徴とする請求項２に記載の基準電圧の発生回路。
5. 前記制御部は、
   前記第１動作モード信号に応じてターンオン／ターンオフされ、前記基準電圧レベルを上げ下げする第１制御トランジスタと、
   前記第２動作モード信号に応じてターンオン／ターンオフされ、前記基準電圧レベルを上げ下げする第２制御トランジスタとを備えることを特徴とする請求項２に記載の基準電圧の発生回路。
6. 前記第１制御トランジスタは、
   前記第１トランジスタのソースとドレインとにそれぞれソースとドレインとが連結され、前記第１動作モード信号がゲートに印加されるＮＭＯＳトランジスタであることを特徴とする請求項５に記載の基準電圧の発生回路。
7. 前記第２制御トランジスタは、
   前記第３トランジスタのソースとドレインとにそれぞれソースとドレインとが連結され、前記第２動作モード信号がゲートに印加されるＮＭＯＳトランジスタであることを特徴とする請求項５に記載の基準電圧の発生回路。
8. 前記クランピング制御部は、
   第１端が前記出力端子に連結され、第２端が前記接地電圧端子に連結され、ゲートに前記制御電圧が印加されるＰＭＯＳトランジスタであることを特徴とする請求項１に記載の基準電圧の発生回路。
9. 前記第１及び第２動作モード信号は、
   モード・レジスタ・セット（ＭＲＳ）信号であることを特徴とする請求項１に記載の基準電圧の発生回路。
10. 低い動作周波数範囲では第１動作モード信号と第２動作モード信号とは第１レベルで発生し、
    高い動作周波数範囲では第１動作モード信号と第２動作モード信号とは第２レベルで発生し、
    中間動作周波数範囲では第１動作モード信号と第２動作モード信号のうちいずれか一方は第１レベルで発生し、他方は第２レベルで発生することを特徴とする請求項１に記載の基準電圧の発生回路。
11. 基準電圧の電圧レベルと内部電圧の電圧レベルとを比較し、比較結果に応じて制御信号を発して前記内部電圧の電圧レベルを制御する差動増幅部と、
    前記制御信号に応じて前記内部電圧の電圧レベルを上げ下げし、前記内部電圧の電圧レベルが一定のレベルに保持されるように制御する分配部と、
    第１及び第２動作モード信号に応じて前記内部電圧の電圧レベルを上げ下げする制御部とを備えることを特徴とする内部電圧の発生回路。
12. 前記差動増幅部は、
    外部電源電圧端子に第１端が連結され、ゲートと第２端とが相互連結される第１トランジスタと、
    前記外部電源電圧端子に第１端が連結され、前記第１トランジスタのゲートにゲートが連結され、第２端から前記制御信号を出力する第２トランジスタと、
    前記第１トランジスタの第２端に第１端が連結され、ゲートに前記内部電圧が印加され、第２端が第１ノードに連結される第３トランジスタと、
    前記第２トランジスタの第２端に第１端が連結され、ゲートに前記基準電圧が印加され、第２端が前記第１ノードに連結される第４トランジスタと、
    前記第１ノードと接地電圧端子との間に連結され、ゲートにスイッチ信号が印加される第５トランジスタとを備えることを特徴とする請求項１１に記載の内部電圧の発生回路。
13. 前記分配部は、
    前記外部電源電圧端子に第１端が連結され、ゲートに前記制御信号が印加される第１分配トランジスタと、
    前記第１分配トランジスタの第２端に第１端が連結され、ゲートに前記制御信号が印加される第２分配トランジスタと、
    前記第２分配トランジスタの第２端に第１端が連結され、ゲートに前記制御信号が印加され、第２端に前記内部電圧が印加される第３分配トランジスタとからなることを特徴とする請求項１１に記載の内部電圧の発生回路。
14. 前記第１乃至第３分配トランジスタの幅と長さとの比を調節し、前記内部電圧の電圧レベルを調節することを特徴とする請求項１３に記載の内部電圧の発生回路。
15. 前記制御部は、
    前記第１動作モード信号に応じてターンオン／ターンオフされ、前記内部電圧レベルを上げ下げする第１制御トランジスタと、
    前記第２動作モード信号に応じてターンオン／ターンオフされ、前記内部電圧レベルを上げ下げする第２制御トランジスタとを備えることを特徴とする請求項１３に記載の内部電圧の発生回路。
16. 前記第１制御トランジスタは、
    前記第２分配トランジスタの第１端と第２端とにそれぞれ第１端と第２端とが連結され、前記第１動作モード信号がゲートに印加されるＰＭＯＳトランジスタであり、
    前記第２制御トランジスタは
    前記第３分配トランジスタの第１端と第２端とにそれぞれ第１端と第２端とが連結され、前記第２動作モード信号がゲートに印加されるＰＭＯＳトランジスタであることを特徴とする請求項１５に記載の内部電圧の発生回路。
17. 前記第１及び第２動作モード信号は、
    ＭＲＳ信号であることを特徴とする請求項１１に記載の内部電圧の発生回路。
18. 低い動作周波数範囲では第１動作モード信号と第２動作モード信号とは第１レベルで発生し、
    高い動作周波数範囲では第１動作モード信号と第２動作モード信号とは第２レベルで発生し、
    中間動作周波数範囲では第１動作モード信号と第２動作モード信号のうちいずれか一方は第１レベルで発生し、他方は第２レベルで発生することを特徴とする請求項１１に記載の内部電圧の発生回路。
19. 第１動作モード信号及び第２動作モード信号に応じて第１電圧の電圧レベルを決定し、前記第１電圧の電圧レベルと第２電圧の電圧レベルとを比較して外部電源電圧の電圧レベルより高い電圧レベルを有する内部電圧の電圧レベルを制御する電圧レベル検出部と、
    前記第１電圧の電圧レベルと第２電圧の電圧レベルとの比較結果に応じて発生する制御信号に応じて前記内部電圧の電圧レベルを上げ下げする昇圧部とを備えることを特徴とする内部電圧の発生回路。
20. 前記電圧レベル検出部は、
    基準電圧を受信して前記第１動作モード信号及び前記第２動作モード信号に応じて前記第１電圧の電圧レベルを決定する制御部と、
    前記第１電圧の電圧レベルが前記第２電圧の電圧レベルより高ければ、前記制御信号を第１レベルで発生し、前記第１電圧の電圧レベルが前記第２電圧の電圧レベルより低ければ、前記制御信号を第２レベルで発生する差動増幅部とを備えることを特徴とする請求項１９に記載の内部電圧の発生回路。
21. 前記制御部は、
    基準電圧端子と接地電圧端子との間に直列に連結される第１乃至第４抵抗と、
    前記第１抵抗と第２抵抗との間に第１端が連結され、ゲートに前記第１動作モード信号が印加され、前記第２抵抗と前記第３抵抗との間の第１ノードに第２端が連結される第１制御トランジスタと、
    前記第３抵抗と第４抵抗との間に第１端が連結され、ゲートに前記第２動作モード信号が印加され、前記第４抵抗と前記接地電圧端子との間に第２端が連結される第２制御トランジスタとを備えることを特徴とする請求項２０に記載の内部電圧の発生回路。
22. 前記第１及び第２動作モード信号は、
    ＭＲＳ信号であることを特徴とする請求項２１に記載の内部電圧の発生回路。
23. 低い動作周波数範囲では第１動作モード信号は第２レベルで発生し、第２動作モード信号は第１レベルで発生し、
    高い動作周波数範囲では第１動作モード信号は第１レベルで発生し、第２動作モード信号は第２レベルで発生することを特徴とする請求項２１に記載の内部電圧の発生回路。
24. 前記第１電圧は、
    前記第１ノードの電圧レベルであることを特徴とする請求項２１に記載の内部電圧の発生回路。
25. 前記差動増幅部は、
    前記外部電源電圧端子に第１端が連結され、ゲートと第２端とが相互連結される第１トランジスタと、
    前記外部電源電圧端子に第１端が連結され、前記第１トランジスタのゲートにゲートが連結され、第２端から前記制御信号を出力する第２トランジスタと、
    前記第１トランジスタの第２端に第１端が連結され、ゲートに前記第１電圧が印加され、第２端が第２ノードに連結される第３トランジスタと、
    前記第２トランジスタの第２端に第１端が連結され、ゲートに前記第２電圧が印加され、第２端が前記第１ノードに連結される第４トランジスタと、
    前記第１ノードと接地電圧端子間に連結され、ゲートに前記外部電源電圧が印加される第５トランジスタとを備えることを特徴とする請求項２０に記載の内部電圧の発生回路。
26. 前記第２電圧の電圧レベルは、
    前記内部電圧の電圧レベルに比例することを特徴とする請求項２５に記載の内部電圧の発生回路。
27. 前記昇圧部は、
    前記制御信号が第１レベルならばターンオンされて前記内部電圧を発生し、前記制御信号が第２レベルならばターンオフされることを特徴とする請求項１９に記載の内部電圧の発生回路。

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