JPH09161481A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 動作するバンク数によらず安定した内部電圧
をバンクに供給することが可能な半導体記憶装置を提供
する。 【解決手段】 バンクＢ１が活性化されるとき、Ｈレベ
ルのＥｘｔ．ＢＡがアドレスバッファ１０７に入力さ
れ、ＨレベルのＩｎｔ．ＢＡがＶｂｂポンプ１０９に、
ＬレベルのＩｎｔ．／ＢＡがＶｂｂポンプ１１１に出力
される。よって、ｉｎｔ．／ＲＡＳに同期したクロック
信号ＣＬＫ１によりＶｂｂポンプ１０９が動作し、バン
クＢ１に基板電圧Ｖｂｂが供給される。バンクＢ２が活
性化されるとき、ＬレベルのＥｘｔ．ＢＡがアドレスバ
ッファ１０７に入力され、ＬレベルのＩｎｔ．ＢＡがＶ
ｂｂポンプ１０９に、ＨレベルのＩｎｔ．／ＢＡがＶｂ
ｂポンプ１１１に出力され、ｉｎｔ．／ＲＡＳに同期し
たクロック信号ＣＬＫ１によりＶｂｂポンプ１１１が動
作し、バンクＢ２に基板電圧Ｖｂｂが供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、活性化するバンクに供給するための内部電
圧を供給する内部電圧供給回路を有する半導体記憶装置
に関する。

【０００２】

【従来の技術】図２６は、特開平１−２７６４８６号公
報に示されている従来の半導体記憶装置における内部電
圧生成回路２６００の構成を示す図である。

【０００３】図２６において、行アドレスストローブ信
号／ＲＡＳ（／はバーを表わす）信号がＨ（論理ハイ）
レベルになって、非選択状態のときにはノードＮ_A の電
圧Ｖ _A は、第１の基板バイアス電圧発生回路１０におけ
るリングオシレータ１１が発振して第１の基板バイアス
電圧が半導体基板に与えられる。行アドレスストローブ
信号／ＲＡＳ信号がＬ（論理ロー）レベルになると、第
２の基板バイアス電圧発生回路２０におけるリングオシ
レータ２１は基板電圧が所定のレベルに達するまでは発
振動作を行ない、所定のレベルに達した後、非選択状態
になったときに発振を停止する。すなわち、半導体記憶
装置がアクティブ状態のときのみ動作する構成になって
おり、半導体記憶装置が（スタンバイ状態）非選択状態
のときにおける消費電力を低減することができる。

【０００４】

【発明が解決しようとする課題】しかしながら、複数の
バンクを有する半導体記憶装置の場合、動作するバンク
数によって、動作するメモリアレイの範囲が変化する。
そして、動作するバンク数が多くなると消費電流が増加
するので、基板電圧（Ｖｂｂ）供給回路などのような内
部電圧供給回路の内部電圧の供給能力を大きくする必要
がある。反対に、動作するバンク数が少なければ、内部
電圧供給回路の内部電圧供給能力は必要以上に強くする
必要はない。

【０００５】したがって、このような従来の半導体記憶
装置では、内部電圧供給回路が、動作するバンク数によ
って内部電圧の供給能力が変化しないので、動作するバ
ンク数によって、供給能力が不十分となることがあり、
動作時に電位レベルが変動しやすくなるという問題点が
あった。

【０００６】本発明は、以上のような問題点を解決する
ためになされたもので、動作するバンク数によらず、安
定した内部電圧を供給することが可能な半導体記憶装置
を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明の請求項１の半導
体記憶装置は、バンクアドレス信号に応答して活性化さ
れる複数のバンクに分割されたメモリセルアレイと、バ
ンクに内部電圧を供給し、バンクアドレス信号に応答し
て内部電圧供給能力が変化する内部電圧供給手段と、を
設けたものである。

【０００８】本発明の請求項２の半導体記憶装置は、請
求項１の半導体記憶装置において、内部電圧が、基板電
圧である。

【０００９】本発明の請求項３の半導体記憶装置は、請
求項１の半導体記憶装置において、内部電圧が、昇圧電
圧である。

【００１０】本発明の請求項４の半導体記憶装置は、請
求項１の半導体記憶装置において、内部電圧が、内部電
源電圧である。

【００１１】本発明の請求項５の半導体記憶装置は、請
求項１の半導体記憶装置において、内部電圧供給手段
が、さらに、ロウアドレスストローブ信号に応答して動
作する。

【００１２】本発明の請求項６の半導体記憶装置は、請
求項１の半導体記憶装置において、内部電圧供給手段
が、さらに、コラムアドレスストローブ信号に応答して
動作する。

【００１３】本発明の請求項７の半導体記憶装置は、請
求項１の半導体記憶装置において、内部電圧供給手段
に、複数のバンクに対応して設けられ、各々が、対応す
るバンクに供給するための内部電圧を出力する内部電圧
出力手段を設けたものである。

【００１４】本発明の請求項８の半導体記憶装置は、請
求項１の半導体記憶装置において、前記内部電圧供給手
段に、内部電圧を供給するための内部電圧供給ノード
と、複数のバンクに対応して設けられ、各々が、一方の
ソース／ドレイン電極が前記内部電圧供給ノードに接続
されたＭＯＳトランジスタと、対応するバンクを示すバ
ンクアドレス信号に応答して外部電源電圧と前記ＭＯＳ
トランジスタの他方のソース／ドレイン電極とを接続す
るスイッチング手段とを含む複数の電圧出力手段と、反
転入力端子に基準電圧が入力され、非反転入力端子が前
記内部電圧供給ノードに接続され、出力端子が前記ＭＯ
Ｓトランジスタのゲート電極に接続された差動増幅器
と、を設けたものである。

【００１５】本発明の請求項９の半導体記憶装置は、請
求項８の半導体記憶装置において、前記差動増幅器は、
前記バンクアドレス信号に応答して利得が変化する。

【００１６】本発明の請求項１０の半導体記憶装置は、
請求項１の半導体記憶装置において、複数のバンクは複
数のグループに分けられ、内部電圧供給手段に、複数の
グループに対応して設けられ、各々が、対応するグルー
プに含まれているいずれかのバンクを示すバンクアドレ
ス信号に応答して活性化され、対応するバンクに供給す
るための内部電圧を出力する複数の内部電圧出力手段を
設けたものである。

【００１７】本発明の請求項１１の半導体記憶装置は、
請求項１の半導体記憶装置において、複数のバンクは、
複数の第１のグループに分けられ、複数の第１のグルー
プの各々は、複数の第２のグループに分けられ、内部電
圧供給手段は、複数の第１のグループに対応して設けら
れ、各々が、対応する第１のグループにおいて、複数の
前記第２のグループに含まれているいずれかのバンクを
示すバンクアドレス信号に応答して活性化され、対応す
る第１のグループに含まれているバンクに供給するため
の内部電圧を出力する複数の内部電圧出力手段を有す
る。

【００１８】本発明の請求項１２の半導体記憶装置は、
請求項１の半導体記憶装置において、活性化されるバン
クの数をバンクアドレス信号に応答してカウントするカ
ウント手段をさらに設け、内部電圧供給手段はカウント
手段でカウントされたバンクの数に対応して内部電圧供
給能力が変化する。

【００１９】本発明の請求項１３の半導体記憶装置は、
請求項１の半導体記憶装置において、複数のバンクに設
けられ、内部電圧供給手段からバンクに内部電圧を供給
するための複数の内部電圧線をさらに有し、複数の内部
電圧線の各々は複数のバンクの内部で互いに非接続であ
る。

【００２０】本発明の請求項１４の半導体記憶装置は、
請求項１の半導体記憶装置において、複数のバンクに設
けられ、バンクに接地電圧を与えるための複数のグラウ
ンド線をさらに有し、複数のグラウンド線の各々は、前
記複数のバンクの内部で互いに非接続である。

【００２１】本発明の請求項１５の半導体記憶装置は、
請求項１３の半導体記憶装置において、一方電極に所定
の電圧が与えられたキャパシタをさらに有し、複数の内
部電圧線は、メモリセルアレイの外部で互いに接続さ
れ、キャパシタの他方電極に接続されている。

【００２２】本発明の請求項１６の半導体記憶装置は、
請求項１４の半導体記憶装置において、一方電極に所定
の電圧が与えられたキャパシタをさらに有し、複数のグ
ラウンド線は、メモリセルアレイの外部で互いに接続さ
れ、キャパシタの他方電極に接続されている。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。

【００２４】また、図において同一の符号は同一または
相当部分を示す。 （１） 実施の形態１ 図１は、本発明の実施の形態１の半導体記憶装置１００
の構成を示すブロック図である。

【００２５】図１では、簡易化のために、メモリセルア
レイ内のバンク数が２つの場合について示している。

【００２６】ここで、バンクを示すバンクアドレス信号
は、バンクに対応して互いに異なっていればよいので、
さらに簡易化のため、これら２つのバンクＢ１，Ｂ２の
うちの一方のバンクＢ１は、外部バンクアドレス信号ｅ
ｘｔ．ＢＡ（以下、ｅｘｔ．ＢＡと略す）がＨ（論理ハ
イ）レベルのとき活性化され、他方のバンクＢ２は、ｅ
ｘｔ．ＢＡの反転信号である外部バンクアドレス信号ｅ
ｘｔ．／ＢＡ（以下、ｅｘｔ．／ＢＡと略す）がＨレベ
ルのとき活性化されるようにする。

【００２７】図１を参照して、半導体記憶装置１００
は、２つのバンクＢ１，Ｂ２に分割されたメモリセルア
レイ１１３と、外部ロウアドレスストロ−ブ信号（以
下、ｅｘｔ．／ＲＡＳと略す）を内部ロウアドレススト
ローブ信号（以下、ｉｎｔ．／ＲＡＳと略す）ｉｎｔ．
／ＲＡＳに変換するＲＡＳバッファ回路１０３と、ｉｎ
ｔ．／ＲＡＳに同期したクロック信号ＣＬＫ１を生成す
るクロック生成回路１０５と、ｅｘｔ．ＢＡの入力によ
りｉｎｔ．ＢＡ，ｉｎｔ．／ＢＡを出力するアドレスバ
ッファ１０７と、基板電圧Ｖｂｂを供給するＶｂｂポン
プ１０９，１１１とを含む。

【００２８】ＲＡＳバッファ回路１０３の出力ノードは
クロック生成回路１０５の入力ノードに接続され、クロ
ック生成回路１０５の出力ノードはＶｂｂポンプ１０
９，１１１に接続されている。アドレスバッファ１０７
の２つの出力ノードのうちｉｎｔ．ＢＡが出力される出
力ノードはメモリセルアレイ１１３内のバンクＢ１とＶ
ｂｂポンプ１０９とに、ｉｎｔ．／ＢＡが出力される出
力ノードはメモリセルアレイ１１３内のバンクＢ２とＶ
ｂｂポンプ１１１とに接続されている。Ｖｂｂポンプ１
０９，１１１の各々のＶｂｂを出力するためのＶｂｂ出
力ノードＮ１は、共にバンクＢ１，Ｂ２に接続されてい
る。

【００２９】バンクが複数ある場合には、アドレスバッ
ファ１０７の出力ノードの各々は、それが出力する内部
バンクアドレスに対応するバンクに接続される。

【００３０】図１において、ＲＡＳバッファ回路１０３
は、外部から入力されたｅｘｔ．／ＲＡＳをｉｎｔ．／
ＲＡＳに変換し、クロック生成回路１０５に出力する。
クロック生成回路１０５は、ＲＡＳバッファ回路１０３
から入力されたｉｎｔ．／ＲＡＳをもとに、ｉｎｔ．／
ＲＡＳに同期したクロック信号ＣＬＫ１を生成し、Ｖｂ
ｂポンプ１０９，１１１に入力する。

【００３１】一方、バンクを活性化するためのｅｘｔ．
ＢＡが入力されると、アドレスバッファ１０７は、ｉｎ
ｔ．ＢＡをＶｂｂポンプ１０９に、ｉｎｔ．／ＢＡをＶ
ｂｂポンプ１１１に出力する。これらｉｎｔ．ＢＡ，ｉ
ｎｔ．／ＢＡに応答してＶｂｂポンプ１０９または１１
１が動作する。

【００３２】図２は、図１のＶｂｂポンプ１０９（，１
１１）の一例を示す回路図である。図２を参照して、Ｖ
ｂｂポンプ１０９（，１１１）は、ＮＡＮＤゲート２０
１と、コンデンサＣｐと、ＰチャネルＭＯＳトランジス
タ（以下、ＰＭＯＳトランジスタと略す）２０５，２０
７とを含む。

【００３３】ＮＡＮＤゲート２０１の出力ノードはコン
デンサＣｐの一方電極に接続されている。ＰＭＯＳトラ
ンジスタ２０７のソース電極とゲート電極とは接地電位
（以下、ＧＮＤと称す）に接続されている。ＰＭＯＳト
ランジスタ２０５のソース電極とゲート電極とは、ＰＭ
ＯＳトランジスタ２０７のドレイン電極とコンデンサＣ
ｐの他方電極とに接続されている。そして、ＰＭＯＳト
ランジスタ２０５のドレイン電極は基板電圧Ｖｂｂを出
力するためのＶｂｂ出力ノードＮ１に接続されている。

【００３４】ＮＡＮＤゲート２０１には、クロック生成
回路１０５で生成されたクロック信号ＣＬＫ１と、アド
レスバッファ１０７からの上記内部バンクアドレス信号
（Ｖｂｂポンプ１０９においてはｉｎｔ．ＢＡ、Ｖｂｂ
ポンプ１１１においてはｉｎｔ．ＢＡ）が入力される。

【００３５】Ｈレベルの内部バンクアドレス信号（ｉｎ
ｔ．ＢＡまたはｉｎｔ．／ＢＡ）がＮＡＮＤゲート２０
１に入力され、ｉｎｔ．／ＲＡＳに同期してクロック信
号ＣＬＫ１がＬ（論理ロー）レベルからＨレベルになる
と、ＮＡＮＤゲート２０１の出力はＨレベルからＬレベ
ルになり、コンデンサＣｐの他方電極の電圧が−Ｖｔｈ
ｐから−Ｖｃｃ−Ｖｔｈｐ（＝Ｖｂｂ）の負電圧に引抜
かれ、基板電圧Ｖｂｂが生成される。ここで、Ｖｔｈｐ
はＰＭＯＳトランジスタ２０５，２０７のしきい値電圧
である。

【００３６】すなわち、バンクＢ１が活性化されるとき
は、ｅｘｔ．ＢＡがＨレベルとなり、アドレスバッファ
１０７に入力される。アドレスバッファ１０７からＨレ
ベルのｉｎｔ．ＢＡがＶｂｂポンプ１０９に、Ｌレベル
のｉｎｔ．／ＢＡがＶｂｂポンプ１１１に出力される。
そして、このｉｎｔ．ＢＡとｉｎｔ．／ＲＡＳとに同期
したクロック信号ＣＬＫ１とによりＶｂｂポンプ１０９
が動作し、バンクＢ１に基板電圧Ｖｂｂが供給される。

【００３７】また、バンクＢ２が活性化されるときは、
ｅｘｔ．ＢＡがＬレベルとなり、アドレスバッファ１０
７に入力される。アドレスバッファ１０７からＬレベル
のｉｎｔ．ＢＡがＶｂｂポンプ１０９に、Ｈレベルのｉ
ｎｔ．／ＢＡがＶｂｂポンプ１１１に出力される。そし
て、このｉｎｔ．／ＲＡＳに同期したクロック信号ＣＬ
Ｋ１により、Ｖｂｂポンプ１１１が動作し、バンクＢ２
に基板電圧Ｖｂｂが供給される。

【００３８】以上のように、バンクごとにＶｂｂポンプ
を有しているので、バンクから他のバンクへの切換がＶ
ｂｂポンプの応答時間より短くなっても、動作するバン
ク数によらず安定したＶｂｂレベルの電圧を、ロウアド
レス信号の入力に基づいて、バンクに供給することが可
能な内部電圧供給回路を提供することができる。

【００３９】（２） 実施の形態２ 図３は、本発明の実施の形態２の半導体記憶装置３００
の構成を示すブロック図である。

【００４０】実施の形態１ではｅｘｔ．ＲＡＳ（ｉｎ
ｔ．／ＲＡＳ）にＶｂｂポンプの動作を同期させていた
が、本実施の形態では、外部コラムアドレスストローブ
信号ｅｘｔ．／ＣＡＳ（内部コラムアドレスストローブ
信号ｉｎｔ．／ＣＡＳ）に同期してＶｂｂポンプが動作
する。

【００４１】図３を参照して、半導体記憶装置３００
は、２つのバンクＢ１，Ｂ２に分割されたメモリセルア
レイ１１３と、外部コラムアドレスストローブ信号ｅｘ
ｔ．／ＣＡＳ（以下、ｅｘｔ．ＣＡＳと略す）を内部コ
ラムアドレスストローブ信号ｉｎｔ．／ＣＡＳ（以下、
ｉｎｔ．ＣＡＳと略す）に変換するＣＡＳバッファ回路
３０３と、ｉｎｔ．／ＣＡＳに同期したクロック信号Ｃ
ＬＫ２を生成するクロック生成回路３０５と、ｅｘｔ．
ＢＡの入力によりｉｎｔ．ＢＡ，ｉｎｔ．／ＢＡを出力
するアドレスバッファ１０７と、基板電圧Ｖｂｂを生成
するＶｂｂポンプ１０９，１１１とを含む。

【００４２】ＣＡＳバッファ回路３０３の出力ノードは
クロック生成回路３０５の入力ノードに接続され、クロ
ック生成回路３０５の出力ノードはＶｂｂポンプ１０
９，１１１に接続されている。アドレスバッファ１０７
の２つの出力ノードのうちｉｎｔ．ＢＡが出力される出
力ノードはメモリセルアレイ１１３内のバンクＢ１とＶ
ｂｂポンプ１０９とに、ｉｎｔ．／ＢＡが出力される出
力ノードはメモリセルアレイ１１３内のバンクＢ２とＶ
ｂｂポンプ１１１とに接続されている。Ｖｂｂポンプ１
０９，１１１の各々のＶｂｂを出力するためのＶｂｂ出
力ノードＮ１は、共にバンクＢ１，Ｂ２に接続されてい
る。

【００４３】バンクが複数ある場合には、アドレスバッ
ファ１０７の出力ノードの各々は、それが出力する内部
バンクアドレス信号に対応するバンクに接続されてい
る。

【００４４】図３において、ＣＡＳバッファ回路３０３
で、外部から入力された．ｅｘｔ／ＣＡＳがｉｎｔ．／
ＣＡＳに変換され、ｉｎｔ．／ＣＡＳがクロック生成回
路３０５に出力される。クロック生成回路３０５で、Ｃ
ＡＳバッファ回路３０３から入力されたｉｎｔ．／ＣＡ
Ｓをもとに、ｉｎｔ．／ＣＡＳに同期したクロック信号
ＣＬＫ２が生成され、Ｖｂｂポンプ１０９，１１１に入
力される。

【００４５】一方、バンクを活性化するためのｅｘｔ．
ＢＡが入力されると、アドレスバッファ１０７から、ｉ
ｎｔ．ＢＡをＶｂｂポンプ１０９に、ｉｎｔ．／ＢＡを
Ｖｂｂポンプ１１１に出される。これらｉｎｔ．ＢＡ，
ｉｎｔ．／ＢＡに応答して、Ｖｂｂポンプ１０９または
１１１が動作する。

【００４６】Ｖｂｂポンプ１０９（，１１１）は図２に
示したものと同様のものであるので説明を省略する。

【００４７】ｉｎｔ．ＢＡ，ｉｎｔ．／ＢＡがＮＡＮＤ
ゲート２０１に入力されている場合に、ｉｎｔ．／ＣＡ
Ｓに同期してクロック信号ＣＬＫ２がＬレベルからＨレ
ベルになると、ＮＡＮＤゲート２０１の出力はＨレベル
からＬレベルになり、コンデンサＣｐの他方電極の電圧
が−Ｖｔｈｐから−Ｖｃｃ−Ｖｔｈｐ（＝Ｖｂｂ）の負
電圧に引抜かれ、基板電圧Ｖｂｂが生成される。

【００４８】すなわち、バンクＢ１が活性化されるとき
は、ｅｘｔ．ＢＡがＨレベルとなり、アドレスバッファ
１０７に入力される。アドレスバッファ１０７からＨレ
ベルのｉｎｔ．ＢＡがＶｂｂポンプ１０９に、Ｌレベル
のｉｎｔ．／ＢＡがＶｂｂポンプ１１１に出力される。
そして、このＨレベルのｉｎｔ．ＢＡとｉｎｔ．／ＣＡ
Ｓに同期したクロック信号ＣＬＫ２とによりＶｂｂポン
プ１０９が動作し、バンクＢ１に基板電圧Ｖｂｂが供給
される。

【００４９】また、バンクＢ２が活性化されるとき、ｅ
ｘｔ．ＢＡがＬレベルとなり、アドレスバッファ１０７
に入力される。アドレスバッファ１０７からＬレベルの
ｉｎｔ．ＢＡがＶｂｂポンプ１０９に、Ｈレベルのｉｎ
ｔ．／ＢＡがＶｂｂポンプ１１１に出力される。そし
て、このＨレベルのｉｎｔ．／ＢＡとｉｎｔ．／ＣＡＳ
に同期したクロック信号ＣＬＫ２とにより、Ｖｂｂポン
プ１１１が動作し、バンクＢ２に基板電圧Ｖｂｂが供給
される。

【００５０】以上のように、バンクごとにＶｂｂポンプ
を有しているので、バンクから他のバンクへの切換わり
がＶｂｂポンプの応答時間より短くなっても、動作する
バンク数によらず安定したＶｂｂレベルの電圧を、コラ
ムアドレス信号の入力に基づいて、バンクに供給するこ
とが可能な内部電圧供給回路を提供することができる。

【００５１】（３） 実施の形態３ 図４は、本発明の実施の形態３の半導体記憶装置４００
の構成を示すブロック図である。

【００５２】図４を参照して、半導体記憶装置４００
は、２つのバンクＢ１，Ｂ２に分割されたメモリセルア
レイ１１３と、ｅｘｔ．／ＲＡＳをｉｎｔ．／ＲＡＳに
変換するＲＡＳバッファ回路１０３と、ＲＡＳバッファ
回路１０３と、ｉｎｔ．／ＲＡＳに同期したクロック信
号ＣＬＫ２を生成するクロック生成回路１０５と、ｅｘ
ｔ．ＢＡの入力によりｉｎｔ．ＢＡ，ｉｎｔ．／ＢＡを
出力するアドレスバッファ１０７と、昇圧電圧Ｖｐｐを
生成するＶｐｐポンプ４０９，４１１とを含む。

【００５３】ＲＡＳバッファ回路１０３の出力ノードは
クロック生成回路１０５の入力ノードに接続され、クロ
ック生成回路１０５の出力ノードはＶｐｐポンプ４０
９，４１１に接続されている。アドレスバッファ１０７
の２つの出力ノードのうちｉｎｔ．ＢＡが出力される出
力ノードはメモリセルアレイ１１３内のバンクＢ１とＶ
ｐｐポンプ４０９とに、ｉｎｔ．／ＢＡが出力される出
力ノードはメモリセルアレイ１１３内のバンクＢ２とＶ
ｐｐポンプと４１１に接続されている。Ｖｐｐポンプ２
０９，４１１の各々のＶｂｂを出力するためのＶｐｐ出
力ノードＮ２は、共にバンクＢ１，Ｂ２に接続されてい
る。

【００５４】バンクが複数ある場合には、アドレスバッ
ファ１０７の出力ノードの各々は、それが出力する内部
バンクアドレス信号に対応するバンクに接続されてい
る。

【００５５】図４において、ＲＡＳバッファ回路１０３
で、外部から入力されたｅｘｔ．／ＲＡＳをｉｎｔ．／
ＲＡＳに変換され、クロック生成回路１０５に出力され
る。クロック生成回路１０５で、ＲＡＳバッファ回路１
０３から入力されたｉｎｔ．／ＲＡＳをもとに、ｉｎ
ｔ．／ＲＡＳに同期したクロック信号ＣＬＫ１が生成さ
れる。このクロック信号ＣＬＫ１はＶｐｐポンプ４０
９，４１１に入力される。

【００５６】一方、バンクを活性化するためのｅｘｔ．
ＢＡが入力されると、アドレスバッファ１０７から、ｉ
ｎｔ．ＢＡをＶｐｐポンプ４０９に、ｉｎｔ．／ＢＡが
Ｖｐｐポンプ４１１に出力される。これらｉｎｔ．Ｂ
Ａ，ｉｎｔ．／ＢＡに応答してＶｐｐポンプ４０９また
は４１１が動作する。

【００５７】図５は、図４のＶｐｐポンプ４０９（，４
１１）の一例を示す回路図である。図５を参照して、Ｖ
ｐｐポンプ４０９（，４１１）は、ＡＮＤゲート５０１
と、コンデンサＣｐと、ＮＭＯＳトランジスタ５０５，
５０７とを含む。

【００５８】ＡＮＤゲート５０１の出力ノードはコンデ
ンサＣｐの一方電極に接続されている。ＮＭＯＳトラン
ジスタ５０７のソース電極とゲート電極とはＶｃｃ電源
に接続されている。ＮＭＯＳトランジスタ５０５のソー
ス電極とゲート電極とは、ＮＭＯＳトランジスタ５０７
のドレイン電極とコンデンサＣｐの他方電極とに接続さ
れている。そして、ＮＭＯＳトランジスタ５０５のドレ
イン電極は昇圧電圧Ｖｐｐを出力するためのＶｐｐ出力
ノードＮ２に接続されている。

【００５９】ＡＮＤゲート５０１には、クロック生成回
路１０５で生成されたクロック信号ＣＬＫ１と、アドレ
スバッファ１０７からの上記内部バンクアドレス信号
（Ｖｐｐポンプ４０９においてはｉｎｔ．ＢＡ、Ｖｐｐ
ポンプ４１１においてはｉｎｔ．／ＢＡ）が入力され
る。

【００６０】内部バンクアドレス信号（ｉｎｔ．ＢＡま
たはｉｎｔ．／ＢＡ）がＡＮＤゲート５０１に入力さ
れ、ｉｎｔ．／ＲＡＳに同期してクロック信号ＣＬＫ１
がＬレベルからＨレベルになると、ＡＮＤゲート５０１
の出力はＬレベルからＨレベルになり、コンデンサＣｐ
の他方電極の電圧がＶｃｃ−Ｖｔｈｎから２Ｖｃｃ−Ｖ
ｔｈｎ（＝Ｖｐｐ）に昇圧され、昇圧電圧Ｖｐｐが生成
される。ここで、Ｖｃｃは電源電圧レベル、Ｖｔｈｎは
ＮＭＯＳトランジスタのしきい値電圧である。

【００６１】すなわち、バンクＢ１が活性化されるとき
は、ｅｘｔ．ＢＡがＨレベルとなり、アドレスバッファ
１０３に入力される。アドレスバッファ１０７からＨレ
ベルのｉｎｔ．ＢＡがＶｐｐポンプ４０９に、Ｌレベル
のｉｎｔ．／ＢＡがＶｐｐポンプ４１１に出力される。
そして、ｉｎｔ．／ＲＡＳに同期したクロック信号ＣＬ
Ｋ１によりＶｐｐポンプ４０９が動作し、バンクＢ１に
昇圧電圧Ｖｐｐが供給される。

【００６２】また、バンクＢ２が活性化されるときは、
ｅｘｔ．ＢＡがＬレベルとなり、アドレスバッファ１０
７に入力される。アドレスバッファ１０７からＬレベル
のｉｎｔ．ＢＡがＶｐｐポンプ４０９に、Ｈレベルのｉ
ｎｔ．／ＢＡがＶｐｐポンプ４１１に出力される。そし
て、ｉｎｔ．／ＲＡＳに同期したクロック信号ＣＬＫ１
によりＶｐｐポンプ４１１が動作し、バンクＢ２に昇圧
電圧Ｖｐｐが供給される。

【００６３】以上のように、バンクごとにＶｐｐポンプ
を有しているので、バンクから他のバンクへの切換わり
がＶｐｐポンプの応答時間より短くなっても、動作する
バンク数によらず安定したＶｐｐレベルの電圧を、ロウ
アドレス信号の入力に基づいて、バンクに供給すること
が可能な内部電圧供給回路を提供することができる。

【００６４】（４） 実施の形態４ 図６は、本発明の実施の形態４の半導体記憶装置９００
の構成を示すブロック図である。

【００６５】実施の形態３ではｅｘｔ．ＲＡＳ（ｉｎ
ｔ．／ＲＡＳ）にＶｐｐポンプの動作を同期させていた
が、本実施の形態では、ｅｘｔ．／ＣＡＳ（ｉｎｔ．／
ＣＡＳ）に同期してＶｐｐポンプが動作する。

【００６６】図６を参照して、半導体記憶装置９００
は、２つのバンクＢ１，Ｂ２に分割されたメモリセルア
レイ１１３と、ＣＡＳバッファ回路３０３と、ｉｎｔ．
／ＣＡＳに同期したクロック信号ＣＬＫ２を発生するク
ロック生成回路３０５と、ｅｘｔ．ＢＡの入力によりｉ
ｎｔ．ＢＡ，ｉｎｔ．／ＢＡを出力するアドレスバッフ
ァ１０７と、基板電圧Ｖｐｐを生成するＶｐｐポンプ４
０９，４１１とを含む。

【００６７】ＣＡＳバッファ回路３０３の出力ノードは
クロック生成回路３０５の入力ノードに接続され、クロ
ック生成回路３０５の出力ノードはＶｐｐポンプ４０
９，４１１に接続されている。アドレスバッファ１０７
の２つの出力ノードのうちｉｎｔ．ＢＡが出力される出
力ノードはメモリセルアレイ１１３内のバンクＢ１とＶ
ｐｐポンプ４０９とに、ｉｎｔ．／ＢＡが出力される出
力ノードはメモリセルアレイ１１３内のバンクＢ２とＶ
ｐｐポンプ４１１とに接続されている。Ｖｐｐポンプ４
０９，４１１の各々のＶｐｐを出力するためのＶｐｐ出
力ノードＮ２は、共にバンクＢ１，Ｂ２に接続されてい
る。

【００６８】バンクが複数ある場合には、アドレスバッ
ファ１０７の出力ノードの各々は、それが出力する内部
バンクアドレスに対応するバンクに接続されている。

【００６９】図６において、ＣＡＳバッファ回路３０３
で、外部から入力された．ｅｘｔ／ＣＡＳがｉｎｔ．／
ＣＡＳに変換され、ｉｎｔ．／ＣＡＳがクロック生成回
路３０５に出力される。クロック生成回路３０５で、Ｃ
ＡＳバッファ回路３０３から入力されたｉｎｔ．／ＣＡ
Ｓをもとに、ｉｎｔ．／ＣＡＳに同期したクロック信号
ＣＬＫ２が生成され、Ｖｐｐポンプ４０９，４１１に入
力される。

【００７０】一方、バンクを活性化するためのｅｘｔ．
ＢＡが入力されると、アドレスバッファ１０７から、ｉ
ｎｔ．ＢＡをＶｐｐポンプ４０９に、ｉｎｔ．／ＢＡを
Ｖｐｐポンプ４１１に出される。これらｉｎｔ．ＢＡ，
信号ｉｎｔ．／ＢＡに応答して、Ｖｐｐポンプ４０９ま
たは１１１が動作する。

【００７１】Ｖｐｐポンプ４０９（，４１１）は図４に
示したものと同様のものであるので説明を省略する。

【００７２】ｉｎｔ．ＢＡ，ｉｎｔ．／ＢＡがＮＡＮＤ
ゲート２０１に入力されている場合に、ｉｎｔ．／ＣＡ
Ｓに同期してクロック信号ＣＬＫ２がＬレベルからＨレ
ベルになると、ＮＡＮＤゲート２０１の出力はＨレベル
からＬレベルになり、コンデンサＣｐの他方電極の電圧
がＶｃｃ−Ｖｔｈｎから２Ｖｃｃ−Ｖｔｈｎ（＝Ｖｐ
ｐ）に昇圧され、昇圧電圧Ｖｐｐが生成される。

【００７３】すなわち、バンクＢ１が活性化されるとき
は、ｅｘｔ．ＢＡがＨレベルとなり、アドレスバッファ
１０７に入力される。アドレスバッファ１０７からＨレ
ベルのｉｎｔ．ＢＡがＶｐｐポンプ４０９に、Ｌレベル
のｉｎｔ．／ＢＡがＶｐｐポンプ４１１に出力される。
そして、このＨレベルのｉｎｔ．ＢＡとｉｎｔ．／ＣＡ
Ｓに同期したクロック信号ＣＬＫ２とによりＶｐｐポン
プ４０９が動作し、バンクＢ１に昇圧電圧Ｖｐｐが供給
される。

【００７４】また、バンクＢ１が活性化されるとき、ｅ
ｘｔ．ＢＡがＬレベルとなり、アドレスバッファ１０７
に入力される。アドレスバッファ１０７からＬレベルの
ｉｎｔ．ＢＡがＶｐｐポンプ４０９に、Ｈレベルのｉｎ
ｔ．／ＢＡがＶｐｐポンプ４１１に出力される。そし
て、このＨレベルのｉｎｔ．／ＢＡとｉｎｔ．／ＣＡＳ
に同期したクロック信号ＣＬＫ２とにより、Ｖｐｐポン
プ４１１が動作し、バンクＢ２に昇圧電圧Ｖｐｐが供給
される。

【００７５】以上のように、バンクごとにＶｂｂポンプ
を有しているので、バンクから他のバンクへの切換わり
がＶｂｂポンプの応答時間より短くなっても、動作する
バンク数によらず安定したＶｂｂレベルの電圧を、コラ
ムアドレス信号の入力に基づいて、バンクに供給するこ
とが可能な内部電圧供給回路を提供することができる。

【００７６】（５） 実施の形態５ 図７は、本発明の実施の形態４の半導体記憶装置６００
の構成を示すブロック図である。

【００７７】図７を参照して、半導体記憶装置６００
は、２つのバンクＢ１，Ｂ２に分割されたメモリセルア
レイ１１３と、ｅｘｔ．／ＲＡＳをｉｎｔ．／ＲＡＳに
変換するＲＡＳバッファ回路１０３と、ｉｎｔ．／ＲＡ
Ｓに同期したクロック信号ＣＬＫ１を生成するクロック
生成回路１０５と、ｅｘｔ．ＢＡの入力によりｉｎｔ．
ＢＡ，ｉｎｔ．／ＢＡを出力するアドレスバッファ１０
７と、内部電源電圧ｉｎｔ．Ｖｃｃを生成するＶＤＣ
（電圧ダウンコンバータ）回路６０９，６１１とを含
む。

【００７８】ＲＡＳバッファ回路１０３の出力ノードは
クロック生成回路１０５の入力ノードに接続され、クロ
ック生成回路１０５の出力ノードはＶＤＣ回路６０９，
６１１に接続されている。アドレスバッファ１０７の２
つの出力ノードのうちｉｎｔ．ＢＡが出力される出力ノ
ードはメモリセルアレイ１１３内のバンクＢ１とＶＤＣ
回路６０９とに、ｉｎｔ．／ＢＡが出力される出力ノー
ドはメモリセルアレイ１１３内のバンクＢ２とＶＤＣ回
路６１１とに接続されている。ＶＤＣ回路６０９，６１
１の各々のｉｎｔ．Ｖｃｃを出力するためのｉｎｔ．Ｖ
ｃｃ出力ノードＮ３は、共にバンクＢ１，Ｂ２に接続さ
れている。

【００７９】バンクが複数ある場合には、アドレスバッ
ファ１０７の出力ノードの各々は、それが出力する内部
バンクアドレスに対応するバンクに接続されている。

【００８０】図７において、ＲＡＳバッファ回路１０３
で、外部から入力されたｅｘｔ．／ＲＡＳがｉｎｔ．／
ＲＡＳに変換され、クロック生成回路１０５に出力され
る。クロック生成回路１０５で、ＲＡＳバッファ回路１
０３から入力された、ｉｎｔ．／ＲＡＳに同期したクロ
ック信号ＣＬＫ１が生成される。このクロック信号ＣＬ
Ｋ１は、ＶＤＣ回路６０９，６１１に入力される。

【００８１】一方、バンクを活性化するためのｅｘｔ．
ＢＡが入力されると、アドレスバッファ１０７は、ｉｎ
ｔ．ＢＡをＶＤＣ回路６０９に、ｉｎｔ．／ＢＡをＶＤ
Ｃ回路６１１に出力する。これらｉｎｔ．ＢＡ，ｉｎ
ｔ．／ＢＡに応答してＶＤＣ回路６０９，６１１が動作
する。

【００８２】図８は、図７のＶＤＣ回路６０９（，６１
１）の一例を示す図である。図８を参照して、ＶＤＣ回
路６０９（，６１１）は、ＡＮＤゲート５０１と、カレ
ントミラー型の幅回路７０１と、ＰＭＯＳトランジスタ
７０３とを含む。

【００８３】差動幅回路７０１は、さらに、ＮＭＯＳト
ランジスタ１０００，１００１，１００２と、ＰＭＯＳ
トランジスタ１００３，１００４を備える。

【００８４】ＶＤＣ回路６０９（，６１１）において、
ＰＭＯＳトランジスタ７０３のソ−ス電極はｅｘｔ．Ｖ
ｃｃに接続され、ドレイン電極はｉｎｔ．Ｖｃｃ出力ノ
−ドＮ３に接続され、ゲ−ト電極は差動増幅器７０１の
出力ノ−ドに接続されている。

【００８５】ＡＮＤゲ−ト５０１にはクロック生成回路
１０５から出力されたクロック信号ＣＬＫ１とアドレス
バッファ１０７から出力された内部バンクアドレス信号
（ｉｎｔ．ＢＡまたはｉｎｔ．ＢＡ）とが入力され、そ
の出力ノ−ドは差動増幅回路７０１内のＮＭＯＳトラン
ジスタ１０００のゲート電極に接続されている。

【００８６】ＮＭＯＳトランジスタ１００１のゲート電
極には予め設定された基準電圧ルＶｒｅｆが入力されて
いる。差動増幅回路７０１の出力ノードはＰＭＯＳトラ
ンジスタ７０３のゲート電極に接続され、Ｌレベルの電
圧が印加されると、ＰＭＯＳトランジスタ７０３のソー
ス電極に与えられる外部電源電圧ｅｘｔ．Ｖｃｃをもと
に内部降圧された内部電源電圧ｉｎｔ．Ｖｃｃが、ＰＭ
ＯＳトランジスタ７０３のドレイン電極からｉｎｔ．Ｖ
ｃｃ出力ノ−ドＮ３に供給される。この内部電源電圧ｉ
ｎｔ．Ｖｃｃは差動増幅回路７０１内のＮＭＯＳトラン
ジスタ１００２にフィ−ドバックされ、基準電圧Ｖｒｅ
ｆと同電位になろうとする。ＮＭＯＳトランジスタ１０
００は、ＡＮＤゲート５０１に入力されるクロック信号
ＣＬＫ１と内部バンクアドレス信号とがともにＨレベル
のときオンする。したがって、ＶＤＣ回路６０９（，６
１１）は、ＮＭＯＳトランジスタ１０００がオンしたと
き活性化され動作する。

【００８７】すなわち、バンクＢ１が活性化されるとき
は、ｅｘｔ．ＢＡがＨレベルとなり、アドレスバッファ
１０７に入力される。アドレスバッファ１０７からＨレ
ベルのｉｎｔ．ＢＡがＶＤＣ回路６０９に、Ｌレベルの
ｉｎｔ．／ＢＡがＶＤＣ回路６１１に出力される。そし
て、このＨレベルのｉｎｔ．ＢＡとｉｎｔ．／ＲＡＳに
同期したクロック信号ＣＬＫ１とによりＶＤＣ回路６０
９が動作し、バンクＢ１に内部電源電圧ｉｎｔ．Ｖｃｃ
が供給される。

【００８８】また、バンクＢ２が活性化されるときは、
ｅｘｔ．ＢＡがＬレベルとなり、アドレスバッファ１０
７に入力される。アドレスバッファ１０７からＬレベル
のｉｎｔ．ＢＡがＶＤＣ回路６０９に、Ｈレベルのｉｎ
ｔ．／ＢＡがＶＤＣ回路６１１に出力される。そして、
ｉｎｔ．／ＲＡＳに同期したクロック信号ＣＬＫ１によ
りＶＤＣ回路６０９が動作し、バンクＢ２に内部電源電
圧ｉｎｔ．Ｖｃｃが供給される。

【００８９】以上のように、バンクごとにＶＤＣ回路を
有しているので、バンクから他のバンクへの切換わりが
ＶＤＣ回路の応答時間より短くなっても、動作するバン
ク数によらず安定した内部電源電圧を、ロウアドレス信
号の入力に基づいて、バンクに供給することが可能な内
部電圧供給回路を提供することができる。

【００９０】（６） 実施の形態６ 図９は、本発明の実施の形態５の半導体記憶装置８００
の構成を示すブロック図である。

【００９１】実施の形態４の半導体記憶装置４００は、
ｅｘｔ．ＲＡＳ（ｉｎｔ．／ＲＡＳ）にＶＤＣポンプの
動作を同期させていたが、本実施の形態はｅｘｔ．ＣＡ
Ｓ（（ｉｎｔ．／ＣＡＳ）に同期させてＶＤＣ回路が動
作する。

【００９２】図９を参照して、半導体記憶装置８００
は、２つのバンクＢ１，Ｂ２に分割されたメモリセルア
レイ１１３と、ｅｘｔ．／ＲＡＳをｉｎｔ．／ＲＡＳに
変換するＣＡＳバッファ３０３と、ｉｎｔ．ＣＡＳに同
期したクロック信号ＣＬＫ２を生成するクロック生成回
路３０５と、ｅｘｔ．ＢＡの入力によりｉｎｔ．ＢＡ，
ｉｎｔ．／ＢＡを出力するアドレスバッファ１０７と、
内部電源電圧ｉｎｔ．Ｖｃｃを生成するＶＤＣ回路６０
９，６１１とを含む。

【００９３】ＣＡＳバッファ回路３０３の出力ノードは
クロック生成回路３０５の入力ノードに接続され、クロ
ック生成回路３０５の出力ノードはＶＤＣ回路６０９，
６１１に接続されている。アドレスバッファ１０７の２
つの出力ノードのうちｉｎｔ．ＢＡが出力される出力ノ
ードはメモリセルアレイ１１３内のバンクＢ１とＶＤＣ
回路６０９とに、ｉｎｔ．／ＢＡが出力される出力ノー
ドはメモリセルアレイ１１３内のバンクＢ２とＶＤＣ回
路６１１とに接続されている。ＶＤＣ回路６０９，６１
１の各々のｉｎｔ．Ｖｃｃを出力するためのｉｎｔ．Ｖ
ｃｃ出力ノードＮ３は、共にバンクＢ１，Ｂ２に接続さ
れている。

【００９４】ＶＤＣ回路６０９，６１１は図８に示した
ものと同様であるので、説明を省略する。

【００９５】バンクが複数ある場合には、アドレスバッ
ファ１０７の出力ノードの各々は、それが出力する内部
バンクアドレスに対応するバンクに接続されている。

【００９６】図９において、ＣＡＳバッファ回路３０３
で、外部から入力されたｅｘｔ．／ＣＡＳがｉｎｔ．／
ＣＡＳに変換され、クロック生成回路３０５に出力され
る。クロック生成回路３０５で、ＣＡＳバッファ回路３
０３から入力されたｉｎｔ．／ＣＡＳをもとに、ｉｎ
ｔ．／ＲＡＳに同期したクロック信号ＣＬＫ２が生成さ
れる。このクロック信号ＣＬＫ２はＶｐｐポンプ６０
９，６１１に入力される。

【００９７】一方、バンクを活性化するためのｅｘｔ．
ＢＡが入力されると、アドレスバッファ１０７は、ｉｎ
ｔ．ＢＡをＶＤＣ回路６０９に、ｉｎｔ．／ＢＡをＶＤ
Ｃ回路６１１に出力する。これらｉｎｔ．ＢＡ，ｉｎ
ｔ．／ＢＡに応答してＶＤＣ回路６０９，６１１が動作
する。

【００９８】すなわち、バンクＢ１が活性化されるとき
は、ｅｘｔ．ＢＡがＨレベルとなり、アドレスバッファ
１０７に入力される。アドレスバッファ１０７からＨレ
ベルのｉｎｔ．ＢＡがＶＤＣ回路６０９に、Ｌレベルの
ｉｎｔ．／ＢＡがＶＤＣ回路６１１に出力される。そし
て、ｉｎｔ．／ＣＡＳに同期したクロック信号ＣＬＫ２
によりＶＤＣ回路６０９が動作し、バンクＢ１に内部電
源電圧ｉｎｔ．Ｖｃｃが供給される。

【００９９】また、バンクＢ２が活性化されるときは、
ｅｘｔ．ＢＡがＬレベルとなり、アドレスバッファ１０
７に入力される。アドレスバッファ１０７からＬレベル
のｉｎｔ．ＢＡがＶＤＣ回路６０９に、Ｈレベルのｉｎ
ｔ．／ＢＡがＶＤＣ回路６１１に出力される。そして、
ｉｎｔ．／ＣＡＳに同期したクロック信号ＣＬＫ２によ
りＶＤＣ回路６１１が動作し、バンクＢ２に内部電源電
圧ｉｎｔ．Ｖｃｃが供給される。

【０１００】以上のように、バンクごとにＶＤＣ回路を
有しているので、バンクから他のバンクへの切換がＶＤ
Ｃ回路の応答時間より短くなっても、動作するバンク数
によらず安定した内部電源電圧を、コラムアドレス信号
の入力に基づいて、バンクに供給することが可能な内部
電圧供給回路を提供することができる。

【０１０１】（７） 実施の形態７ 図１０は、本発明の実施の形態７の半導体記憶装置１０
００の構成を示すブロック図である。

【０１０２】図１０を参照して、半導体記憶装置１００
０は、ＲＡＳバッファ１０３と、アドレスバッファ１０
７と、複数のバンクに分割されたメモリセルアレイ１１
３と、メモリセルアレイ１１３内のバンクにｉｎｔ．Ｖ
ｃｃを供給するＶＤＣ回路１００１と、ＶＤＣ回路１０
０１を活性化するための活性化信号を発生する活性化信
号発生回路１００３と、を備える。

【０１０３】以下、簡単のために、メモリセルアレイ１
１３が、２つのバンクＢ１，Ｂ２に分割されている場合
について説明する。バンクＢ１は、ｉｎｔ．ＢＡがＬレ
ベルのとき活性化され、バンクＢ２は、ｉｎｔ．ＢＡが
Ｈレベルのとき活性化されるものとする。

【０１０４】メモリセルアレイ１１３はアドレスバッフ
ァ１０７とＶＤＣ回路１００１の内部電源電圧出力ノー
ド（以下、ｉｎｔ．Ｖｃｃノードと称す）Ｎ３とに接続
されている。活性化信号発生回路１００３はアドレスバ
ッファ１０７とＲＡＳバッファ回路１０３とに接続され
ている。ＶＤＣ回路１００１は活性化信号発生回路１０
０３に接続されている。

【０１０５】活性化信号発生回路１００３には、外部か
らクロック信号ＣＬＫ３と活性化されていないバンクを
プリチャージするためのプリチャージ信号／ＰＲＥとが
入力され、ＲＡＳバッファ回路１０３からｉｎｔ．／Ｒ
ＡＳが入力されている。これらの信号に基いて、活性化
信号発生回路１００３は、ＶＤＣ回路１００１を活性化
するための活性化信号／ＡＣＴ１，／ＡＣＴ２を出力す
る。

【０１０６】図１１，１２は、図１０の半導体記憶装置
１０００内の活性化信号発生回路１００３が発生する活
性化信号を示すタイミングチャートである。

【０１０７】図１１は、バンクＢ１，Ｂ２が別々に活性
化される場合のタイミングチャートである。一方、図１
２は、バンクＢ１，Ｂ２が同時に活性化される場合のタ
イミングチャートである。

【０１０８】まず、図１１を参照して、活性化信号発生
回路１００３の動作を説明する。時刻ｔ₀ のクロック信
号ＣＬＫ３の立上がりエッジで、ＲＡＳバッファ回路１
０３からＬレベルのｉｎｔ．／ＲＡＳおよびアドレスバ
ッファ１０７からＬレベルのｉｎｔ．ＢＡが活性化信号
発生回路１００３に取込まれると、活性化信号／ＡＣＴ
１がＬレベルとなる。一方、活性化信号／ＡＣＴ２はＨ
レベルのまま一定である。

【０１０９】時刻ｔ₁ のクロック信号ＣＬＫ３の立上が
りエッジで、ＲＡＳバッファ回路１０３からのＬレベル
のｉｎｔ．／ＲＡＳ、アドレスバッファ１０７からのＨ
レベルのｉｎｔ．ＢＡ、および外部からバンクをプリチ
ャージするためのプリチャージ信号／ＰＲＥが活性化信
号発生回路１０３に取込まれると、バンクＢ１が非活性
化され、また、活性化信号／ＡＣＴ１がＨレベルとな
り、バンクＢ１へのアクセスが終了し、プリチャージが
行なわれる。

【０１１０】さらに、時刻ｔ₂ のクロック信号ＣＬＫ３
の立上がりエッジでＲＡＳバッファ回路１０３からＬレ
ベルのｉｎｔ．／ＲＡＳおよびアドレスバッファ１０７
からのＨレベルのｉｎｔ．ＢＡ（すなわちＬレベルのｉ
ｎｔ．／ＢＡ）が活性化信号発生回路１００３に取込ま
れると、活性化信号／ＡＣＴ２がＬレベルとなる。一
方、活性化信号／ＡＣＴ１はＨレベルのまま一定であ
る。

【０１１１】時刻ｔ₄ のクロック信号ＣＬＫ３の立上が
りエッジで、ＲＡＳバッファ回路１０３からＬレベルの
ｉｎｔ．／ＲＡＳ、アドレスバッファ１０７がＬレベル
のｉｎｔ．ＢＡ、および外部からプリチャージ信号／Ｐ
ＲＥが活性化信号発生回路１００３に取込まれると、バ
ンクＢ２が非活性化され、活性化信号／ＡＣＴ２がＨレ
ベルとなり、バンクＢ２へのアクセスが終了し、プリチ
ャージが行なわれる。

【０１１２】次に、図１２を参照して、活性化信号発生
回路１００３の動作を説明する。時刻ｔ₀ のクロック信
号ＣＬＫ３の立下がりエッジで、ＲＡＳバッファ回路１
０３からＬレベルのｉｎｔ．／ＲＡＳおよびアドレスバ
ッファ１０７からＬレベルのｉｎｔ．ＢＡが活性化信号
発生回路１００３に取込まれると、バンクＢ１が活性化
され、活性化信号／ＡＣＴ１がＬレベルとなる。

【０１１３】続いて、時刻ｔ₁ のクロック信号ＣＬＫ３
の立下がりエッジでＲＡＳバッファ回路１０３からＬレ
ベルのｉｎｔ．／ＲＡＳおよびアドレスバッファ１０７
からＨレベルのｉｎｔ．ＢＡが活性化信号発生回路１０
０３に取込まれると、バンクＢ２が活性化され、活性化
信号／ＡＣＴ２がＬレベルとなる。

【０１１４】バンクＢ１，Ｂ２が同時に活性化される場
合、メモリセルにアクセスするために動作する回路が、
１つのバンクのみにおいてアクセスする場合に比べて多
くなる。そこで、上記活性化信号／ＡＣＴ１，／ＡＣＴ
２により動作する以下に示すようなＶＤＣ回路を設け
る。

【０１１５】図１３は、図１０のＶＤＣ回路１００１の
一例であるＶＤＣ回路１３００を示す回路図である。

【０１１６】図１３を参照して、ＶＤＣ回路１３００
は、活性化信号／ＡＣＴ１により活性化されｉｎｔ．Ｖ
ｃｃを出力する内部電源電圧出力回路１３０１と、活性
化信号／ＡＣＴ２により活性化されｉｎｔ．Ｖｃｃを出
力する内部電源電圧出力回路１３０３とを備える。内部
電源電圧出力回路１３０１と内部電源電圧出力回路１３
０３とは回路構成は全く同一である。

【０１１７】内部電源電圧出力回路１３０１は、差動増
幅器１３０５と、ＰＭＯＳトランジスタ１３０７，１３
０９と、インバータ１３１１とを備える。

【０１１８】差動増幅器１３０５は、さらに、ＰＭＯＳ
トランジスタ１３１３，１３１４と、ＮＭＯＳトランジ
スタ１３１５〜１３１７とを備える。

【０１１９】差動増幅器の反転入力端子には基準電圧Ｖ
ｒｅｆが与えられ、非反転端子にはｉｎｔ．Ｖｃｃ出力
ノードＮ３の電圧がフィードバックされ、出力端子はＰ
ＭＯＳトランジスタ１３０７のゲート電極とＰＭＯＳト
ランジスタ１３０９のドレイン電極とに接続されてい
る。ＰＭＯＳトランジスタ１３０７のソース電極はｅｘ
ｔ．Ｖｃｃに接続され、ドレイン電極は内部電源電圧出
力ノードＮ１に接続されている。

【０１２０】ＰＭＯＳトランジスタ１３１３のソース電
極はｅｘｔ．Ｖｃｃに接続され、ゲート電極はＰＭＯＳ
トランジスタ１３１４のゲート電極とドレイン電極とに
接続され、ドレイン電極は出力端子に接続されている。
ＰＭＯＳトランジスタ１３１４のソース電極はｅｘｔ．
Ｖｃｃに接続されている。ＮＭＯＳトランジスタ１３１
５のゲート電極には基準電圧Ｖｒｅｆが入力され、ソー
ス電極はＮＭＯＳトランジスタ１３１７のドレイン電極
に接続されている。ＮＭＯＳトランジスタ１３１６のゲ
ート電極は内部電源電圧出力ノードＮ１に接続され、ソ
ース電極はＮＭＯＳトランジスタ１３１７のドレイン電
極に接続されている。ＮＭＯＳトランジスタ１３１７の
ドレイン電極は接地され、ゲート電極にはインバータを
介して活性化信号／ＡＣＴ１が入力される。

【０１２１】内部電源電圧出力回路１３０１の出力ノー
ドと内部電源電圧出力回路１３０３の出力ノードとはｉ
ｎｔ．Ｖｃｃ出力ノードＮ３で接続され、ｉｎｔ．Ｖｃ
ｃ出力ノードＮ３は、メモリセルアレイ１１３に接続さ
れている。

【０１２２】バンクＢ１が活性化されていないとき、活
性化信号／ＡＣＴ１はＨレベルで、差動増幅器１３０５
内のＮＭＯＳトランジスタ１３１７はオンしているの
で、差動増幅器１３０５は動作せず、また、ＰＭＯＳト
ランジスタ１３０９がオンしているので、ＰＭＯＳトラ
ンジスタ１３０７のゲート電極にＰＭＯＳトランジスタ
１３０９を介してｅｘｔ．Ｖｃｃが与えられ、ＰＭＯＳ
トランジスタ１３０７はオフしているため、ｉｎｔ．Ｖ
ｃｃ出力ノードＮ３にｉｎｔ．Ｖｃｃが出されない。

【０１２３】バンクＢ１が活性化されるとき、活性化信
号／ＡＣＴ１がＬレベルになると、差動増幅器１３０５
内のＮＭＯＳトランジスタ１３１７がオンして差動増幅
器１３０５が動作する。また、ＰＭＯＳトランジスタ１
３０９がオフして、ＰＭＯＳトランジスタ１３０７のゲ
ート電極にはｅｘｔ．Ｖｃｃが与えられず、差動増幅器
１３０５の出力端子の電圧が与えられ、この電圧により
ＰＭＯＳトランジスタ１３０７が制御され、ｅｘｔ．Ｖ
ｃｃをもとにｉｎｔ．Ｖｃｃがｉｎｔ．Ｖｃｃ出力ノー
ドＮ３に出力される。

【０１２４】内部電源電圧出力回路１３０３についても
上記内部電源電圧出力回路１３０１と同様に、バンクＢ
２が活性化されていないとき、活性化信号／ＡＣＴ２は
Ｈレベルで、ＮＭＯＳトランジスタ１３１７がオフし、
ＰＭＯＳトランジスタ１３０９がオンして、ｉｎｔ．Ｖ
ｃｃ出力ノードＮ３にｉｎｔ．Ｖｃｃが出力されず、バ
ンクＢ２が活性化されるとき、活性化信号／ＡＣＴ２が
Ｌレベルとなり、ｅｘｔ．Ｖｃｃをもとにｉｎｔ．Ｖｃ
ｃがｉｎｔ．Ｖｃｃ出力ノードＮ３に出力される。

【０１２５】したがって、本発明の実施の形態７の半導
体記憶装置１３００は、ＶＤＣ回路がバンクごとに内部
電源電圧出力回路を有するので、あるバンクから他のバ
ンクへの切換わりが内部電源電圧出力回路の応答時間よ
り短くなっても、安定して内部電源電圧をバンクに供給
することが可能である。

【０１２６】また、複数のバンクが同時に活性化される
場合には、各バンクに対応する内部電源電圧出力回路が
各々動作するので、ＶＤＣ回路の内部電源電圧供給能力
が向上し、安定した内部電源電圧を供給することが可能
である。

【０１２７】（８） 実施の形態８ 本発明の実施の形態８の半導体記憶装置は、図１０の実
施の形態７の半導体記憶装置１０００において、ＶＤＣ
回路１００１を、以下に示す図１４のＶＤＣ回路１４０
０に置換えたものである。

【０１２８】この実施例においても、簡単のために、メ
モリセルアレイ１１３が２つのバンクＢ１，Ｂ２に分割
されている場合について説明する。

【０１２９】図１４は、本発明の実施の形態８の半導体
記憶装置に含まれているＶＤＣ回路１４００を示す回路
図である。

【０１３０】図１４を参照して、ＶＤＣ回路１４００
は、カレントミラー型の差動増幅器１３０５と、ＮＯＲ
回路１４０６と、ｉｎｔ．Ｖｃｃ出力ノードＮ３に電圧
を出力する電圧出力回路１４１５，１４１６とを備え
る。

【０１３１】差動増幅器１３０５は、さらに、ＰＭＯＳ
トランジスタ１４１３，１４１４と、ＮＭＯＳトランジ
スタ１３１５〜１３１７とを備える。

【０１３２】電圧出力回路１４１５は、さらに、ＰＭＯ
Ｓトランジスタ１４０７，１４０８を備え、電圧出力回
路１４１６は、さらに、ＰＭＯＳトランジスタ１４０
９，１４１０を備える。

【０１３３】電圧発生回路１４１５はバンクＢ１に供給
するためのｉｎｔ．Ｖｃｃを出力するための回路であ
り、電圧発生回路１４１６はバンクＢ２に供給するため
のｉｎｔ．Ｖｃｃを出力するための回路である。

【０１３４】差動増幅器１３０５において、ＰＭＯＳト
ランジスタ１３１３のソース電極はｅｘｔ．Ｖｃｃに接
続され、ドレイン電極は出力端子に接続され、ゲート電
極はＰＭＯＳトランジスタ１３１４ゲート電極とドレイ
ン電極とに接続されている。ＰＭＯＳトランジスタ１３
１４のソース電極はｅｘｔ．Ｖｃｃに接続されている。
ＮＭＯＳトランジスタ１３１５のドレイン電極は出力端
子に接続され、ゲート電極には基準電圧Ｖｒｅｆが与え
られる。ＮＭＯＳトランジスタ１３１６のドレイン電極
はＮＭＯＳトランジスタ１３１７のドレイン電極に接続
され、ソース電極はＮＭＯＳトランジスタ１３１７のド
レイン電極に接続され、ゲート電極はｉｎｔ．Ｖｃｃ出
力ノードＮ３に接続されている。ＮＭＯＳトランジスタ
１３１７のソース電極は接地され、ゲート電極はＮＯＲ
回路１４０６の出力ノードに接続されている。ＮＯＲ回
路１４０６の一方の入力ノードには活性化信号／ＡＣＴ
１が、他方の入力ノードには活性化／ＡＣＴ２が入力さ
れている。

【０１３５】電圧出力回路１４１５において、ＰＭＯＳ
トランジスタ１４０７のソース電極はｅｘｔ．Ｖｃｃに
接続され、ドレイン電極はＰＭＯＳトランジスタ１４０
８のソース電極に接続され、ゲート電極に活性化信号／
ＡＣＴ１が入力される。ＰＭＯＳトランジスタ１４０８
のドレイン電極はｉｎｔ．Ｖｃｃ出力ノードＮ３に接続
され、ゲート電極は差動増幅器１３０５の出力端子に接
続されている。

【０１３６】電圧出力回路１４１６において、ＰＭＯＳ
トランジスタ１４０９のソース電極はｅｘｔ．Ｖｃｃに
接続され、ドレイン電極はＰＭＯＳトランジスタ１４１
０のソース電極に接続され、ゲート電極には活性化信号
／ＡＣＴ２が入力される。ＰＭＯＳトランジスタ１４１
０のドレイン電極はｉｎｔ．Ｖｃｃ出力ノードＮ３に接
続され、ゲート電極き差動増幅器１３０５の出力端子に
接続されている。

【０１３７】バンクＢ１，Ｂ２がともに活性化されてい
ないとき、活性化信号／ＡＣＴ１，ＡＣＴ２はともにＨ
レベルであるので、ＮＯＲ回路１４０６の出力はＬレベ
ルであり、差動増幅器１３０５内のＮＭＯＳトランジス
タ１３１７がオフ状態であるので、差動増幅器１３０５
は動作しない。また、ＰＭＯＳトランジスタ１４０７，
１４０９もオフ状態であるので、ｉｎｔ．Ｖｃｃ出力ノ
ードＮ３にはｉｎｔ．Ｖｃｃが出力されない。

【０１３８】いずれか一方のバンク、たとえば、バンク
Ｂ１のみが活性化されるとき、活性化信号／ＡＣＴ１は
Ｌレベル、／ＡＣＴ２はＨレベルとなるので、ＮＯＲ回
路１４０６の出力はＬレベルとなり、ＮＭＯＳトランジ
スタ１３１７がオンして差動増幅器１３０５が動作す
る。また、ＰＭＯＳトランジスタ１４０７がオンするの
で、差動増幅器１３０５の出力により制御されたＰＭＯ
Ｓトランジスタ１４０８を介して、ｅｘｔ．Ｖｃｃをも
とに、バンクＢ１に供給されるためのｉｎｔ．Ｖｃｃが
ｉｎｔ．Ｖｃｃ出力ノードＮ３に発生される。

【０１３９】バンクＢ２のみが活性化されるときは、活
性化信号／ＡＣＴ２がＬレベル、活性化信号／ＡＣＴ１
がＨレベルとなり、ＮＭＯＳトランジスタ１３１７とＰ
ＭＯＳトランジスタ１４０９とがオンして、ｅｘｔ．Ｖ
ｃｃをもとに、差動増幅器１３０５の出力により制御さ
れたＰＭＯＳトランジスタ１４１０を介して、バンクＢ
２に供給されるためのｉｎｔ．Ｖｃｃがｉｎｔ．Ｖｃｃ
出力ノードに発生される。

【０１４０】さらに、バンクＢ１，Ｂ２の両方が活性化
されるときは、活性化信号／ＡＣＴ１，／ＡＣＴ２とが
ともにＬレベルとなり、ＮＭＯＳトランジスタ１３１７
と２つＰＭＯＳトランジスタ１４０７，１４０９とがオ
ンし、差動増幅器１３０５の出力により制御されたＰＭ
ＯＳトランジスタ１４０８，１４１０を介して、ｉｎ
ｔ．Ｖｃｃ出力ノードＮ３にバンクＢ１，Ｂ２に供給す
るためのｉｎｔ．Ｖｃｃが発生される。

【０１４１】よって、両方のバンクが活性化されると
き、バンク１つのみが活性化されるときと比較してｉｎ
ｔ．Ｖｃｃの供給能力が向上するので、両方のバンクに
安定したｉｎｔ．Ｖｃｃを供給することができる。

【０１４２】以上のように、本発明の実施の形態８の半
導体記憶装置は、活性化されるバンクに応じてｉｎｔ．
Ｖｃｃの供給能力が変化するので、常に安定したｉｎ
ｔ．Ｖｃｃを供給することが可能である。

【０１４３】メモリセルアレイが複数のバンクに分割さ
れている場合は、バンクＢ１，Ｂ２に対応して設けられ
た電圧発生回路１４１５，１４１６と同様な、活性化信
号と差動増幅器１３０５の出力とにより動作する電圧発
生回路を内部電圧出力ノードＮ３に接続していればよ
い。

【０１４４】図１５は図１４のＶＤＣ回路１４００の改
良例であるＶＤＣ回路１５００を示す回路図である。

【０１４５】図１５を参照して、ＶＤＣ回路１５００
は、図１４のＶＤＣ回路１４００のＮＯＲ回路１４０６
とＮＭＯＳトランジスタ１３１７とを、ＮＭＯＳトラン
ジスタ１５０１，１５０２とインバータ１５０３，１５
０４とに置換えたものである。

【０１４６】ＮＭＯＳトランジスタ１５０１，１５０２
のドレイン電極はＮＭＯＳトランジスタ１３１５のソー
ス電極に接続され、ソース電極は接地電圧が与えられて
いる。インバータ１５０３には活性化信号／ＡＣＴ１が
入力され、インバータ１５０３の出力はＮＭＯＳトラン
ジスタ１５０１のゲート電極に与えられる。インバータ
１５０４には活性化信号／ＡＣＴ２が入力され、インバ
ータ１５０４の出力はＮＭＯＳトランジスタ１５０２の
ゲート電極に与えられる。

【０１４７】たとえば、バンクＢ１が活性化されるとき
は、活性化信号／ＡＣＴ１がＬレベルとなり、ＮＭＯＳ
トランジスタ１５０１がオンして、差動増幅器１３０５
はＮＭＯＳトランジスタ１５０１により決定される所定
の電圧利得となる。

【０１４８】バンクＢ２が活性化されるときは、活性化
信号／ＡＣＴ２がＬレベルとなり、ＮＭＯＳトランジス
タ１５０２がオンして差動増幅器１３０５はＮＭＯＳト
ランジスタ１５０２により決定される所定の電圧利得と
なる。

【０１４９】バンクＢ１，Ｂ２の両方が活性化されると
きは、活性化信号／ＡＣＴ１，／ＡＣＴ２がともにＬレ
ベルとなってＮＭＯＳトランジスタ１５０１，１５０２
がオンするので、差動増幅器１３０５は、ＮＭＯＳトラ
ンジスタ１５０１，１５０２により決定される所定の電
圧利得となる。しかも、このときの電圧利得は、１つの
バンクのみが活性化されるときと比較して、より大きな
電圧利得となる。

【０１５０】以上のように、本発明の実施の形態８の半
導体記憶装置にＶＤＣ回路１５００を用いれば、ＶＤＣ
回路１４００を用いた場合の効果に加えて、活性化され
るバンクに対応して差動増幅器の電圧利得を変えること
ができるので、活性化されるバンクに応じてｉｎｔ．Ｖ
ｃｃの供給能力の変化を調整することが可能となる。

【０１５１】（９） 実施の形態９ 次に、メモリセルアレイ内の複数のバンクをまとめてい
くつかのグループを作り、それらのグループに対応して
ＶＤＣ回路がｉｎｔ．Ｖｃｃを供給するようにした例を
以下に示す。

【０１５２】ここでは、一例として、メモリセルアレイ
を４つのバンクに分割した場合について説明する。

【０１５３】図１６は、本発明の実施の形態９の半導体
記憶装置の主要部分１６００の構成を示すブロック図で
ある。

【０１５４】実施の形態９の半導体記憶装置は、実施の
形態７の図１０の半導体記憶装置１０００と同様に、Ｒ
ＡＳバッファ１０３とアドレスバッファ１０７と活性化
信号発生回路１００３とを備え（図示せず）、活性化信
号／ＡＣＴ１〜／ＡＣＴ４は、活性化信号発生回路１０
０３により出力される。

【０１５５】図１６を参照して、半導体記憶装置の主要
部分１６００は、４つのバンクＢ１〜Ｂ４に分割された
メモリセルアレイ１１３と、メモリセルアレイ１１３に
ｉｎｔ．Ｖｃｃを供給するＶＤＣ回路１６１０と、ＡＮ
Ｄ回路１６０５，１６０７とを備える。

【０１５６】ＶＤＣ回路１６１０は、さらに、内部電源
電圧出力回路１６０１，１６０３を備える。

【０１５７】この内部電源電圧出力回路１６０１，１６
０３を備えるＶＤＣ回路１６１０は、実施の形態７の図
１３の内部電圧出力回路１３０１，１３０３を備えるＶ
ＤＣ回路１３００と同様の回路である。

【０１５８】バンクＢ１，Ｂ２をグループＧ１、バンク
Ｂ３，Ｂ４をグループＧ２とする。ＡＮＤ回路１６０５
の一方の入力ノードには、バンクＢ１が活性化されると
きにＬレベルとなる活性化信号／ＡＣＴ１が入力され、
他方の入力ノードには、バンクＢ２が活性化されるとき
にＬレベルとなる活性化信号／ＡＣＴ２が入力される。
ＡＮＤ回路１６０７の一方の入力ノードには、バンクＢ
３が活性化されるときにＬレベルとなる活性化信号／Ａ
ＣＴ３が入力され、他方の入力ノードには、バンクＢ４
が活性化されるときにＬレベルとなる活性化信号／ＡＣ
Ｔ４が入力される。

【０１５９】グループＧ１内のバンクＢ１，Ｂ２の少な
くとも一方が活性化されるとき、ＡＮＤ回路１６０５か
ら出力される制御信号／ＡＣＴＧ１はＬレベルとなる。
内部電源電圧出力回路１６０１は、この制御信号／ＡＣ
ＴＧ１が図１３の内部電源電圧出力回路１３０１に活性
化信号／ＡＣＴ１の代わりに入力された回路と全く同様
であるので、制御信号／ＡＣＴＧ１がＬレベルのときｉ
ｎｔ．Ｖｃｃが発生し、バンクＢ１，Ｂ２に供給され
る。なお、そのときバンクＢ３，Ｂ４はプリチャージさ
れる。

【０１６０】また、グループＧ２内のバンクＢ３，Ｂ４
の少なくとも一方が活性化されるとき、ＡＮＤ回路１６
０７から出力される制御信号／ＡＣＴＧ２はＬレベルと
なる。内部電源電圧出力回路１６０３は、この制御信号
／ＡＣＴＧ２が図１３の内部電源電圧出力回路１３０１
に活性化信号／ＡＣＴ１の代わりに入力された回路と全
く同様であるので、制御信号／ＡＣＴＧ２がＬレベルの
ときｉｎｔ．Ｖｃｃが発生し、バンクＢ３，Ｂ４に供給
される。なお、そのときバンクＢ１，Ｂ２はプリチャー
ジされる。

【０１６１】したがって、本発明の実施の形態９の半導
体記憶装置は、複数のバンクがいくつかのグループに分
割され、グループごとに内部電圧出力回路が設けられて
いるので、、あるグループ内のバンクから他のグループ
内のバンクへの切換わりが内部電源電圧出力回路の応答
時間より短くなっても、安定した内部電源電圧を供給す
ることが可能である。

【０１６２】また、メモリセルアレイ内のバンク分割数
が多い場合に、アクセスされるバンクが換わっても、同
一グループ内であれば、内部電源電圧出力回路を切換え
る必要がないので、安定した内部電源電圧を供給するこ
とが可能である。

【０１６３】（１０） 実施の形態１０ 図１７は、本発明の実施の形態１０の半導体記憶装置の
主要部分１７００の構成を示すブロック図である。

【０１６４】ここでは、メモリセルアレイが８つのバン
クＢ１〜Ｂ８に分割された場合について説明する。

【０１６５】図１７を参照して、実施の形態１０の半導
体記憶装置の主要部分１７００は、８つのバンクＢ１〜
Ｂ８に分割されメモリセルアレイ１１３と、ＶＤＣ回路
１７０１，１７０３と、ＡＮＤ回路１６０５〜１６０８
とを備える。

【０１６６】ＶＤＣ回路１７０１，１７０３は、実施の
形態８の図１４のＶＤＣ回路１４００または図１５のＶ
ＤＣ回路１５００と同一の回路である。

【０１６７】バンクＢ１〜Ｂ４をグループＧ１、バンク
Ｂ５〜Ｂ８をグループＧ２とする。活性化信号／ＡＣＴ
１〜／ＡＣＴ８は、それぞれ、バンクＢ１〜Ｂ８が活性
化されるときＬレベルとなる。

【０１６８】ＡＮＤ回路１６０５の一方の入力ノードに
は活性化信号／ＡＣＴ１が入力され、他方の入力ノード
には活性化信号／ＡＣＴ２が入力され、その出力ノード
はＶＤＣ回路１７０１の一方の入力ノードに接続されて
いる。ＡＮＤ回路１６０６の一方の入力ノードには活性
化信号／ＡＣＴ３が入力され、他方の入力ノードには活
性化信号／ＡＣＴ４が入力され、その出力ノードはＶＤ
Ｃ回路１７０１の他方の入力ノードに接続されている。

【０１６９】ＡＮＤ回路１６０７の一方の入力ノードに
は活性化信号／ＡＣＴ５が入力され、他方の入力ノード
には活性化信号／ＡＣＴ６が入力され、その出力ノード
はＶＤＣ回路１７０３の一方の入力ノードに接続されて
いる。ＡＮＤ回路１６０８の一方の入力ノードには活性
化信号／ＡＣＴ７が入力され、他方の入力ノードには活
性化信号／ＡＣＴ８が入力され、その出力ノードがＶＤ
Ｃ回路１７０３の他方の入力ノードに接続されている。

【０１７０】ＶＤＣ回路１７０１の出力ノードとＶＤＣ
回路１７０３の出力ノードとはｉｎｔ．Ｖｃｃ出力ノー
ドＮ３で接続され、メモリセルアレイ１１３に接続され
ている。

【０１７１】バンクＢ１，Ｂ２の少なくとも一方が活性
化されるとき、ＡＮＤ回路１６０５から出力される制御
信号／ＡＣＴＧ１１はＬレベルとなる。また、バンクＢ
３，Ｂ４の少なくとも一方が活性化されるとき、ＡＮＤ
回路１６０６から出力される制御信号／ＡＣＴＧ１２は
Ｌレベルとなる。

【０１７２】ＶＤＣ回路１７０１は、この制御信号／Ａ
ＣＴＧ１１，／ＡＣＴＧ１２が、実施の形態８の図１４
のＶＤＣ回路１４００に活性化信号／ＡＣＴ１，ＡＣＴ
２の代わりに入力された回路と全く同様であるので、制
御信号／ＡＣＴＧ１１，／ＡＣＴＧ１２のうちの少なく
とも一方がＬレベルのときｉｎｔ．Ｖｃｃが発生し、バ
ンクＢ１〜Ｂ４のうち活性化されているバンクに供給さ
れる。そのときその他のバンクはプリチャージされる。
また、制御信号／ＡＣＴＧ１１と制御信号／ＡＣＴＧ１
２とがともにＬレベルのとき（すなわちバンクＢ１，Ｂ
２の少なくとも一方と、バンクＢ３，Ｂ４の少なくとも
一方とが活性化されるとき）は、実施の形態８で述べた
のと全く同様にしてｉｎｔ．Ｖｃｃの供給能力が向上す
る。

【０１７３】グループＧ２についても上記グループＧ１
の場合と同様であり、バンクＢ５，Ｂ６の少なくとも一
方が活性化されるときＡＮＤ回路１６０７から出力され
る制御信号／ＡＣＴＧ２１はＬレベルとなり、バンクＢ
７，Ｂ８の少なくとも一方が活性化されるとき、ＡＮＤ
回路１６０８から出力される制御信号／ＡＣＴＧ２２は
Ｌレベルとなる。

【０１７４】ＶＤＣ回路１７０３は、この制御信号／Ａ
ＣＴＧ２１，／ＡＣＴＧ２２が、実施の形態８の図１４
のＶＤＣ回路１４００に活性化信号／ＡＣＴ１，／ＡＣ
Ｔ２の代わりに入力された回路と全く同様であるので、
制御信号／ＡＣＴＧ２１，／ＡＣＴＧ２２のうち少なく
とも一方がＬレベルのときｉｎｔ．Ｖｃｃが発生し、バ
ンクＢ５〜Ｂ８のうち活性化されているバンクに供給さ
れる。そのとき、その他のバンクはプリチャージされ
る。

【０１７５】また、制御信号／ＡＣＴＧ２１と制御信号
／ＡＣＴＧ２２とがともにＬレベルのとき（すなわち、
バンクＢ５，Ｂ６少なくとも一方と、バンクＢ７，Ｂ８
の少なくとも一方とが活性化されるとき）は、実施の形
態８で述べたのと全く同様にｉｎｔ．Ｖｃｃの供給能力
が向上する。

【０１７６】以上のように、本発明の実施の形態１０の
半導体記憶装置は、あるグループ内のバンクから他のグ
ループ内のバンクへの切換わりがＶＤＣ回路の応答時間
より短くなっても、安定した内部電源電圧を供給するこ
とが可能である。また、メモリセルアレイ内のバンク分
割数が多い場合に、アクセスされるバンクが換わって
も、同一グループ内であれば、ＶＤＣ回路を切換える必
要がないので、安定した内部電源電圧を供給することが
可能である。

【０１７７】さらに、実施の形態８の半導体記憶装置の
場合と同様に、活性化されるバンク数に応じてＶＤＣ回
路の内部電源電圧供給能力を向上させることが可能であ
る。

【０１７８】ここで、ＶＤＣ回路１７０１，１７０３
は、図１５のＶＤＣ回路１５００と同様の回路を用いる
こともできる。

【０１７９】（１１） 実施の形態１１ 活性化されるバンク数に対応してＶＤＣ回路のｉｎｔ．
Ｖｃｃ供給能力が変化するようにした例を次に示す。

【０１８０】図１８は、本発明の実施の形態１１の半導
体記憶装置１８００の構成を示すブロック図である。

【０１８１】図１８を参照して、半導体記憶装置１８０
０は、４つのバンクＢ１〜Ｂ２に分割されたメモリセル
アレイ１１３と、アドレスバッファ１０７と、活性化信
号発生回路１０３と、活性化されるバンクの数をカウン
トするカウント回路１８０３と、ＶＤＣ回路１８０１と
を備える。

【０１８２】メモリセルアレイ１１３は、アドレスバッ
ファ１０７と、ＶＤＣ回路１８０１のｉｎｔ．Ｖｃｃ出
力ノードＮ３とに接続されている。活性化信号発生回路
１０３はアドレスバッファ１０７に接続されている。カ
ウント回路１８０３は活性化信号発生回路１０３の出力
ノードに接続されている。ＶＤＣ回路１８０１はカウン
ト回路１８０３の出力ノードに接続されている。

【０１８３】ここで、一例として、バンクＢ１，Ｂ３が
活性化される場合について説明する。

【０１８４】実施の形態７の図１０で説明したように、
ｉｎｔ．／ＲＡＳ，クロック信号ＣＬＫ３，およびアド
レスバッファ１０７からのｉｎｔ．ＢＡとに応答して、
活性化信号発生回路１０３で、活性化されるバンクＢ
１，Ｂ３に対応するＬレベルの活性化信号／ＡＣＴ１，
／ＡＣＴ３と、Ｈレベルの活性化信号／ＡＣＴ２，／Ａ
ＣＴ４とが出力される。

【０１８５】カウント回路１８０３で、入力されたＬレ
ベルの活性化信号／ＡＣＴ１，／ＡＣＴ３により、活性
化されるバンク数が２とカウントされる。カウント回路
１８０３は、バンク数２に対応させて、Ｌレベルに立下
げられた制御信号／ＣＮＴ１，／ＣＮＴ２をＶＤＣ回路
１８０１に出力する活性化されるバンク数が１つである
場合は制御信号／ＣＮＴ１のみがＬレベルに立下げら
れ、３つの場合は制御信号／ＣＮＴ１〜／ＣＮＴ３がＬ
レベルに立下げられ、４つであれば、すべての制御信号
／ＣＮＴ１〜／ＣＮＴ４がＬレベルに立下げられる。

【０１８６】ＶＤＣ回路１８０１は、制御信号／ＣＮＴ
１，／ＣＮＴ２により、２つのバンクに十分なｉｎｔ．
Ｖｃｃを供給できるようにｉｎｔ．Ｖｃｃの供給能力が
向上する。

【０１８７】図１９は、図１８のＶＤＣ回路１８０１の
一例であるＶＤＣ回路１９００を示す回路図である。

【０１８８】図１９を参照して、ＶＤＣ回路１９００
は、差動増幅器１３０５と、ＮＯＲ回路１９０１と、ｅ
ｘｔ．Ｖｃｃに基づいてｉｎｔ．Ｖｃｃ出力ノードＮ３
に電圧を発生し供給する電圧発生回路１９２１〜１９２
４とを備える。

【０１８９】差動増幅器１３０５は、図１３などに示し
た差動増幅器１３０５と同一のものであり、差動増幅器
１３０５内のＮＭＯＳトランジスタ１３１７のゲート電
極にはＮＯＲ回路１９０１の出力ノードが接続されてい
る。

【０１９０】電圧発生回路１９２１はＰＭＯＳトランジ
スタ１９０３，１９０４を、電圧発生回路１９２２はＰ
ＭＯＳトランジスタ１９０５，１９０６を、電圧発生回
路１９２３はＰＭＯＳトランジスタ１９０７，１９０８
を、電圧発生回路１９２４はＰＭＯＳトランジスタ１９
０９，１９１０を備える。

【０１９１】電圧発生回路１９２１において、ＰＭＯＳ
トランジスタ１９０３のソース電極は外部電源ノードに
接続され、ドレイン電極はＰＭＯＳトランジスタ１９０
３のソース電極に接続され、ゲート電極には制御信号／
ＣＮＴ１が入力されている。ＰＭＯＳトランジスタ１９
０４のドレイン電極はｉｎｔ．Ｖｃｃ出力ノードＮ３に
接続され、ゲート電極は差動増幅器１３０５の出力ノー
ドに接続されている。

【０１９２】電圧発生回路１９２２において、ＰＭＯＳ
トランジスタ１９０５のソース電極は外部電源ノードに
接続され、ドレイン電極はＰＭＯＳトランジスタ１９０
５のソース電極に接続され、ゲート電極には制御信号／
ＣＮＴ２が入力されている。ＰＭＯＳトランジスタ１９
０６のドレイン電極はｉｎｔ．Ｖｃｃ出力ノードＮ３に
接続され、ゲート電極は差動増幅器１３０５の出力ノー
ドに接続されている。

【０１９３】電圧発生回路１９２３において、ＰＭＯＳ
トランジスタ１９０７のソース電極は外部電源ノードに
接続され、ドレイン電極はＰＭＯＳトランジスタ１９０
７のソース電極に接続され、ゲート電極には制御信号／
ＣＮＴ３が入力されている。ＰＭＯＳトランジスタ１９
０８のドレイン電極はｉｎｔ．Ｖｃｃ出力ノードＮ３に
接続され、ゲート電極は差動増幅器１３０５の出力ノー
ドに接続されている。

【０１９４】電圧発生回路１９２４において、ＰＭＯＳ
トランジスタ１９０９のソース電極は外部電源ノードに
接続され、ドレイン電極はＰＭＯＳトランジスタ１９０
９のソース電極に接続され、ゲート電極には制御信号／
ＣＮＴ４が入力されている。ＰＭＯＳトランジスタ１９
１０のドレイン電極はｉｎｔ．Ｖｃｃ出力ノードＮ３に
接続され、ゲート電極は差動増幅器１３０５の出力ノー
ドに接続されている。

【０１９５】ＮＯＲ回路１９０１には制御信号／ＣＮＴ
１〜／ＣＮＴ４が入力される。すなわち、いずれか１つ
のバンクが活性化されればＮＯＲ回路１９０１の出力は
Ｌレベルとなり、差動増幅器１３０５は動作する。

【０１９６】上記の例のように活性化されたバンクが２
つの場合、制御信号／ＣＮＴ１，／ＣＮＴ２がＬレベ
ル、／ＣＮＴ３，．ＣＮＴ４がＨレベルであるから、電
圧発生回路１９２１，１９２２においてＰＭＯＳトラン
ジスタ１９０３，１９０５がオンし、差動増幅器１３０
５の出力により制御されたＰＭＯＳトランジスタ１９０
４，１９０６を介してｉｎｔ．Ｖｃｃがｉｎｔ．Ｖｃｃ
出力ノードＮ３に供給される。電圧発生回路１９２３，
１９２４においては、ＰＭＯＳトランジスタ１９０７，
１９０９がオフしているので、電圧発生回路１９２３，
１９２４からは電圧が供給されない。

【０１９７】以上のように、本発明の実施の形態１１の
半導体記憶装置１８００は、活性化されているバンクの
数に対応してｉｎｔ．Ｖｃｃの供給能力が変化するの
で、アクセスされるバンク数が換わっても安定した内部
電源電圧を供給することが可能である。

【０１９８】上記の例のＶＤＣ回路１８０１は、実施の
形態８の図１４のＶＤＣ回路１４００を４つのバンクに
対応させ、活性化信号の代わりに制御信号／ＣＮＴ１〜
／ＣＮＴ４により動作するように適用した回路であった
が、同様にして、図１５のＶＤＣ回路１５００や実施の
形態７の図１３の内部電源供給回路１３００を適用した
り、実施の形態９の図１６の半導体記憶装置１６００や
実施の形態１０の図１７の半導体記憶装置１７００のよ
うに、制御信号／ＣＮＴ１〜／ＣＮＴ４のグループ化を
利用して、バンク数の範囲に応じてＶＤＣ回路から適当
なｉｎｔ．Ｖｃｃを供給するようにすることも可能であ
り、上記の実施の形態１１の効果に加えて、前述の各々
の実施の形態と同様の効果を得ることができる。

【０１９９】（１２） 実施の形態１２ 図２０は、本発明の実施の形態１２の半導体記憶装置２
０００の構成を示す回路図である。

【０２００】ここでは、一例として、メモリセルアレイ
が２つのバンクに分割された場合について説明する。

【０２０１】図２０を参照して、半導体記憶装置２００
０は、２つのバンクＢ１，Ｂ２に分割されたメモリセル
アレイ１１３と、メモリセルアレイ１１３内のバンクＢ
１，Ｂ２にｉｎｔ．Ｖｃｃを供給する内部電源電圧出力
回路１３０１，１３０３と、ｉｎｔ．Ｖｃｃを供給する
ための内部電源線２００１Ｂ１，２００１Ｂ２と、メモ
リセルアレイに接地電圧を供給するためのグラウンド線
２００３Ｂ１，２００３Ｂ２と、デカップリングキャパ
シタ２０２０とを備える。

【０２０２】バンクＢ１は、さらに、複数のメモリセル
ＭＣｎと、複数のワード線ＷＬｎおよび複数のビット線
対ＢＬｎ，／ＢＬｎと、複数のセンスアンプＳＡｎとを
備える。

【０２０３】内部電源線２００１Ｂ１は内部電源電圧出
力回路１３０１のｉｎｔ．Ｖｃｃ出力ノードＮ３に接続
され、バンクＢ１において、複数のセンスアンプＳＡｎ
に接続されている。２００３Ｂ１は、デカップリングキ
ャパシタ２０２０を介して接地電圧が与えられている。
メモリセルＭＣｎはワード線ＷＬｎおよびビット線対Ｂ
Ｌｎ，／ＢＬｎに接続され、ビット線対ＢＬｎ，／ＢＬ
ｎの各々はセンスアンプに接続されている。

【０２０４】内部電源線２００１Ｂ２も同様に、内部電
源電圧出力回路１３０３のｉｎｔ．Ｖｃｃ出力ノードＮ
３に接続され、バンクＢ２において、複数のセンスアン
プＳＡｎに接続されている。グラウンド線２００３Ｂ２
は、グラウンド線２００３Ｂ１とメモリセルアレイ１１
３外部で接続され、デカップリングキャパシタ２０２０
を介して接地電圧が与えられている。バンクＢ２内のメ
モリセルＭＣｎもまたワード線ＷＬｎおよびビット線対
ＢＬｎ，／ＢＬｎに接続され、センスアンプＳＡｎに接
続されている。

【０２０５】ここで、内部電源線２００１Ｂ１，２００
１Ｂ２は、互いにメモリセルアレイ１１３内部および外
部で電気的に非接続である。また、グラウンド線２００
３Ｂ１，２００３Ｂ２もまた、メモリセルアレイ１１３
部内で非接続である。

【０２０６】内部電源電圧出力回路１３０１，１３０３
は、実施の形態７の図１３の内部電源電圧出力回路１３
０１，１３０３と全く同様の回路である。

【０２０７】バンクＢ１が活性化されるときＬレベルと
なる活性化信号／ＡＣＴ１により、内部電源電圧出力回
路１３０１が動作し、ｉｎｔ．Ｖｃｃが２００１Ｂ１を
介してバンクＢ１に供給される。バンクＢ２が活性化さ
れるときは、Ｌレベルとなる活性化信号／ＡＣＴ２によ
り、内部電源電圧出力回路１３０３が動作し、ｉｎｔ．
Ｖｃｃが２００１Ｂ２を介してバンクＢ２に供給され
る。

【０２０８】バンクＢ１において、内部電源線２００１
Ｂ１は複数のセンスアンプＳＡｎに接続されており、ア
クセスされたメモリセルＭＣｎからデータが読出される
とき、ビット線対ＢＬｎ，／ＢＬｎにおける読出電圧は
センスアンプＳＡｎで増幅される。このときに、センス
アンプＳＡｎで電流が消費され、内部電源線２００１Ｂ
１，２００１Ｂ２やグラウンド線２００３Ｂ１，２００
３Ｂ２がそれぞれメモリセルアレイ１１３内部で電気的
に接続されていれば、データ読出電圧にノイズが載って
しまう。

【０２０９】しかし、このように、メモリセルアレイ１
１３内部で内部電源線やグラウンド線をバンクごとに完
全に分離すれば、ノイズは他のバンクに伝わりにくくな
る。

【０２１０】したがって、本発明の実施の形態１２の半
導体記憶装置２０００は、発生したノイズが他の活性化
されているバンクに伝わって誤動作が引起こされるよう
なことをほぼなくすことが可能となる。

【０２１１】（１３） 実施の形態１３ 図２１は、本発明の実施の形態１３の半導体記憶装置２
１００を示す回路図である。図２１を参照して、半導体
記憶装置２１００は、２つのバンクＢ１，Ｂ２に分割さ
れたメモリセルアレイ１１３と、バンクＢ１，Ｂ２に対
応して設けられたＶＤＣ回路２１０１と、メモリセルア
レイ１１３にｉｎｔ．Ｖｃｃを供給するための内部電源
線２００１Ｂ１，２００１Ｂ２と、メモリセルアレイ１
１３に接地電圧を供給するためのグラウンド線２００３
Ｂ１，２００３Ｂ２と、デカップリングキャパシタ２０
２０，２０２１とを備える。

【０２１２】バンクＢ１，Ｂ２の各々は、複数のワード
線と複数のビット線対とに接続された複数のメモリセル
と、それらのメモリセルにおいて読出または書込される
データを増幅するための複数のセンスアンプＳＡｎとを
さらに備える。これらの接続関係は、実施の形態１２の
半導体記憶装置２０００の場合と同一であるので、図示
および説明は省略する。

【０２１３】ＶＤＣ回路２１０１は、前述の実施の形態
７の図１３のＶＤＣ回路１３００、または実施の形態８
の図１４のＶＤＣ回路１４００、または図１５のＶＤＣ
回路１５００のいずれかと同様の回路てある。

【０２１４】ＶＤＣ回路２１０１には、バンクＢ１が活
性化されるときＬレベルとなる活性化信号／ＡＣＴ１
と、バンクＢ２が活性化されるときＬレベルとなる活性
化信号／ＡＣＴ２とが入力され、そのｉｎｔ．Ｖｃｃ出
力ノードＮ３は、内部電源線２００１Ｂ１，２００１Ｂ
２に接続されている。内部電源線２００１Ｂ１，２００
１Ｂ２は、メモリセルアレイ１１３内部では互いに電気
的に非接続であるが、メモリセルアレイ１１３外部で再
び接続され、その接続ノードはデカップリングキャパシ
タ２０２１の一方の電極に接続されている。デカップリ
ングキャパシタ２０２１の他方電極には接地電圧や電源
電圧などの一定の電圧が与えられている。

【０２１５】グラウンド線２００３Ｂ１，２００３Ｂ２
は、実施の形態１２の図２０の半導体記憶装置２０００
の場合と同様に、メモリセルアレイ１１３内部では電気
的に非接続であり、メモリセルアレイ１１３外部で接続
され、その接続ノードはデカップリングキャパシタ２０
２０の一方電極に接続されている。デカップリングキャ
パシタ２０２０の他方電極は接地電圧や電源電圧などの
一定の電圧が与えられている。

【０２１６】接地電圧線２００１Ｂ１，２００１Ｂ２
は、メモリセルアレイ１１３外部でも分離されているの
が理想的であるが、それができない場合でも、デカップ
リングキャパシタ２０２１を接続することにより、内部
電源線２００１Ｂ１，２００１Ｂ２上の読出電圧のノイ
ズの大部分がデカップリングキャパシタ２０２１により
吸収されるので、ノイズを低減することが可能となる。

【０２１７】グラウンド線２００３Ｂ１，２００３Ｂ２
においても、デカップリングキャパシタ２０２０により
線上のノイズが低減されている。

【０２１８】以上のように、本発明の実施の形態１３の
半導体記憶装置２１００は、上記実施の形態７または８
の半導体記憶装置の効果に加え、内部電源線やグラウン
ド線がメモリセルアレイ外部で接続されていても、セン
スアンプ動作時などの線上のノイズが、他のアクセス中
のバンクに伝わって誤動作することを防ぐことが可能で
ある。

【０２１９】（１４） 実施の形態１４ 図２２は、本発明の実施の形態１４の半導体記憶装置２
２００を示す回路図である。

【０２２０】図２２を参照して、半導体記憶装置２２０
０は、実施の形態９の図１６の半導体記憶装置１６００
において、実施の形態１３の図２１の半導体記憶装置２
１００と同様に内部電源線およびグラウンド線にノイズ
低減のためのデカップリングキャパシタを接続したもの
である。

【０２２１】内部電源電圧出力回路１６０１，１６０３
からの内部電源線は、メモリセルアレイ１１３内のバン
クＢ１〜Ｂ４にｉｎｔ．Ｖｃｃを供給するための内部電
源線２００１Ｂ１〜２００１Ｂ４に分岐され、内部電源
線２００１Ｂ１〜２００１Ｂ４は、メモリセルアレイ１
１３内部で互いに電気的に非接続であり、メモリセルア
レイ１１３外部で電気的に接続されている。メモリセル
アレイ１１３内のバンクＢ１〜Ｂ４に接地電圧を供給す
るためのグラウンド線２００３Ｂ１〜２００３Ｂ４もま
た、メモリセルアレイ１１３内部で互いに電気的に非接
続であり、メモリセルアレイ１１３外部で電気的に接続
されている。

【０２２２】内部電源線２０２１Ｂ１〜２０２１Ｂ４の
メモリセルアレイ１１３外部での接続ノードには、ノイ
ズ低減のためのデカップリングキャパシタ２０２１の一
方電極が接続され、また、グラウンド線２００３Ｂ１〜
２００３Ｂ４のメモリセルアレイ１１３外部での接続ノ
ードには、ノイズ低減のためのデカップリングキャパシ
タ２０２０の一方電極が接続されている。

【０２２３】デカップリングキャパシタ２０２１の他方
電極には接地電圧や電源電圧などの一定の電圧が与えら
れている。よって、前述の実施の形態１３の半導体記憶
装置の場合と同様にして、このデカップリングキャパシ
タ２０２１により内部電源線上のノイズの低減が可能で
ある。

【０２２４】また、デカップリングキャパシタ２０２０
の他方電極には接地電圧や電源電圧などの一定の電圧が
与えられている。よって、前述の実施の形態１３の半導
体記憶装置の場合と同様に、このデカップリングキャパ
シタ２０２１によりグラウンド線上のノイズの低減が可
能である。

【０２２５】たとえば、バンクＢ１，Ｂ２のうちどちら
かのバンクが活性化されると、内部電源電圧出力回路１
６０１が、内部電源線２００１Ｂ１，２００１Ｂ２のう
ち対応する内部電源線を介して、ｉｎｔ．Ｖｃｃを対応
するバンクに供給する。あるいは、バンクＢ３，Ｂ４の
うちどちらかのバンクが活性化されると、内部電源電圧
出力回路１６０３が、内部電源線２００１Ｂ３，２００
１Ｂ４のうち対応する内部電源線を介して、ｉｎｔ．Ｖ
ｃｃを対応するバンクに供給する。このとき、内部電源
線２００１Ｂ１〜２００１Ｂ４は互いに電気的に非接続
であるので、デカップリングキャパシタ２０２１により
バンク同士によるノイズの低減が可能である。

【０２２６】さらに、複数のバンクがある場合には、４
バンクを１グループとして、１グループにつき上記の回
路を１つ設けることにより、グループ同士のデータ読出
電圧のノイズの干渉を低減することが可能である。

【０２２７】以上のように、本発明の実施の形態１４の
半導体記憶装置２２００は、実施の形態９の半導体記憶
装置の効果に加え、センスアンプ動作時などのノイズが
他のアクセス中のバンクやバンクのグループに伝わって
誤動作することを防ぐことが可能である。

【０２２８】（１５） 実施の形態１５ 図２３は、本発明の実施の形態１５の半導体記憶装置２
３００を示すブロック図である。

【０２２９】半導体記憶装置２３００は、実施の形態１
０の半導体記憶装置１７００に、実施の形態１３の半導
体記憶装置２１００を適用したものである。

【０２３０】すなわち、メモリセルアレイ１１３内部の
バンクＢ１〜Ｂ８にｉｎｔ．Ｖｃｃを供給するための内
部電源線２００１Ｂ１〜２００１Ｂ８、および接地電圧
を供給するためのグラウンド線２００３Ｂ１〜２００３
Ｂ８が、メモリセルアレイ１１３内部で互いに電気的に
非接続である。また、メモリセルアレイ１１３外部でグ
ループＧ１のバンクＢ１〜Ｂ４における内部電源線２０
２１Ｂ〜２０２１Ｂ４はメモリセル１１３外部で接続さ
れ、デカップリングキャパシタ２０２１Ｇ１に接続され
ている。グループＧ２のバンクＢ５〜Ｂ８における内部
電源線２０２１Ｇ５〜２０２１Ｇ８はメモリセル１１３
外部で接続され、デカップリングキャパシタ２０２１Ｇ
２に接続されている。

【０２３１】各グループの各バンクにおけるグラウンド
線２００３Ｂ１〜２００３Ｂ８は、メモリセル１１３外
部で接続され、デカップリングキャパシタ２０２０Ｇ
１，２０２０Ｇ２に接続されている。

【０２３２】デカップリングキャパシタ２０２０Ｇ１，
２０２０Ｇ２，２０２１Ｇ１，２０２１Ｇ２の対向電極
には接地電圧や電源電圧などの一定の電圧が与えられて
いる。

【０２３３】したがって、実施の形態１３や実施の形態
１４の半導体記憶装置の場合と同様に、デカップリング
キャパシタにより線上のノイズが吸収されるので、バン
ク同士およびグループ同士のデータ読出電圧のノイズの
干渉を低減することが可能となる。

【０２３４】以上のように、本発明の実施の形態１４の
半導体記憶装置は、実施の形態１０の図１７の半導体記
憶装置の効果に加え、センスアンプ動作時などのノイズ
が他のアクセス中のバンクやバンクのグループに伝わっ
て誤動作するようなことを防ぐことが可能である。

【０２３５】（１６） 実施の形態１６ 図２４は、本発明の実施の形態１６の半導体記憶装置に
おけるＶｐｐポンプを示す回路図である。

【０２３６】図２４を参照して、Ｖｐｐポンプ２４００
は、図５のＶｐｐポンプ４０９において、ポンプクロッ
ク信号ＣＬＫ１と内部バンクアドレス信号ｉｎｔ．ＢＡ
が入力されたＡＮＤ回路５０１を、活性化信号／ＡＣＴ
（／ＡＣＴ１，／ＡＣＴ２などの活性化信号を総称して
／ＡＣＴと称す）が入力されるインバータ２４０１に置
換えたものである。

【０２３７】このＶｐｐポンプ２４００を、前述の実施
の形態７の図１３の内部電源電圧出力回路１３０１，１
３０３、実施の形態９の図１６の内部電源電圧出力回路
１６０１，１６０３、実施の形態１２のＶＤＣ回路１３
０１，１３０３、実施の形態１３のＶＤＣ回路２１０
１、および実施の形態１４の内部電源電圧出力回路１６
０１，１６０３などに適用することにより、昇圧電圧Ｖ
ｐｐをメモリセルアレイ１１３内部の各バンクに供給す
る際に各実施例と同様の効果を得ることができる。ただ
し、実施の形態１３のＶＤＣ回路２１０１は、Ｖｐｐポ
ンプ２４００を２つ（各バンクに対応して１つ）含む。

【０２３８】（１７） 実施の形態１７ 図２５は、本発明の実施の形態１７の半導体記憶装置に
おけるＶｂｂポンプを示す回路図である。

【０２３９】図２５を参照して、Ｖｂｂポンプ２５００
は、図２のＶｂｂポンプ２０９において、ポンプクロッ
ク信号ＣＬＫ１と内部バンクアドレス信号ｉｎｔ．ＢＡ
が入力されたＡＮＤ回路５０１を削除し、キャパシタＣ
ｐの一方電極に活性化信号／ＡＣＴを入力したものであ
る。

【０２４０】このＶｂｂポンプ２５００を、前述の実施
の形態７の図１３の内部電源電圧出力回路１３０１，１
３０３、実施の形態９の図１６の内部電源電圧出力回路
１６０１，１６０３、実施の形態１２のＶＤＣ回路１３
０１，１３０３、実施の形態１３のＶＤＣ回路２１０
１、および実施の形態１４の内部電源電圧出力回路１６
０１，１６０３などに適用することにより、基板電圧Ｖ
ｂｂをメモリセルアレイ１１３内部の各バンクに供給す
る際に各実施例と同様の効果を得ることができる。ただ
し、実施の形態１３のＶＤＣ回路２１０１は、Ｖｂｂポ
ンプ２５００を２つ（各バンクに対応して１つ）含む。

【０２４１】

【発明の効果】本発明の請求項１の半導体記憶装置は、
動作するバンク数によらず、安定した内部電圧を供給す
ることが可能な半導体記憶装置を提供することができ
る。

【０２４２】本発明の請求項２の半導体記憶装置は、動
作するバンク数によらず、安定した基板電圧を供給する
ことが可能な半導体記憶装置を提供することができる。

【０２４３】本発明の請求項３の半導体記憶装置は、動
作するバンク数によらず、安定した昇圧電圧を供給する
ことが可能な半導体記憶装置を提供することができる。

【０２４４】本発明の請求項４の半導体記憶装置は、動
作するバンク数によらず、安定した内部電源電圧を供給
することが可能な半導体記憶装置を提供することができ
る。

【０２４５】本発明の請求項５の半導体記憶装置は、請
求項１の半導体記憶装置の効果に加えて、ロウアドレス
信号の入力に基づいて、バンク活性化時に内部電圧を供
給することが可能である。

【０２４６】本発明の請求項６の半導体記憶装置は、請
求項１の半導体記憶装置の効果に加えて、コラムアドレ
ス信号の入力に基づいて、バンク活性化時に内部電圧を
供給することが可能である。

【０２４７】本発明の請求項７の半導体記憶装置は、バ
ンクごとに内部電源電圧出力回路を有するので、あるバ
ンクから他のバンクへの切換わりが内部電源電圧出力回
路の応答時間より短くなっても、安定して内部電源電圧
をバンクに供給することが可能である。また、複数のバ
ンクが同時に活性化される場合には、各バンクに対応す
る内部電源電圧出力回路が各々動作するので、内部電源
電圧供給能力が向上し、安定した内部電源電圧を供給す
ることが可能である。

【０２４８】本発明の請求項８の半導体記憶装置は、請
求項１の半導体記憶装置の効果に加えて、活性化される
バンクに応じて、内部電圧供給手段の内部電源電圧の供
給能力が変化するので、常に安定した内部電源電圧を供
給することが可能である。

【０２４９】本発明の請求項９の半導体記憶装置は、請
求項８の半導体記憶装置の効果に加えて、活性化される
バンクに対応して差動増幅器の電圧利得を変えることが
できるので、活性化されるバンクに応じて内部電源電圧
の供給能力の変化を調整することが可能となる。

【０２５０】本発明の請求項１０の半導体記憶装置は、
請求項１の半導体記憶装置の効果に加えて、あるグルー
プ内のバンクから他のグループ内のバンクへの切換わり
が内部電圧出力回路の応答時間より短くなっても、安定
した内部電圧を供給することが可能である。また、メモ
リセルアレイ内のバンク分割数が多い場合に、アクセス
されるバンクが換わっても、同一グループ内であれば、
内部電圧出力回路を切換える必要がないので、安定した
内部電圧を供給することが可能である。

【０２５１】本発明の請求項１１の半導体記憶装置は、
請求項１の半導体記憶装置の効果に加えて、あるグルー
プ内のバンクから他のグループ内のバンクへの切換わり
が内部電圧供給回路の応答時間より短くなっても、安定
した内部電圧を供給することが可能である。また、メモ
リセルアレイ内のバンク分割数が多い場合に、アクセス
されるバンクが換わっても同一グループ内であれば、内
部電圧供給回路を切換える必要がないので、安定した内
部電圧を供給することが可能である。

【０２５２】本発明の請求項１２の半導体記憶装置は、
請求項１の半導体記憶装置の効果に加えて、活性化され
ているバンクの数に対応して内部電圧の供給能力が変化
するので、アクセスされるバンク数が換わっても安定し
た内部電圧を供給することが可能である。

【０２５３】本発明の請求項１３の半導体記憶装置は、
請求項１の半導体記憶装置の効果に加えて、発生した内
部電源線上のノイズが他の活性化されているバンクに伝
わって誤動作が引起こされるようなことをほぼなくすこ
とが可能となる。

【０２５４】本発明の請求項１４の半導体記憶装置は、
請求項１の半導体記憶装置の効果に加えて、発生したグ
ラウンド線上のノイズが他の活性化されているバンクに
伝わって誤動作が引起こされるようなことをほぼなくす
ことが可能となる。

【０２５５】本発明の請求項１５の半導体記憶装置は、
請求項１３の半導体記憶装置の効果に加えて、内部電源
線がメモリセルアレイ外部で接続されていても、センス
アンプ動作時などの線上のノイズが、他のアクセス中の
バンクに伝わって誤動作することを防ぐことが可能であ
る。

【０２５６】本発明の請求項１６の半導体記憶装置は、
請求項１４の半導体記憶装置の効果に加えて、グラウン
ド線がメモリセルアレイ外部で接続されていても、セン
スアンプ動作時などの線上のノイズが、他のアクセス中
のバンクに伝わって誤動作することを防ぐことが可能で
ある。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体記憶装置１０
０の構成を示すブロック図である。

【図２】 図１のＶｂｂポンプ１０９（，１１１）の一
例を示す回路図である。

【図３】 本発明の実施の形態２の半導体記憶装置３０
０の構成を示すブロック図である。

【図４】 本発明の実施の形態３の半導体記憶装置４０
０の構成を示すブロック図である。

【図５】 図４のＶｐｐポンプ４０９（，４１１）の一
例を示す回路図である。

【図６】 本発明の実施の形態４の半導体記憶装置９０
０の構成を示すブロック図である。

【図７】 本発明の実施の形態５の半導体記憶装置６０
０の構成を示すブロック図である。

【図８】 図７のＶＤＣ回路６０９（，６１１）の一例
を示す回路図である。

【図９】 本発明の実施の形態６の半導体記憶装置８０
０の構成を示すブロック図である。

【図１０】 本発明の実施の形態７の半導体記憶装置の
構成を示すブロック図である。

【図１１】 図１０の半導体記憶装置内の活性化信号発
生回路が発生するバンクの活性化信号を示すタイミング
チャートである。

【図１２】 図１０の半導体記憶装置内の活性化信号発
生回路が発生するバンクの活性化信号を示すタイミング
チャートである。

【図１３】 図１０のＶＤＣ回路の一例であるＶＤＣ回
路を示す回路図である。

【図１４】 本発明の実施の形態８の半導体記憶装置に
含まれているＶＤＣ回路を示す回路図である。

【図１５】 図１４のＶＤＣ回路の改良例であるＶＤＣ
回路を示す回路図である。

【図１６】 本発明の実施の形態９の半導体記憶装置の
主要部分を示すブロック図である。

【図１７】 本発明の実施の形態１０の半導体記憶装置
の主要部分の構成を示すブロック図である。

【図１８】 本発明の実施の形態１１の半導体記憶装置
の構成を示すブロック図である。

【図１９】 図１８のＶＤＣ回路の一例であるＶＤＣ回
路を示す回路図である。

【図２０】 本発明の実施の形態１１の半導体記憶装置
の構成を示す回路図である。

【図２１】 本発明の実施の形態１２の半導体記憶装置
を示す回路図である。

【図２２】 本発明の実施の形態１４の半導体記憶装置
を示す回路図である。

【図２３】 本発明の実施の形態１５の半導体記憶装置
を示す回路図である。

【図２４】 本発明の実施の形態１６の半導体記憶装置
内のＶｐｐポンプを示す回路図である。

【図２５】 本発明の実施の形態１７の半導体記憶装置
内のＶｂｂポンプを示す回路図である。

【図２６】 従来の半導体記憶装置における内部電圧供
給回路２６００の構成を示す図である。

【符号の説明】

１００，３００，４００，６００，８００，９００，１
０００，１８００，２０００，２１００，２２００，２
３００ 半導体記憶装置、１０３ ＲＡＳバッファ回
路、３０３ ＣＡＳバッファ回路、１０５，３０５ ク
ロック信号生成回路、１０７ アドレスバッファ、１０
９，１１１，２５００ Ｖｂｂポンプ、４０９，４１
１，２４００ Ｖｐｐポンプ、６０９、６１１、１００
１，１３００，１４００，１５００，１６１０，１７０
１，１７０３，１８０１，１９００，２１０１ ＶＤＣ
回路、１３０１、１３０３、１６０１，１６０３ 内部
電圧出力回路、１１３ メモリセルアレイ、Ｂ１〜Ｂ８
バンク、Ｎ３ 内部電圧出力ノード、２００１Ｂ１〜
２００１Ｂ８ 内部電源線、２００３Ｂ１〜２００３Ｂ
８ グラウンド線、２０２０，２０２０Ｇ１，２０２
１，２０２１Ｇ２ デカップリングキャパシタ。

Claims (16)

【特許請求の範囲】
1. 【請求項１】 バンクアドレス信号に応答して活性化さ
   れる複数のバンクに分割されたメモリセルアレイと、 前記バンクに内部電圧を供給し、前記バンクアドレス信
   号に応答して内部電圧供給能力が変化する内部電圧供給
   手段と、 を備えた半導体記憶装置。
2. 【請求項２】 前記内部電圧は、基板電圧である請求項
   １に記載の半導体記憶装置。
3. 【請求項３】 前記内部電圧は、昇圧電圧である請求項
   １に記載の半導体記憶装置。
4. 【請求項４】 前記内部電圧は、内部電源電圧である請
   求項１に記載の半導体記憶装置。
5. 【請求項５】 前記内部電圧供給手段は、 さらに、ロウアドレスストローブ信号に応答して動作す
   る請求項１に記載の半導体記憶装置。
6. 【請求項６】 前記内部電圧供給手段は、さらに、コラ
   ムアドレスストローブ信号に応答して動作する請求項１
   に記載の半導体記憶装置。
7. 【請求項７】 前記内部電圧供給手段は、 前記複数のバンクに対応して設けられ、各々が、対応す
   るバンクに供給するための内部電圧を出力する内部電圧
   出力手段、 を備えた請求項１に記載の半導体記憶装置。
8. 【請求項８】 前記内部電圧供給手段は、 内部電圧を供給するための内部電圧供給ノードと、 前記複数のバンクに対応して設けられ、各々が、 一方のソース／ドレイン電極が前記内部電圧供給ノード
   に接続されたＭＯＳトランジスタと、対応するバンクを
   示すバンクアドレス信号に応答して外部電源電圧と前記
   ＭＯＳトランジスタの他方のソース／ドレイン電極とを
   接続するスイッチング手段とを含む複数の電圧出力手段
   と、 反転入力端子に基準電圧が入力され、非反転入力端子が
   前記内部電圧供給ノードに接続され、出力端子が前記Ｍ
   ＯＳトランジスタのゲート電極に接続された差動増幅器
   と、 を備えた請求項１に記載の半導体記憶装置。
9. 【請求項９】 前記差動増幅器は、前記バンクアドレス
   信号に応答して利得が変化する請求項８に記載の半導体
   記憶装置。
10. 【請求項１０】 前記複数のバンクは、 複数のグループに分けられ、 前記内部電圧供給手段は、 前記複数のグループに対応して設けられ、各々が、対応
    する前記グループに含まれているいずれかのバンクを示
    すバンクアドレス信号に応答して活性化され、対応する
    バンクに供給するための内部電圧を出力する複数の内部
    電圧出力手段、を備えた請求項１に記載の半導体記憶装
    置。
11. 【請求項１１】 前記複数のバンクは、 複数の第１のグループに分けられ、 前記複数の第１のグループの各々は、 複数の第２のグループに分けられ、 前記内部電圧供給手段は、 前記複数の第１のグループに対応して設けられ、各々
    が、対応する第１のグループにおいて、複数の前記第２
    のグループに含まれているいずれかのバンクを示すバン
    クアドレス信号に応答して活性化され、前記対応する第
    １のグループに含まれているバンクに供給するための内
    部電圧を出力する複数の内部電圧出力手段、 を備えた請求項１に記載の半導体記憶装置。
12. 【請求項１２】 活性化されるバンクの数を前記バンク
    アドレス信号に応答してカウントするカウント手段、 をさらに備え、 前記内部電圧供給手段は、 前記カウント手段でカウントされたバンクの数に対応し
    て前記内部電圧供給能力が変化する請求項１に記載の半
    導体記憶装置。
13. 【請求項１３】 前記複数のバンクに設けられ、前記内
    部電圧供給手段から前記バンクに内部電圧を供給するた
    めの複数の内部電圧線、 をさらに備え、 前記複数の内部電圧線の各々は前記複数のバンクの内部
    で互いに非接続である請求項１に記載の半導体記憶装
    置。
14. 【請求項１４】 前記複数のバンクに設けられ、前記バ
    ンクに接地電圧を与えるための複数のグラウンド線、 をさらに備え、 前記複数のグラウンド線の各々は、前記複数のバンクの
    内部で互いに非接続である請求項１に記載の半導体記憶
    装置。
15. 【請求項１５】 一方電極に所定の電圧が与えられたキ
    ャパシタ、 をさらに備え、 前記複数の内部電圧線は、 前記メモリセルアレイの外部で互いに接続され、前記キ
    ャパシタの他方電極に接続された請求項１３に記載の半
    導体記憶装置。
16. 【請求項１６】 一方電極に所定の電圧が与えられたキ
    ャパシタ、 をさらに備え、 前記複数のグラウンド線は、 前記メモリセルアレイの外部で互いに接続され、前記キ
    ャパシタの他方電極に接続された請求項１４に記載の半
    導体記憶装置。