KR100708602B1

KR100708602B1 - 반도체집적회로

Info

Publication number: KR100708602B1
Application number: KR1020010011548A
Authority: KR
Inventors: 콘도마사타카; 오타키요토; 후지모토토모노리; 수미모토요시히코
Original assignee: 마츠시타 덴끼 산교 가부시키가이샤
Priority date: 2000-03-06
Filing date: 2001-03-06
Publication date: 2007-04-18
Also published as: KR20010087354A; JP3835968B2; US20010019511A1; US20020191447A1; US6459643B2; TW498330B; JP2001250381A; US6628555B2

Abstract

본 발명은 반도체집적회로에 내장되어, 승압전위의 안정화와 고효율화를 목적으로 한 승압회로구성을 제공하는 것을 목적으로 한다. 이를 위해서, 본 발명은 복수의 승압회로와, 승압회로를 서로 분산동작시키는 타이밍제어회로를 구비하고, 메모리의 동작사이클당 승압동작회수가 증가함으로써 소비에 따른 승압전원전위의 저하를 억제하고 있다. 또, 승압전원전위의 소비에 일치한 시간에서 승압동작을 행할 수 있어 효율좋게 승압동작을 행할 수 있다.

Description

반도체집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

도 1은 본 발명에 있어서의 승압전원회로의 블록도이다.

도 2는 본 발명에 있어서의 승압전원회로의 동작타이밍챠트도이다.

도 3은 타이밍제어회로의 구성도이다.

도 4는 타이밍제어회로의 타이밍챠트(통상 동작시)도이다.

도 5는 타이밍제어회로의 타이밍챠트(저속 동작시)도이다.

도 6은 보조 승압전원제어용 발진기의 구성도이다.

도 7은 승압회로의 타이밍발생회로의 구성도이다.

도 8은 승압회로의 챠지펌프회로의 구성도이다.

도 9는 승압회로의 동작타이밍챠트도이다.

도 10은 챠지펌프회로의 확장(출력이 전원전압의 3배인 경우)예의 구성도이다.

도 11은 검지회로의 구성도이다.

도 12는 메모리셀어레이 및 센스앰프부의 회로도이다.

도 13은 종래의 승압전원회로의 구성도이다.

도 14는 DRAM동작의 타이밍챠트도이다.

(부호의 설명)

11: 제1승압회로 12: 제2승압회로

13: 보조승압회로 14: 타이밍제어회로

15: 발진기 16: 검지회로

17∼26: 지연회로 27, 31: 배타적 논리합

28, 32: D형 플립플롭 29, 33: 멀티플렉서

30, 34, 35: 버퍼 36: 링오실레이터

37∼39: T플립플롭 40∼42: 지연회로

45, 46: 콘덴서(제1승압수단) 47, 48: 콘덴서(제2승압수단)

49∼52: N채널트랜지스터 53, 54: 레벨샤프터

77: 정전압발생회로 78: 강압회로

79: 차동증폭회로(제1비교수단) 80: 참조전압측정회로

81: 스타트업회로 82: 전압변환회로

83∼85: 차동증폭기 86: 차동증폭기(제2비교수단)

111: 메모리셀블록 112: 비트선쌍

113: 워드선 114: 비트선 프리챠지회로

115: 센스앰프 116: 쉐어드게이트

117: 승압회로 118: 보조승압회로

119: 타이밍제어회로 120: 발진기

121: 검지회로 122: 과승압방지회로

IRAS: 메모리블록의 동작을 제어하는 신호

PPMAIN1, PPMAIN2; 승압회로의 제어신호

본 발명은 반도체집적회로에 의해 구성되는 메모리장치의 기술분야에 관한 것으로서, 더욱 상세하게는 메모리장치의 구동에 필요한 승압전원회로에 관한 것이다.

다이나믹형 메모리디바이스에서는, 매트릭스상으로 배치된 기억소자(메모리셀)로의 데이터액세스방법으로서, 워드선에 전위를 부여하고, 비트선과 메모리셀사이에서 데이터를 교환함으로써 읽기, 쓰기동작을 실현하고 있다.

일반적인 다이나믹 랜덤 액세스메모리(DRAM)의 메모리셀어레이 및 센스앰프, 비트선 프리챠지회로를 도 12에 나타낸다.

111은 메모리셀어레이, 112는 비트선쌍, 113은 워드선, 114는 비트선 프리챠지회로, 115는 센스앰프, 116은 쉐어드게이트이다.

메모리셀어레이(111)는 메모리셀캐패시터(Co)1개당에 대해서 액세스트랜지스터(TWL)의 소스에 메모리셀캐패시터(Co)가 액세스트랜지스터(TWL)의 드레인에 비트선(112)이, 액세스트랜지스터(TWL)의 게이트에 워드선(113)이 접속되어 있다.

DRAM은 메모리셀캐패시터(Co)에 전하를 축적함으로써 데이터의 기억을 행하지만, DRAM의 고집적화, 대용량화와 동시에 DRAM동작전원전압의 저전압화가 진행되고 있다.

전원전압의 저전압화에 대해서, 메모리셀캐패시터(Co)의 축적전하를 충분히 확보하기 위해서는, 메모리셀캐패시터(Co)에 H레벨시에는 전원전위(VDD), L레벨시에는 GND전위를 부여하는 방법이 일반적으로 이용되고 있다. 따라서, 메모리셀캐패시터(Co)에 대해서 축적전하의 전송을 행하는 액세스트랜지스터(TWL)의 게이트전위에는 DRAM전원전압보다 높은 전위로 설정한 승압전위(VPP)가 필요하게 된다. 그 전위로서는 DRAM전원전압을 VDD, 트랜지스터(TWL)의 한계값전압을 VT로 했을 때에 VPP≥VDD+VT를 확보할 필요가 있다.

또 전원전압(VDD)의 저전압화에 대해서 비트선 프리챠지동작을 행할 때, 비트선전위를 비트선 프리챠지전위(VBP(=VDD/2))까지 고속으로 프리챠지동작을 완료시키기 위해서, 비트선 프리챠지회로(114)의 제어신호의 H레벨을 승압전위(VPP)로 설정하고 있다.

또, 도 12에 나타내듯이, 센스앰프(115)의 양측 메모리셀어레이(111(L), 111(R))에서 센스앰프(115)를 공유하는 구성이 레이아웃면적을 축소하는 목적으로 일반적으로 이용되고 있지만, 이 구성을 실현하기 위해서 이용되는 쉐어드게이트(116)도 메모리셀어레이(111)와 센스앰프(115)사이에서 데이터전송을 고속이고 정확하게 행하기 위해서, 게이트전압의 H레벨로서 승압전위(VPP)를 설정하고 있다.

이렇게 DRAM의 안정된 읽기동작, 쓰기동작을 고속으로 실행하기 위해서는 전원전압(VDD)에 추가해서, 전원전압보다 높은 전위로 설정한 승압전원(VPP)이 필요하다. 이 전압(VPP)을 실현하기 위한 하나의 방법으로서, 내부에 챠지펌프회로 등 을 이용한 승압회로를 설치하고, 전원전압(VDD)을 높은 전원전위(VPP)로 승압함으로써 높은 전원전위를 얻는 방법을 들 수 있다.

종래의 승압전원회로를 도 13에 나타낸다.

117은 승압회로, 118은 보조승압회로, 119는 타이밍제어회로, 120은 발진기, 121은 검지회로, 122는 과승압방지회로를 나타낸다.

승압회로(117) 및 보조승압회로(118)는 전하전송에 의해 승압동작을 행하는 챠지펌프회로에 의해 실현되고 있다. 또, 승압회로(117) 및 보조승압회로(118)는 출력이 서로 병렬접속되어 있다.

보조승압회로(118)는 승압회로(117)에 비해 전하공급능력을 작게 설정하여 소비전류를 억제함으로써, 메모리가 스탠바이상태에 있을 때 등의 승압전원전위(VPP)를 보증하는 목적으로 탑재한 것이다.

승압회로(117)는 메모리가 활성화하고 있을 때에는 내부 메모리활성화신호(IRAS)에 동기해서 동작하지만, 보조승압회로(118)는 검지회로(121)에 의해 승압전원전위(VPP)를 검출한 결과에 의해 발진기(120)에 의한 자동발진에 의해 메모리활성상태와는 비동기로 동작한다.

과승압방지회로(122)는 특히 전원전압(VDD)이 높을 때에, 승압전원(VPP)이 일시적으로 과승압되는 것을 방지하는 목적으로 구비되어 있고, 이 회로에 의해 디바이스의 소자파괴의 방지, 및 신뢰성의 확보를 실현하고 있다.

여기에서, DRAM의 동작의 개략적 타이밍챠트를 도 14에 나타낸다.

도 14에서는 CLK는 클럭입력신호, RAS는 로우어드레스스트로브 입력신호, CAS는 칼럼어드레스스트로브 입력신호, WE는 쓰기허가입력신호이다.

이 도 14의 예에서는 3클럭주기로 읽기사이클, 쓰기사이클을 행하고 있고, 내부메모리활성화신호(IRAS)가 상승함으로써 로우어드레스가 결정되는 것과 거의 동시에 비트선의 프리챠지가 정지하고, 그후, 선택된 로우어드레스에 대응하는 워드선이 활성화된다.

워드선이 활성화됨으로써, 메모리셀캐패시터에 축적된 전하가 비트선에 전송되고, 비트선전위가 H데이터가 판독될 때에는 비트선 프리챠지전위(VBP(=VDD/2))보다 미소한 전압값만큼 상승하고, L데이터가 읽혀질 때에는 비트선 프리챠지전위(VBP)로부터 미소한 전압값만큼 강압한다. 이 비트선의 전위변화는 센스앰프구동신호(SE)가 H레벨로 되는 타이밍이고, 비트선의 전위를 H레벨일 때에는 VDD까지, L레벨에서는 0V까지 증폭한다.

3클럭째의 상승으로 IRAS가 하강하고, 워드선이 비활성화되고, 센스앰프구동신호(SE)가 L레벨로 되는 동작이 행해진 후, 비트선의 프리챠지동작이 개시되고, 비트선을 VBP까지 프리챠지한다라는 동작으로 일련의 동작을 끝낸다.

승압전원회로에 의해 만들어진 승압전위(VPP)가 소비되는 타이밍은 도 14중에 ○를 이용해서 나타내고 있듯이, 워드선이 활성화되는 타이밍 및 비트선 프리챠지신호, 쉐어드게이트가 동작하는 타이밍에 있다. 이 신호는 내부메모리활성화신호(IRAS)의 상승에지 및 하강에지에 대략 동기하고 있다라고 할 수 있다.

이상의 승압전위의 소비에 대해서 승압회로의 동작으로서는 내부메모리활성화 신호(IRAS)의 상승에지에서만 승압동작을 행하거나 또는 IRAS의 상승에지와 하강에지의 양에지에서 승압동작을 행한다라는 2가지의 동작타이밍이 적용가능하다.

전술한 바와 같이, 메모리가 활성화상태에 있을 때의 승압전원회로의 동작타이밍으로서는 내부 메모리활성화 신호(IRAS)의 상승에지에 동기해서 동작하거나 또는 IRAS의 상승, 하강의 양에지에 동기해서 동작한다라는 2가지의 타이밍이 적용가능하다.

양자의 동작타이밍을 채용한 회로에 있어서는, 워드선의 활성화 타이밍에서는 승압전위가 일치하지만, 한편으로는 비트선 프리챠지 및 쉐어드게이트활성화에 있어서는 승압회로에 의한 VPP로의 전하공급이 행해지지 않으므로, 승압전위의 저하가 원인으로 되어 메모리의 동작마진을 저하시킬 위험성이 있다.

한편, 후자의 승압타이밍을 채용한 회로에 있어서는, 메모리의 동작주파수가 높아짐에 따라, 승압동작에 필요한 시간을 확보하는 것이 어렵게 되어 전송전하량이 불충분하게 되고, 승압회로의 동작효율이 악화된다라는 문제가 있다.

최근의 반도체회로의 미세화에 따라 DRAM의 메모리용량 및 동작스피드는 양쪽모두 증가경향이 있으므로, 종래의 구성에서는 승압전압의 안정화·평활화 및 승압능력의 확보라는 점에서 문제점을 들 수 있다.

또한, 최근의 DRAM의 미세화, 고집적화가 초래하는 메모리용량의 증대화에 대해서, 승압전원을 필요로 하는 게이트수가 증가한다라는 이유에서 승압전원의 능력이 필요하게 되어진다. 또, 메모리의 동작속도도 고속화의 경향이 있으므로, 단독의 챠지펌프회로를 구비하는 종래 구성의 승압전원회로에서는 승압전원의 소비속도에 승압동작이 따라올 수 없어, 승압회로의 효율이 악화된다라는 문제가 두드러질 가능성이 있다.

소비의 증대가 원인인 승압전원전압의 변동에 대응하기 위해서는, 평활용량을 늘린다라는 대책을 일례로서 들 수 있지만, 이것은 칩사이즈의 증대를 초래하고, 비용의 면에서 단점이 있다.

이상을 정리하면, 종래의 구성에 의한 승압전원회로가 안고있는 문제점은 이하와 같다.

(1)승압회로가 동작하는 타이밍과 승압전압이 소비되는 타이밍이 일치하지 않고 적당하지 않기 때문에, 전압변동이 커지고 동작마진이 작아질 가능성이 있다.

(2)메모리의 용량이 증대화, 고속화하는 한편, 승압동작을 위해 전송할 전하량이 증가하므로, 단독의 챠지펌프회로에서는 승압동작의 고속화가 어렵게 되므로, 승압동작효율이 낮은 상태에서 승압회로가 동작하게 된다. 상황에 따라서는 목표로 하는 승압전압값에 도달하지 않을 위험성이 있다.

본 발명은 종래의 반도체집적회로에 내장된 승압전원회로가 갖는 결점을 해결하는 것을 목적으로 한 새로운 승압전원회로를 내장한 반도체집적회로를 제공하는 것을 목적으로 한다.

본 발명의 반도체집적회로는 종래에서는 1기의 메인챠지펌프회로에서 행했던 승압동작을 복수의 메인챠지펌프회로에 의해 행하고, 승압동작을 행하는 시간을 분산시켜, 승압타이밍의 최적화를 꾀함으로써 전압변동을 저감시키고, 또한 고속화에 대응시키는 것을 특징으로 한다.

삭제

본 발명의 청구항2에 기재한 반도체집적회로는 메모리블록과 상기 메모리블록에서 사용하는 승압전원회로를 내장한 반도체집적회로에 있어서, 상기 승압전원회로는 상기 메모리블록의 동작을 제어하는 신호에 동기해서 동작하는 복수의 승압회로와, 상기 메모리블록의 동작을 제어하는 신호를 받아 상기 복수의 승압회로의 제어신호를 발생하는 타이밍제어회로를 갖고, 상기 타이밍제어회로를 메모리활성화신호의 활성화 타이밍에 대해서 제1지연시간후이며 또한 상기 메모리활성화 신호의 비활성으로의 타이밍에서 반전하는 제1제어신호를 생성하고, 상기 제1제어신호에 대해서 제2지연시간후에 동작하는 제2제어신호를 생성하고, 이하 마찬가지로 해서 상기 복수의 승압회로를 제어하는 복수의 제어신호를 생성하고, 상기 복수의 제어신호에 의해 상기 복수의 승압회로의 분산동작을 행하는 것을 특징으로 한다.

본 발명의 청구항3에 기재한 반도체집적회로는 메모리활성화신호에 동기해서 동작하는 복수의 승압회로와, 메모리활성화신호와는 비동기로 동작하는 상기 승압회로보다 작은 전하공급능력을 갖는 보조승압회로와, 메모리활성화신호를 받아 상기 복수의 승압회로의 제어신호를 발생하는 타이밍제어회로와, 상기 보조승압회로의 자려발진을 행하는 발진기와, 승압전원의 전위를 검지해서 상기 타이밍제어회로 및 발진기의 동작제어를 행하는 검지회로를 설치하고, 상기 타이밍제어회로를 상기 복수의 승압회로를 분산동작시키도록 구성하는 동시에, 상기 승압회로는 챠지펌프회로와 상기 챠지펌프회로의 제어신호를 발생하는 제어신호발생회로를 구비하고 있고, 상기 챠지펌프회로는 전하전송게이트와, 전원전압을 기초로 상기 전원전압의 2배로 승압하기 위한 제1승압수단과, 상기 전원전압과 상기 제1승압전위를 기초로 상기 전원전압의 3배로 승압하기 위한 제2승압수단을 구비하고 있고, 상기 전하전송게이트의 소스전극이 출력단자에, 드레인전극이 상기 제1승압전위에 접속되고 상기 제2승압전위를 상기 전하전송게이트의 게이트전극에 접속함으로써 상기 제1승압전위가 상기 출력단자에 공급가능한 것을 특징으로 한다.

본 발명의 청구항 4에 기재한 반도체집적회로는 메모리활성화신호에 동기해서 동작하는 복수의 승압회로와, 메모리활성화신호와는 비동기로 동작하는 상기 승압회로보다 작은 전하공급능력을 갖는 보조승압회로와, 메모리활성화신호를 받아 상기 복수의 승압회로의 제어신호를 발생하는 타이밍제어회로와, 상기 보조승압회로의 자려발진을 행하는 발진기와, 승압전원의 전위를 검지해서 상기 타이밍제어회로 및 발진기의 동작제어를 행하는 검지회로를 설치하고, 상기 타이밍제어회로를 상기 복수의 승압회로를 분산동작시키도록 구성하는 동시에, 상기 승압회로는 챠지펌프회로와 상기 챠지펌프회로의 제어신호를 발생하는 제어신호발생회로를 구비하고 있고, 상기 챠지펌프회로는 전하전송게이트와, 전원전압을 기초로 상기 전원전압의 2배로 승압하기 위한 제1승압수단과, 상기 전원전압과 상기 제1승압전위를 기초로 상기 전원전압의 3배로 승압하기 위한 제2승압수단과, 이하 마찬가지로 상기 전원전압과 전원전압의 (n-1)배의 승압전위를 기초로 상기 전원전압의 n배로 승압하기 위한 제(n-1)의 승압수단과, 상기 제(n-1)의 승압전위와 제1승압전위를 기초로 상기 전원전압의 (n+1)배로 승압된 제n의 승압수단을 구비하고 있고, 상기 전하전송게이트의 소스전극이 출력단자에, 드레인전극이 상기 제(n-1)의 승압전위에 접속되고, 상기 제n의 승압전위를 상기 전하전송게이트의 게이트전극에 접속함으로써 상기 제(n-1)의 승압전위가 상기 출력단자에 공급가능한 것을 특징으로 한다.

본 발명의 청구항 5에 기재한 반도체집적회로는 청구항 4에 있어서, 상기 챠지펌프회로는 상기 챠지회로의 승압배수에 상관없이, 상기 챠지펌프회로를 제어하기 위한 상기 제어신호발생회로에 의해 생성되는 동일한 제어신호를 이용해서 제어하는 것이 가능한 것을 특징으로 한다.

본 발명의 청구항 6에 기재한 반도체집적회로는 메모리활성화신호에 동기해서 동작하는 복수의 승압회로와, 메모리활성화신호와는 비동기로 동작하는 상기 승압회로보다 작은 전하공급능력을 갖는 보조승압회로와, 메모리활성화신호를 받아 상기 복수의 승압회로의 제어신호를 발생하는 타이밍제어회로와, 상기 보조승압회로의 자려발진을 행하는 발진기와, 승압전원의 전위를 검지해서 상기 타이밍제어회로 및 발진기의 동작제어를 행하는 검지회로를 설치하고, 상기 타이밍제어회로를 상기 복수의 승압회로를 분산동작시키도록 구성하는 동시에, 상기 검지회로는, 승압전위를 정전류동작에서 강압하는 강압회로와, 커런트 미러 회로에 의해 정전압을 발생하는 정전압발생회로와, 제1비교수단을 구비하고 있고, 상기 정전압발생회로로부터 만들어지는 참조전위와 상기 강압회로의 출력전위를 상기 제1비교수단으로 대소판정을 행하도록 구성한 것을 특징으로 한다.

본 발명의 청구항 7에 기재한 반도체집적회로는 청구항 6에 있어서, 제1비교수단은 3개의 차동증폭기에 의해 구성되어 있고, 제1차동증폭기의 한 쪽의 입력에 승압전압을 상기 강압회로에 의해 생성된 강압전위를, 타른 쪽의 입력에 상기 정전압회로에 의해 생성되는 정전압을, 제2차동증폭기의 한 쪽의 입력에 상기 정전압을, 다른 쪽의 입력에 상기 강압회로에 의해 생성된 상기 강압전위를 입력하고, 또한 제3의 차동증폭기의 한 쪽의 입력으로서 상기 제1의 차동증폭기의 출력신호를, 다른 쪽의 입력으로서 상기 제2차동증폭기의 출력신호를 이용함으로써 미소한 전압변화를 고속으로 검출가능한 것을 특징으로 한다.

본 발명의 청구항 8에 기재한 반도체집적회로는 청구항 6에 있어서, 상기 검지회로는 전압측정단자와, 제2비교수단과, P채널트랜지스터와 N채널트랜지스터를 구비하고 있고, 상기 제2비교수단은 상기 정전압을 상기 제2비교수단의 한 쪽의 입력에, 상기 전압측정단자를 상기 제2의 비교수단의 다른 쪽의 입력에 접속되는 구성을 취하는 것이며, 상기 P채널트랜지스터의 게이트전극은 상기 제2비교수단의 출력에, 소스전극은 전원전위에, 드레인전극은 상기 전압측정단자에 접속되고, 상기 N채널트랜지스터의 게이트전극은 전원전위에, 드레인전극은 상기 전압측정단자에, 소스전극은 접지전위에 접속된 것으로, 상기 정전압회로로부터 생성되는 상기 정전압과 대등한 전위를 전압측정단자로 출력함으로써 상기 정전압을 측정가능한 것을 특징으로 한다.

본 발명의 청구항 9에 기재한 반도제집적회로는 청구항 6에 있어서, 상기 검지회로에 구비된 상기 강압회로에는 전원전압을 승압전원전위로 변환하는 전압변환회로와, P채널트랜지스터 및 N채널트랜지스터로 구성되는 스위치와, 상기 스위치가 온상태로 되었을 때만 활성화하는 제2강압회로를 구비하고 있고, 상기 전압변환회로를 통해 상기 상태판정신호의 반전신호의 진폭을 승압전원전위와 대등하게 한 전위를 상기 P채널트랜지스터스위치의 게이트전위에, 상기 N채널트랜지스터스위치의 게이트전위에 상기 상태판정신호를 인가함으로써, 상태판정신호에 의해 상기 강압회로에 흐르는 출력전류를 바꿈으로써 고속으로 동작하는 기능을 갖는 것을 특징으로 한다.

본 발명의 청구항 10에 기재한 반도체집적회로는 청구항 6에 있어서, 상기 비교수단은 2개의 구동트랜지스터를 포함하는 차동증폭기를 구비하고 있고, 한 쪽의 구동트랜지스터의 게이트전극에는 상기 정전압회로에 의해 생성되는 정전압을, 다른 한 쪽의 구동트랜지스터의 게이트전극에는 상태판정신호를 인가함으로써, 상태판정신호에 의해 상기 차동증폭기의 응답속도를 바꿈으로써 동작속도를 변화시키는 기능을 갖는 것을 특징으로 한다.

본 발명의 청구항 11에 기재한 반도체집적회로는 청구항 6에 있어서, 상기 검지회로는 복수의 검사모드제어신호를 입력으로서 구비하고 있고, 상기 검지회로의 판정출력 또는 상기 복수의 검사모드제어신호 중 제1검사모드제어신호에 의해 승압전위에 상관없이 상시 승압회로를 동작시키는 검사모드를 구비하고 있는 것을 특징으로 한다.

본 발명의 청구항 12에 기재한 반도체집적회로는 청구항 6에 있어서, 상기 검지회로는 상기 복수의 검사모드제어신호 중 제2검사모드제어신호에 의해 상기 제2비교연산기를 활성화함으로써, 상기 정전압을 상기 전압측정단자로부터 측정하는 검사모드를 구비하고 있는 것을 특징으로 한다.

본 발명의 청구항 13에 기재한 반도체집적회로는 청구항 3에 있어서, 상기 챠지펌프회로를 제어하기 위한 상기 제어신호발생회로는 상기 제어신호발생회로의 입력신호와, 상기 복수의 검사모드제어신호 중 제3검사모드제어신호의 논리합의 반전을 취함으로써 상기 챠지펌프회로를 정지하는 것을 가능하게 하는 검사모드를 구비하고 있는 것을 특징으로 한다.

본 발명의 청구항 14에 기재한 반도체집적회로는 청구항 9 또는 청구항 10에 있어서, 상기 타이밍제어회로는 메모리가 활성화상태 또는 비활성화상태에 있는 것을 판정하는 상태판정신호를 생성하고, 상기 상태판정신호는 상기 메모리활성화신호의 활성타이밍에 따라 활성화하고, 또한 메모리활성화신호의 비활성타이밍으로 소정 지연시간후에 비활성이 되도록 구성한 것을 특징으로 한다.

이상과 같이 본 발명의 반도체집적회로의 구성에 의해,

(1)복수의 승압회로를 이용함으로써 소비타이밍에 동기한 승압동작을 실현할 수 있고, 단독의 승압회로를 이용해서 승압전원회로를 구성한 경우와 비교해서 승압전위(VPP)의 변동을 억제하는 것이 가능하게 된다.

(2)승압회로로서 이용하고 있는 챠지펌프회로의 능력한계는 2·VDD이고, 전원전압(VDD)의 저전압화에 대해서도 충분히 마진을 갖고 동작이 가능하게 된다. 또한, 챠지펌프회로는 3배, 4배승압회로로 용이하게 구성전개를 가지게 하는 것이 가능하고, 그 제어신호는 2배승압회로의 경우와 완전히 동일한 것을 이용하는 것이 가능하다.

(3)검지회로는 전원전압의존성을 가지지 않는다라는 특성을 갖고 있는 것으로, 전원전압이 높은 경우에 있어서 과승압방지회로를 필요로 하지 않는 특징을 갖는다.

(4)승압회로의 동작시간을 분산시킴으로써, 챠지펌프회로 1기당의 전하전송시간에 여유가 생긴다. 이 때문에, 회로전체의 효율이 향상한다라는 특징을 갖는다.

(5)분산승압에 의한 효과로서, 승압전원전위(VPP)의 변동이 작아지지만, 이 때문에, 단독의 승압회로를 이용하는 승압전원회로에 비해, 평활용량이 작아지므로, 레이아웃사이즈를 작게 할 수 있다라는 잇점이 있다.

이하, 본 발명의 반도체집적회로의 각 실시형태를 도 1 내지 도 11에 기초해서 설명한다.

도 1은 기능블록으로서의 메모리블록과 이 메모리블록에서 사용하는 승압전원회로를 내장한 반도체집적회로에 있어서의 승압전원회로의 구성을 나타낸다.

구체적으로는, 도 12에 나타낸 메모리셀어레이 및 센스앰프부에 사용되는 도 13에 나타낸 종래의 승압전원회로대신에 집적화되는 승압전원회로를 나타내고 있 다.

도 1에 있어서, 11은 제1승압회로, 12는 제2승압회로, 13은 보조승압회로, 14는 타이밍제어회로, 15는 발진기, 16은 검지회로이다.

제1승압회로(11)와 제2승압회로(12)는 승압능력이 대등한 것이고, 보조승압회로(13)는 제1, 제2승압회로(11, 12)보다 전하공급능력을 낮춘 것이다. 제1, 제2승압회로(11, 12), 보조승압회로(13)는 각각 챠지펌프회로와, 챠지펌프회로를 동작시키기 위해 타이밍제어회로로부터의 입력신호에지의 변화에 대해서 타이밍을 분산시키는 챠지펌프회로의 제어신호를 생성하는 로직회로로 구성된다.

이 로직회로의 상세는 후술한다.

제1, 제2승압회로(11, 12)는 메모리가 동작하고 있을 때만 승압동작을 행하고, 승압동작신호(PPMAIN1, PPMAIN2)는 내부메모리활성화신호(IRAS)에 의해 생성되므로, 이들 제1, 제2승압회로(11, 12)는 내부메모리활성화신호에 동기해서 동작한다.

보조승압회로(13)는 승압판정신호(ENVPP)(제3검사모드제어신호)가 H레벨일 때에 동작하는 발진기(15)에 의해 구동되고, 메모리활성화신호와는 비동기로 동작하므로, 메모리가 스탠바이상태에 있을 때의 승압전위(VPP)의 보증이 가능하다. 또, 메모리가 활성상태에 있을 때에는, 내부제어신호(OPMD)(상태판정신호)가 H레벨로 되고, 검지회로(16)의 응답속도를 올림으로써 과승압의 방지를 행하고 있다. 메모리가 스탠바이상태에 있을 때에는 OPMD가 L레벨로 됨으로써 검지회로(16)를 스탠바이상태로 전환하고, 소비전류를 저감하고 있다.

도 1의 회로로의 입력신호는 내부메모리활성화신호(IRAS), 동작모드를 설정하는 3종류의 제어신호 BIVPP, BIVPPMD(제1검사모드제어신호), EVVPP(제2검사모드제어신호)이다. 회로로부터 출력되는 신호는 승압전원전위(VPP), 내부전위를 복사해서 외부로부터 측정을 가능하게 한 REFVPPTM이다.

도 1의 회로의 동작타이밍챠트를 도 2에 나타낸다.

도 2에 있어서, CLK는 클럭입력, RAS는 로우어드레스스트로브입력신호이다. 또, 도 2에서는 검사모드설정신호인 BIVPP, BIVPPMD, EVVPP를 모두 L레벨로 설정하고 있다. 또, 검출회로(16)와 타이밍제어회로(14)를 상호 접속하는 신호 ENVPP 및 OPMD는 양쪽 모두 H레벨의 상태에 있는 경우를 가정하고 있다. 로우어드레스스트로브신호(RAS)를 클럭에 동기시킨 것이 내부메모리활성화신호(IRAS)로서 도 1에 나타낸 승압전원회로의 입력이 된다.

제1승압회로(11)의 동작신호(PPMAIN1)는 IRAS의 상승타이밍에 대해서 지연시간(TD1)후에 상승하고, IRAS의 하강타이밍과 동기해서 하강한다.

제2승압회로(12)의 동작신호(PPMAIN2)는 IRAS의 상승타이밍에 대해서 지연시간(TD1+TD2)후에 상승하고, IRAS의 하강타이밍에 대해서 지연시간(TD2)후에 하강한다. 이들 신호(PPMAIN1, PPMAIN2)의 상승, 하강 양 에지에서 각각 제1, 제2승압회로(11, 12)의 챠지펌프에 의한 승압동작을 행한다.

이상의 승압타이밍은 내부메모리활성화신호(IRAS)를 지연시키는 시간(TD1, TD2)을 조정함으로써 최적의 값을 얻을 수 있다. 도 2에서 나타내는 예에서는, DRAM의 동작클럭(TCLK)에 대해서, PPMAIN2의 하강에지를 IRAS의 상승에지에 동기해서 동작시키기 위해서는 지연시간(TD2)이 TCLK와 대등한 경우이고, 이 조건하에서의 동작은 제1승압회로(11)가 프리챠지신호 및 쉐어드게이트가 활성화되는 시간에 맞춰 승압동작을 행하고, 제2승압회로(12)는 워드선의 활성화가 행해지는 시간에 맞춰 승압동작을 행한다라는 타이밍이 실현된다.

이와 같이 제1, 제2승압회로(11, 12)는 각각 PPMAIN1, PPMAIN2의 상승, 하강 양 에지에서 구동되고, 워드선 활성화의 타이밍에 맞춰 승압동작을 행하는 제2승압회로(12)의 동작이 종료된 후에 계속해서 제1승압회로(11)가 승압동작을 행하므로, 승압전원전압(VPP)의 전위저하를 억제할 수 있다.

또, PPMAIN1 및 PPMAIN2가 L레벨인 구간은 (TD1+TCLK)로 나타내므로,

TD1+TCLK=3·TCLK

즉,

TD1=TCLK/2

로 함으로써 PPMAIN1 및 PPMAIN2의 듀티비를 50%로 할 수 있게 되고, 이 때에 PPMAIN1 및 PPMAIN2의 상승, 하강 양 에지에서의 전하전송량이 대등하게 되므로, 승압효율이 가장 높은 상태를 유지할 수 있다라고 할 수 있다.

이하에 승압전원회로를 구성하는 각 회로에 대해서 상세동작의 설명을 행한다.

타이밍제어회로(14)를 실현하는 회로예를 도 3에 나타낸다. 타이밍제어회로(14)의 내부노드에 의해 PPMAIN1 및 PPMAIN2를 생성하는 동작을 나타낸 타이밍챠트를 도 4에 나타낸다.

타이밍제어회로(14)의 입력신호는 내부메모리활성화신호(IRAS)와 승압회로동작판정신호(ENVPP)의 두 개이다. 신호(ENVPP)는 검지회로(16)가 승압전압(VPP)을 검지해서 충분히 승압되어 있을 때에는 L레벨로, 설정전압까지 승압되지 않을 때에는 H레벨로 된다.

타이밍제어회로(14)의 출력신호는 제1승압회로(11)의 구동을 행하는 PPMAIN1, 제2승압회로(12)의 구동을 행하는 PPMAIN2, 메모리가 동작하고 있을 때에 H레벨로 되어 검지회로의 응답속도를 올리는 목적으로 이용되는 제어신호(OPMD)이다.

내부메모리활성화신호(IRAS)로부터 종렬접속된 지연버퍼에 의해 각 출력신호가 만들어진다. 17∼26은 지연회로이고, 각 지연시간은 TC1∼TC10이다. 27, 31은 배타적 논리합, 28, 32는 D형 플립플롭, 29, 33은 멀티플렉서, 30, 34, 35는 버퍼이다.

내부노드(DELAYA)는 신호(IRAS)를 지연회로(17)로 시간(TC1)만큼 지연시킨 신호이고, 이 신호와 IRAS의 논리곱에 의해 생성되는 신호(PPEDGE1)에서는 IRAS의 상승에지로부터 시간(TC1)만큼 지연되고, IRAS의 하강에지에 동기한 신호가 얻어진다.

ENVPP가 H레벨일 때만, PPMAIN1의 에지를 생성시키는 목적으로 PPEDGE1을 지연회로(25)를 경유시켜 시간(TC9)만큼 지연시킨 신호와, PPEDGE1과의 논리적 배타합을 취함으로써, PPEDGE의 변화에지에 동기한 펄스폭(TC9)의 펄스가 내부노드(PPIMPLS1)에 생성된다.

이 신호를 D형 플립플롭(28)의 클럭입력단자(CK)에 입력하고, ENVPP가 L레벨일 때에 D형 플립플롭의 출력(Q)이, ENVPP가 H레벨일 때에 D형 플립플롭(28)의 출력(NQ)이 선택되도록 멀티플렉서(29)를 설치하고, 멀티플랙서(29)의 출력인 MUXOUT1을 D형 플립플롭(28)의 입력단자(D)에 되돌리는 구성을 갖는다.

이 회로구성에 의해, ENVPP가 H레벨에 있을 때만 D형 플립플롭(28)은 PPIMPLS1의 상승에지에 따라 출력을 반전하기 때문에 D형 플립플롭(28)의 출력단자(Q)로부터 얻어지는 신호는 ENVPP가 H레벨일 때에는 PPEDGE1과 같은 타이밍으로 변화하는 신호가 얻어지고, ENVPP가 L레벨로 변화했을 때에는 ENVPP가 H레벨이었을 때의 출력레벨이 유지되는 신호가 얻어진다. 이 D형 플립플롭(28)의 출력단자로부터 버퍼(30)를 경유해서 PPMAIN1을 생성한다.

마찬가지로, PPMAIN2는 IRAS를 시간(TC1+TC2+TC3)만큼 지연시킨 내부노드(DELAYB), 또는 상기 DELAYB를 시간(TC4+TC5)만큼 지연시킨 노드(DELAYC)의 논리곱을 취한 신호(PPEDGE2)를 만들고, 지연회로(26)와 논리적 배타합(31)에 의해 PPEDGE2의 에지변화에 동기한 펄스폭(TC10)의 신호(PPIMPLS2)를 D형 플립플롭(32)과 멀티플렉서(33)를 이용해서 ENVPP가 H레벨일 때만 변화하는 신호를 만드는 것에 의해 실현하고 있다.

ENVPP가 H레벨일 때, PPMAIN1과 PPMAIN2는 서로 비슷한 신호이며, 각각의 위상차는 시간(TC1+TC2+TC3)이다.

메모리가 동작모드에 있을 때, 검지회로의 응답속도를 변화시키는 제어신호(OPMD)의 작용을 동작속도가 느릴 때를 예로 들어 설명한다.

메모리의 동작속도가 느릴 때의 OPMD의 타이밍을 나타낸 타이밍챠트를 도 5에 나타낸다.

OPMD는 하기 6개의 신호로부터 생성된다. 6개의 신호란 IRAS와, IRAS를 시간(TC1+TC2)만큼 지연시킨 신호(DELAYD)와, DELAYD를 시간(TC3+TC4)만큼 지연시킨 신호(DELAYE)와, 또한 시간(TC5+TC6)만큼 지연시킨 신호(DELAYF)와, 또한 시간(TC7)만큼 지연시킨 신호(DELAYG)와, 또한 시간(TC8)만큼 지연시킨 신호(DELAYH)로서, 구체적으로는 IRAS, DELAYD, DELAYE로 논리합의 부정을 취한 신호와, DELAYF, DELAYG, DELAYH에 의해 논리합의 부정을 취한 신호를 논리곱의 반전신호로서 버퍼(35)를 경유시킨 신호로 생성된다.

결과적으로 OPMD는 IRAS의 상승에 동기하여, IRAS의 하강에지로부터 시간(TC1∼TC8)의 총합을 취한 시간까지 H레벨이 되는 신호가 된다. 즉, IRAS의 하강으로부터 시간(TC1∼TC8)의 총합을 취한 시간에서 메모리가 비활성상태로 들어갔다라고 판단해서 OPMD의 출력이 L레벨로 변화한다.

OPMD는 고속의 주파수로 동작되고 있는 상황에서는 상시 H레벨을 출력하지만, 클럭주파수가 느리고, IRAS가 L레벨을 취하는 구간이 TC1∼TC8까지의 총합시간보다 긴 경우, 즉 DRAM의 동작클럭이 TC1∼TC8까지의 총합이하의 동작클럭에서 메모리를 움직이고 있는 경우에는 OPMD가 H레벨, L레벨로 변화한다.

보조승압회로(13)의 동작주기를 결정하는 발진기(15)의 내부회로를 도 6에 나타낸다.

발진기(15)는 링오실레이터(36)로 만들어진 펄스를 종렬접속된 T형 플립플롭(37∼39)에 의해 분주(分周)한 것을 상기 보조승압회로(13)의 동작신호(PPSUB))로서 출력한다.

도 6에서는 일례로서 링오실레이터(36)의 주기를 80ns로 설정한 경우, T형 플립플롭은 3단이므로, 보조승압회로(13)는 640ns주기로 동작하게 된다.

제1승압회로(11)와 제2승압회로(12)는 각각 동등한 승압능력을 갖고 있고, 보조승압회로(13)는 제1, 제2승압회로(11, 12)에 비해 승압능력은 낮게 설정하고 있다. 이 승압능력은 챠지펌프회로에 구비된 용량의 대소에 따라 결정되고, 보조승압회로(13)에 구비된 용량은 제1, 제2승압회로(11, 12)에 비해 1/10정도로 설정되어 있다.

타이밍생성회로(도 7참조)는 각각의 챠지펌프회로에 접속되는 출력신호(MG1, MG2, MG3, MG4)의 발생타이밍은 모두 공통적이지만, 챠지펌프회로의 용량으로 전하의 전송을 행하는 단자(MG1, MG2)는 승압회로(11, 12)와 보조승압회로(13)의 양자에 의해 용량값에 따라 전하전송용량에 접속되는 신호인 MG1 및 MG2의 출력버퍼의 능력을 바꾸고 있다.

도 7에 타이밍생성회로, 도 8에 챠지펌프회로, 도 9에 승압회로의 동작타이밍챠트를 나타낸다.

타이밍생성회로의 동작을 입력신호를 PPMAIN, 출력신호를 MG1∼MG4로 해서 타이밍챠트와 대응시켜 설명을 행한다.

PPMAIN의 상승에지로부터 지연회로(40)에 의해 시간(TP1)만큼 지연시킨 신호를 PPDLYA로 하고, PPDLYA를 다시 지연회로(41)에 의해 TP2만큼 지연시킨 신호를 PPDLYB로 한다.

이 PPDLYA와 PPDLYB로부터 논리합의 반전(NOR03)을 통해 출력되는 신호를 MG3, 논리곱의 반전(NAND04)를 통해 출력되는 신호를 MG2로 하면, MG3가 PPMAIN으로부터 시간(TP1)만큼 지연한, H레벨로부터 L레벨로의 하강신호로 되고, MG2가 PPMAIN으로부터 시간(TP1+TP2)만큼 지연한 하강신호로 된다. 통상의 동작상태에서는 BIVPP는 L레벨이며, 논리합의 반전(NOR06)은 부정으로서 동작하기 때문에, MG1은 MG2의 반전신호, 즉 PPMAIN으로부터 시간(TP1+TP2)만큼 지연한 상승신호로 된다. MG4는 BIVPP가 마찬가지로 L레벨인 점에서 PPMAIN의 반전신호(NPPMAIN)와 MG2를 논리합(OR05)을 통한 신호(MG20R, MG2)를 지연회로(42)에 의해 시간(TP3)만큼 지연시킨 신호(MG2DLY)로 되고, L레벨의 고정신호(BIVPP)의 3신호입력을 논리합의 반전(NOR07)을 통해 출력한 신호로 된다. 이 때, MG4는 PPMAIN으로부터 (TP1+TP2+TP3)만큼 지연한 상승신호로 된다.

PPMAIN의 하강에지에 의해 타이밍생성회로에 의해 생성되는 신호는 마찬가지로 해서 MG4가 PMAIN의 하강에 동기한 하강신호, MG1이 시간(TP1)만큼 지연한 하강신호, MG2가 시간(TP1)만큼 지연된 상승신호, MG3가 시간(TP1+TP2)만큼 지연한 상승신호로 된다.

이 승압전원회로에 의해 VPP를 만들지 않고, 외부로부터 VPP를 입력하는 검사모드로 DRAM회로를 동작시킬 필요가 있는 경우, 예를 들면, 번인검사 등의 가속시험의 경우, 가속성을 높이기 위해 외부로부터 VPP를 입력하는 모드를 설정한 경우에 대응하기 위해 타이밍발생회로에는 VPP외부입력모드단자(BIVPP)를 구비하고 있다.

BIVPP가 H레벨에 있는 경우에는, BIVPP를 한 쪽의 입력에 가진 논리합의 반전(NOR01, NOR06, NOR07)의 각각의 출력이 L레벨에 고정되므로, MG1∼MG4의 모든 출력의 에지변화는 일어나지 않는다. 따라서, 부하의 전송이 행해지지 않으므로, 이 상태에서는 승압동작은 행해지지 않는다.

PPMAIN의 상승에지에서 승압회로가 동작할 때, 도 8의 챠지펌프회로의 내부노드의 전위는 도 9에 나타내듯이 전원전압을 VDD로 했을 때에, G1A가 2·VDD, G1B가 VDD, P1A가 VDD, P1B가 2·VDD, G2A가 VDD, G2B가 3·VDD로 된다. 또, 게이트전위와 소스전위가 모두 VDD로 같고, 트랜지스터(50, 51)는 이 때에는 오프상태로 되어 있다.

전술한 바와 같이, PPMAIN의 상승에지로부터 시간(TP1)만큼 지연한 경우에 MG3가 H레벨로부터 L레벨로 변화한다. 이 때, 콘덴서(43)의 전하이동이 일어나서 G1A의 전위가 VDD로 저하한다. 동시에, 레벨시프터(54)의 출력도 L레벨로 되므로, 콘덴서(48)에도 전하이동이 발생하고, G2B의 전위도 VDD로 되고, 그 결과, 트랜지스터(52)가 오프상태로 되고, P1B와 VPP의 경로가 단절된다.

또, G1A의 전위저하에 따라, 전하전송게이트로서의 트랜지스터(49)도 오프상태로 되고, P1A가 전위(VDD)를 유지하고, 전류의 경로가 없어지므로, MG1이 H레벨로 변화하는 것에 대해서, 2·VDD로의 승압동작이 일어나는 것이 가능한 상태로 된다.

이 상태에서 시간(TP2)만큼 경과했을 때에, MG1이 L레벨에서 H레벨로, MG2가 H레벨에서 L레벨로 변화하지만, 이 때에 제1승압수단으로서의 콘덴서(45, 46)에 의해 전하의 이동이 일어남으로써, P1A의 전위가 VDD로부터 2·VDD로 올라가고, P1B의 전위가 2·VDD에서 VDD로 떨어진다.

P1A의 전위의 상승에 따라, 레벨시프터(53)의 최대진폭이 2·VDD로 변화하지만, 이 시점에서는 MG4는 L레벨에서 변화하고 있지 않으므로, G2A의 전위는 이 시점에서는 VDD를 유지한 상태이다. MG4가 L레벨에서 H레벨로 변화했을 때에 제2승압수단으로서의 콘덴서(47, 48)에 의해 전하의 이동이 일어남으로써, G1B의 전위가 2·VDD로, G2A의 전위가 VDD에서 3·VDD로 변화한다. 이 때에 트랜지스터(51)가 온상태로 변화하고, P1A의 전위가 VPP에 공급되고, VPP가 2배의 VDD로 승압된다.

PPMAIN이 하강함으로써 승압회로가 동작하는 경우에서는, 도 8의 내부노드의 전위는 도 9에 나타내듯이 PPMAIN의 상승과는 반대로, G1A가 VDD, G1B가 2·VDD, P1A가 2·VDD, P1B가 VDD, G2A가 3·VDD, G2B가 VDD로 되어 있고, 트랜지스터(49, 52)가 오프상태로 되어 있다.

PPMAIN의 하강에지에 동기해서 먼저 MG4가 하강한다. 그것에 따라 G1B의 전위가 VDD로 하강한다. 동시에, 트랜지스터(50)가 오프상태로 변화하여, P1B의 레벨을 올릴 준비가 갖춰진다. 그 후 TP1만큼 시간이 경과했을 때 MG1이 H레벨에서 L레벨로, MG2가 L레벨에서 H레벨로 변화함으로써 제1승압수단으로서의 콘덴서(45, 46)에 의해 전하의 이동이 일어나고, P1A가 2·VDD에서 VDD로, P1B가 VDD에서 2·VDD로 변화한다.

또한 시간(TP2)가 경화한 후 MG3, P1B의 전위변화에 따라 레벨시프터(54)의 출력레벨이 2·VDD로 되는 것으로부터, 제2승압수단으로서의 콘덴서(47, 48)에 의해 전하의 이동이 일어나는 것에 의해, G2B의 전위가 3·VDD로 되고, 트랜지스터(52)가 온상태로 되는 것으로부터 P1B에서 VPP로의 경로가 생기도록 되기 때문에 VPP의 전위는 2·VDD로 된다. 이 구성의 회로에서는 부하를 고려하지 않으면 논리상 VPP의 최대승압전위는 2·VDD로 되는 것이 보여진다.

이상 서술한 바와 같이, 본 발명에서 이용하는 챠지펌프회로는 입력신호에 대해서 상승에지, 하강에지의 양측에서 변화하고, 또한 승압되는 최대의 전위가 2·VDD로 되는 것으로부터, 전원전압(VDD)의 저전압화에 대해서도 충분한 승압마진을 갖는 것이 가능하다.

또한, 이 회로의 구성의 잇점으로서 용이하게 다단승압회로로 발전시키는 것이 용이하다라는 특징을 갖는다. 도 10에 전원전압의 3배 승압을 실현하기 위해 구성한 챠지펌프회로의 예를 나타낸다.

콘덴서(67∼70), 트랜지스터(71∼76)가 3배 승압을 실현하기 위해 추가한 회로이고, 이 파선으로 둘러싸여져 있는 회로가 n배 승압을 실현하기 위해 추가가 필요한 회로단위이다. 제n의 승압수단은 69, 70으로 구성되어 있다.

2배승압회로와 같은 노드명을 갖는 노드는 2배 승압회로와 마찬가지의 타이밍으로 같은 값의 전위를 가지므로, 여기에서는 추가노드의 전위의 움직임에 대해서 서술한다.

PPMAIN의 상승에지를 기점으로 하는 승압동작에 있어서는 MG3가 H레벨에서 L레벨로 하강하는 것을 받아 G3A가 4·VDD에서 2·VDD로 강압한다. 이것에 따라, 트랜지스터(71)가 오프상태로 되고, P2A와 VPP사이의 경로가 차단된다. MG1 및 MG2의 변화에 따라 P2A가 3·VDD에서 2·VDD로, P2B가 2·VBB에서 3·VBB로 변화한다. MG4가 L레벨에서 H레벨로 변화할 때 G3B가 2·VBB에서 4·VBB로 변화함으로써 트랜지스터(74)가 온상태로 변화하고, VPP에 P2B의 전위(3·VDD)가 전송된다.

PPMAIN이 하강할 때도 좌우의 움직임이 대칭이며, MG3가 L레벨에서 H레벨로 변화할 때의 타이밍으로 G3A가 4·VDD로 변화하는 것을 받아 P2A의 전위(3·VDD)가 VPP로 전송된다.

이상으로 서술한 응용예를 일반화하면, 트랜지스터의 소스전위가 최대n·VDD에서 최소가 (n-1)·VDD인 개소에 동일한 회로를 겹쳐 쌓는 것에 의해 트랜지스터의 게이트에 가해지는 전압을 최대(n+1)·VDD로 승압하는 회로구성상의 기능으로부터 출력단자(VPP)에는 최대n·VDD가 전송된다.

또한, 승압단수에 관계없이, MG1∼MG4의 입력제어신호에 가해지는 전압의 타이밍은 같은 것을 생성하면 좋다라는 잇점도 들 수 있다.

이하, 승압된 전압을 검지해서 승압회로의 동작을 제어하고 있는 검지회로(16)를 도 11에 기초해서 설명한다.

검지회로(16)는 회로를 기능으로 분할하면 정전류 원회로에 의해 정전압을 발생하는 정전압발생회로(77), VPP를 강압하는 강압회로(78), VPP를 강압한 전위와 참조전압의 비교를 행하여, 기준전압과의 대소를 비교하는 제1비교수단으로서의 차동증폭회로(79), 참조전압을 외부에서 측정하는 것을 실현하기 위해 설치한 참조전압측정회로(80), 전원투입시에 회로를 안정점으로 하기 위해 설치한 스타트업회로(81)로 구성된다.

검지회로(16)의 입력은 승압전위(VPP), 메모리활성화신호가 상승하고 있어 메모리가 활성화상태에 있을 때에 H레벨로 되는 제어신호(OPMD, VPP)의 전위에 상관없이 상시 ENVPP를 H레벨로 하고, 승압회로를 상기 동작시키는 테스트모드를 위한 제어신호(BIVPPMD), 정전압발생회로(77)가 만드는 참조전압을 측정하기 위해 참조전압측정회로(80)를 동작시키는 제어신호(EVVPP)이다.

출력은 VPP의 전위를 기준전압과 비교한 결과를 출력하고, 승압회로의 동작을 결정하는 제어신호(ENVPP), 참조전압측정회로(80)의 출력으로서 참조전위를 출력하는 REVPPTM을 갖는다.

정전압발생회로(77)는 그 기능을 실현하기 위해 커런트 미러 회로를 응용한 것이며, 저항(R14)을 흐르는 전류가 전원전압의존성을 갖고 있지만, 이 전류는 M3와 M1, M7에 각각의 트랜지스터의 사이즈에 비례한 전류를 흐르게 하게 된다. 결과적으로, M7의 전위가 변화하기 위해서, 트랜지스터(T12)에 흐르는 전류가 변화해서 M5의 전위가 변화하게 되지만, 그것에 의해 트랜지스터(T3, T7)에 흐르는 전류를 변화시키게 되고, 균형잡힌 전류값을 흐르게 하는 경우에 안정적이다. 이상의 이유에 의해 이 회로가 발생하는 전류는 전원전압에 의하지 않고 일정하게 된다.

M9를 흐르는 전류는 M7에 흐르는 전류를 트랜지스터(T6, T9)의 사이즈에 비례한 전류로 되지만, 이것을 트랜지스터(T10, T11)가 갖는 온저항에 의해 일정한 전압이 노드(M9, M10)에 발생시킬 수 있다.

강압회로(78)는 메모리소자가 스탠바이모드, 즉 제어신호(OPMD)가 L레벨일 때에는 트랜지스터(T16)의 게이트단자에 입력되는 일정한 전압(M10)에 의해 트랜지스터(T15, T16)의 전류경로에 흐르는 전류가 결정된다. 이 때, 트랜지스터(T16)의 온저항과, 트랜지스터(T15)로부터 만들어지는 정전류와의 관계로부터, VPP로부터 만들어지는 강압전위(CMPVPP)가 결정된다. 메모리소자가 활성화상태에 있고, OPMD가 H레벨일 때에는 N채널트랜지스터(T18) 및 전압변환회로(82)에 의해 VPP와 등전위로 승압된 OPMDVPP에 의해 P채널트랜지스터(T17)가 각각 온상태로 되고, 트랜지스터(T15, T16)의 전류버스에 추가해서 T19, T20의 전류버스가 열림으로써, 반응의 지연을 방지하고 있다. 상기 T17과 T18은 스위치를 구성하고, T19와 T20이 제2강압회로를 구성한다.

차동증폭회로(79)는 입력으로서 정전압발생회로(77)의 출력(M9)과, 강압회로(78)의 출력(CMPVPP)의 2개의 전위의 대소비교를 행한다. VPP의 변동이 작고, M9와 CMPVPP를 양자에 있어서 전위차가 작은 경우에 대응시키기 위해서, M9와 CMPVPP를 차동증폭기(83, 84)에 각각 반대의 극성을 갖도록 입력하고, 얻어진 전위차의 판정결과를 차동증폭기(85)에 입력함으로써, 최종의 비교결과ENVPP를 얻고 있다.

차동증폭기(83, 84, 85)는 전류원으로서 정전압발생회로(77)에 의해 만들어진 전위(M10)를 T22A, T22B, T22C의 각각의 트랜지스터로부터 입력하고 있지만, OPMD가 H레벨에 있을 때에는 전류원으로서 또한 T21A, T21B, T21C로부터 H레벨의 신호(OPMD)를 직접 인가하고, 차동증폭기에 흐르는 전류를 올림으로써 응압속도를 올리고 있다.

다음에, 검지회로(16)에 의해 제어되는 테스트모드에 대해서 설명을 행한다.

메모리소자의 통상동작에서는, 메모리셀의 파괴를 방지하기 위해 승압전원전위는 필요최저한의 승압전위로 동작하지만, 회로소자에 고부하를 가해서 불량디바이스를 제거하는 품질검사인 가속시험에 있어서는, 전원전압을 올린 상태에서 검사를 행한다. 이 때, 가속성의 촉진을 위해 워드드라이버구동전압 등 승압전원을 필요로 하는 노드에도 통상동작상태와 비교해서 높은 전압을 인가할 필요가 있다.

본 발명에서 채용하는 검지회로(16)는 전원전압의존성을 갖지 않는 특성을 갖기 때문에 가속시험에 대응하기 위해

(1)승압전원회로의 동작을 정지하고, 외부전원으로부터의 입력에 의해 워드드라이버를 구동하는 모드

(2)테스트모드의 설정에 의해, 승압전원회로의 동작전압을 변경하는 모드와의 양자에 대응하는 동작모드를 준비했다. 이 중(1)에 대해서는 승압회로의 항에서 서술한 바와 같이 챠지펌프회로의 제어신호를 정지함으로써 승압동작이 일어나지 않도록 함으로써 실현하고 있다.

후자, 즉(2)에 대응하는 승압전원의 동작전압을 변경하는 검사모드로서는 차동증폭회로(79)의 출력과 테스트모드설정용 제어단자(BIVPPMD)를 논리곱의 부정(87)을 통해 출력을 행한다.

BIVPPMD가 L레벨일 때에는 차동증폭회로(79)의 출력에 의해 ENVPP는 변화하지만, BIVPPMD가 H레벨에 있을 때에는 논리곱의 부정(87)의 출력은 상시 H레벨로 됨으로써, 검지회로의 출력ENVPP는 상시 H레벨로 되고, 그 결과 챠지펌프회로가 상시 동작한다. 본 발명에서 채용하는 챠지펌프회로의 승압능력은 승압회로의 항에서 서술한 바와 같이 전원전압의 약 2배이므로, 상시 동작하는 모드설정을 준비함으로써 승압되는 전압을 변경하는 것이 가능하게 된다.

제어신호(EVVPP)가 H레벨로 설정되는 테스트모드에서는 T23이 비활성화되고, T24가 활성화되어 제2비교수단으로서의 차동증폭기(86)가 활성화됨으로써 참조전압측정회로(80)가 작동하고, M9의 전위가 출력(REFVPPTM)에 복사된다. 참조전압측정회로(80)는 차동증폭기(86)의 한 쪽에 M9의 전위를, 다른 쪽의 입력에 출력(REFVPPTM)을 접속하고, 그 비교결과에 의해 N채널트랜지스터(T25)의 제어를 행하고, 출력전압을 변화시킴으로써 전압을 피드백하는 구성을 갖고 있고, 입력전위와 출력전위가 등전위가 되는 경우에 균형이 유지된다. 이 구성에 의해 참조전위(M9)와 같은 전위를 REFVPPTM에 출력하는 것을 실현하고 있다.

또, 본 명세서에 있어서는, 메모리활성화신호의 1주기의 상승, 하강에지에 2대의 챠지펌프회로를 이용해서 승압타이밍을 맞춘 예를 들어 설명을 행했지만, 논리상, 메모리의 사이클타임이 더욱 짧아졌을 때를 고려하면, 예를 들면 메모리의 읽기, 쓰기사이클의 2배의 주기로 상승, 하강에지를 갖는 제어신호를 만드는 쪽이 승압능력이나 동작속도마진의 점에서 바람직하다라는 경우가 고려된다. 이 때, 상기 실시형태와 같은 경우에 승압타이밍을 가지게 하려고 하면, 챠지펌프회로 4대가 필요하게 된다. 따라서, 본 발명의 청구요건으로서는 승압전원회로가 구비하는 메인챠지펌프회로의 개수나, 내부메모리활성화신호를 종(種)신호로서 만드는 제어신호의 주기에 대해서 제한을 두는 것은 아니다.

이상과 같이 본 발명의 반도체집적회로에 의하면,

(2)승압회로로서 이용하고 있는 챠지펌프회로의 능력한계는 2·VDD이고, 전원전압(VDD)의 저전압화에 대해서도 충분히 마진을 갖고 동작이 가능하게 된다. 그리고, 챠지펌프회로는 3배, 4배 승압회로로 용이하게 구성전개를 가지게 하는 것이 가능하고, 그 제어신호는 2배 스압회로의 경우와 완전히 같은 것을 이용하는 것이 가능하다.

(3)검지회로는 전원전압의존성을 가지지 않는다라는 특성을 갖고 있는 것에 의해, 전원전압이 높은 경우에 있어서 과승압방지회로를 필요로 하지 않는 특징을 갖는다.

(4)승압회로의 동작시간을 분산시킴으로써, 챠지펌프회로1기당의 전하전송시간에 여유가 생긴다. 이 때문에, 회로전체의 효율이 향상한다라는 특징을 갖는다.

(5)분산승압에 의한 효과로서, 승압전원전위(VPP)의 변동이 작아지지만, 이 때문에, 단독의 승압회로를 이용하는 승압전원회로에 비해 평활용량이 작아지므로, 레이아웃사이즈를 작게 할 수 있다라는 잇점이 있다.

Claims

삭제
메모리블록과 상기 메모리블록에서 사용하는 승압전원회로를 내장한 반도체집적회로에 있어서:

상기 승압전원회로는 상기 메모리블록의 동작을 제어하는 신호에 동기해서 동작하는 복수의 승압회로와, 상기 메모리블록의 동작을 제어하는 신호를 받아 상기 복수의 승압회로의 제어신호를 발생하는 타이밍제어회로를 갖고;

상기 타이밍제어회로를 메모리활성화신호의 활성화 타이밍에 대해서 제1지연시간후이며 또한 상기 메모리활성화 신호의 비활성으로의 타이밍에서 반전하는 제1제어신호를 생성하고, 상기 제1제어신호에 대해서 제2지연시간후에 동작하는 제2제어신호를 생성하고, 이하 마찬가지로 해서 상기 복수의 승압회로를 제어하는 복수의 제어신호를 생성하고, 상기 복수의 제어신호에 의해 상기 복수의 승압회로의 분 산동작을 행하는 것을 특징으로 하는 반도체집적회로.
반도체집적회로는, 메모리활성화신호에 동기해서 동작하는 복수의 승압회로;

메모리활성화신호와는 비동기로 동작하는 상기 승압회로보다 작은 전하공급능력을 갖는 보조승압회로;

메모리활성화신호를 받아 상기 복수의 승압회로의 제어신호를 발생하는 타이밍제어회로;

상기 보조승압회로의 자려발진을 행하는 발진기; 및

승압전원의 전위를 검지해서 상기 타이밍제어회로 및 발진기의 동작제어를 행하는 검지회로가 설치되며;

상기 타이밍제어회로를 상기 복수의 승압회로를 분산동작시키도록 구성하는 동시에, 상기 승압회로는 챠지펌프회로와 상기 챠지펌프회로의 제어신호를 발생하는 제어신호발생회로를 구비하고 있고;

상기 챠지펌프회로는 전하전송게이트와, 전원전압을 기초로 상기 전원전압의 2배로 승압하기 위한 제1승압수단과, 상기 전원전압과 상기 제1승압전위를 기초로 상기 전원전압의 3배로 승압하기 위한 제2승압수단을 구비하고 있으며;

상기 전하전송게이트의 소스전극이 출력단자에, 드레인전극이 상기 제1승압전위에 접속되고, 상기 제2승압전위를 상기 전하전송게이트의 게이트전극에 접속함으로써 상기 제1승압전위가 상기 출력단자에 공급가능한 것을 특징으로 하는 반도체집적회로.
반도체집적회로는 메모리활성화신호에 동기해서 동작하는 복수의 승압회로;

메모리활성화신호와는 비동기로 동작하는 상기 승압회로보다 작은 전하공급능력을 갖는 보조승압회로;

메모리활성화신호를 받아 상기 복수의 승압회로의 제어신호를 발생하는 타이밍제어회로;

상기 보조승압회로의 자려발진을 행하는 발진기; 및

승압전원의 전위를 검지해서 상기 타이밍제어회로 및 발진기의 동작제어를 행하는 검지회로가 설치되며;

상기 타이밍제어회로를 상기 복수의 승압회로를 분산동작시키도록 구성하는 동시에, 상기 승압회로는 챠지펌프회로와 상기 챠지펌프회로의 제어신호를 발생하는 제어신호발생회로를 구비하고 있으며;

상기 챠지펌프회로는 전하전송게이트와, 전원전압을 기초로 상기 전원전압의 2배로 승압하기 위한 제1승압수단과, 상기 전원전압과 상기 제1승압전위를 기초로 상기 전원전압의 3배로 승압하기 위한 제2승압수단과, 이하 마찬가지로 상기 전원전압과 전원전압의 (n-1)배의 승압전위를 기초로 상기 전원전압의 n배로 승압하기 위한 제(n-1)의 승압수단과, 상기 제(n-1)의 승압전위와 제1승압전위를 기초로 상기 전원전압의 (n+1)배로 승압된 제n의 승압수단을 구비하고 있고;

상기 전하전송게이트의 소스전극이 출력단자에, 드레인전극이 상기 제(n-1)의 승압전위에 접속되고, 상기 제n의 승압전위를 상기 전하전송게이트의 게이트전극에 접속함으로써 상기 제(n-1)의 승압전위가 상기 출력단자에 공급가능한 것을 특징으로 하는 반도체집적회로.
제4항에 있어서, 상기 챠지펌프회로는 상기 챠지펌프회로의 승압배수에 상관없이, 상기 챠지펌프회로를 제어하기 위한 상기 제어신호발생회로에 의해 생성되는 동일한 제어신호를 이용해서 제어하는 것이 가능한 것을 특징으로 하는 반도체집적회로.
반도체집적회로는, 메모리활성화신호에 동기해서 동작하는 복수의 승압회로;

메모리활성화신호와는 비동기로 동작하는 상기 승압회로보다 작은 전하공급능력을 갖는 보조승압회로;

메모리활성화신호를 받아 상기 복수의 승압회로의 제어신호를 발생하는 타이밍제어회로;

상기 보조승압회로의 자려발진을 행하는 발진기; 및

승압전원의 전위를 검지해서 상기 타이밍제어회로 및 발진기의 동작제어를 행하는 검지회로가 설치되고;

상기 타이밍제어회로를 상기 복수의 승압회로를 분산동작시키도록 구성하는 동시에, 상기 검지회로는 승압전위를 정전류동작에서 강압하는 강압회로와, 커런트 미러 회로에 의해 정전압을 발생하는 정전압발생회로와, 제1비교수단을 구비하고 있고, 상기 정전압발생회로로부터 만들어지는 참조전위와 상기 강압회로의 출력전위를 상기 제1비교수단으로 대소판정을 행하도록 구성한 것을 특징으로 하는 반도체집적회로.
제6항에 있어서, 제1비교수단은 3개의 차동증폭기에 의해 구성되어 있고;

제1차동증폭기의 한 쪽의 입력에 승압전압을 상기 강압회로에 의해 생성된 강압전위를, 타른 쪽의 입력에 상기 정전압회로에 의해 생성되는 정전압을, 제2차동증폭기의 한 쪽의 입력에 상기 정전압을, 다른 쪽의 입력에 상기 강압회로에 의해 생성된 상기 강압전위를 입력하고, 또한 제3차동증폭기의 한 쪽의 입력으로서 상기 제1의 차동증폭기의 출력신호를, 다른 쪽의 입력으로서 상기 제2차동증폭기의 출력신호를 이용하는 것에 의해 미소한 전압변화를 고속으로 검출가능한 것을 특징으로 하는 반도체집적회로.
제6항에 있어서, 상기 검지회로는 전압측정단자, 제2비교수단, P채널트랜지스터 및 N채널트랜지스터를 구비하고 있고;

상기 제2비교수단은 상기 정전압을 상기 제2비교수단의 한 쪽의 입력에, 상기 전압측정단자를 상기 제2의 비교수단의 다른 쪽의 입력에 접속하는 구성을 갖는 것이며, 상기 P채널트랜지스터의 게이트전극은 상기 제2비교수단의 출력에, 소스전극은 전원전위에, 드레인전극은 상기 전압측정단자에 접속되고, 상기 N채널트랜지스터의 게이트전극은 전원전위에, 드레인전극은 상기 전압측정단자에, 소스전극은 접지전위에 접속된 것으로, 상기 정전압회로로부터 생성되는 상기 정전압과 대등한 전위를 전압측정단자로 출력함으로써 상기 정전압을 측정가능한 것을 특징으로 하는 반도체집적회로.
제6항에 있어서, 상기 검지회로에 구비된 상기 강압회로에는 전원전압을 승압전원전위로 변환하는 전압변환회로;

P채널트랜지스터 및 N채널트랜지스터로 구성되는 스위치; 및

상기 스위치가 온상태로 되었을 때만 활성화하는 제2강압회로를 구비하고 있고;

상기 전압변환회로를 통해 상기 상태판정신호의 반전신호의 진폭을 승압전원전위와 대등하게 한 전위를 상기 P채널트랜지스터스위치의 게이트전위에, 상기 N채널트랜지스터스위치의 게이트전위에 상기 상태판정신호를 인가함으로써, 상태판정신호에 의해 상기 강압회로에 흐르는 출력전류를 바꾸는 것에 의해 고속으로 동작하는 기능을 갖는 것을 특징으로 하는 반도체집적회로.
제6항에 있어서, 상기 비교수단은 각각의 상기 차동증폭기에 2개의 구동트랜지스터를 포함하는 차동증폭기를 구비하고 있고, 한 쪽의 구동트랜지스터의 게이트전극에는 상기 정전압회로에 의해 생성되는 정전압을, 다른 한 쪽의 구동트랜지스터의 게이트전극에는 상태판정신호를 인가함으로써, 상태판정신호에 의해 상기 차동증폭기의 응답속도를 바꾸는 것에 의해 동작속도를 변화시키는 기능을 갖는 것을 특징으로 하는 반도체집적회로.
제6항에 있어서, 상기 검지회로는 복수의 검사모드제어신호를 입력으로서 구비하고 있고, 상기 검지회로의 판정출력 또는 상기 복수의 검사모드제어신호 중 제1검사모드제어신호에 의해 승압전위에 상관없이 상시 승압회로를 동작시키는 검사모드를 구비하고 있는 것을 특징으로 하는 반도체집적회로.
제6항에 있어서, 상기 검지회로는 상기 복수의 검사모드제어신호 중 제2검사모드제어신호에 의해 상기 제2비교연산기를 활성화함으로써, 상기 정전압을 상기 전압측정단자로부터 측정하는 검사모드를 구비하고 있는 것을 특징으로 하는 반도체집적회로.
제3항에 있어서, 상기 챠지펌프회로를 제어하기 위한 상기 제어신호발생회로는 상기 제어신호발생회로의 입력신호와, 상기 복수의 검사모드제어신호 중 제3검사모드제어신호의 논리합의 반전을 취함으로써 상기 챠지펌프회로를 정지하는 것을 가능하게 하는 검사모드를 구비하고 있는 것을 특징으로 하는 반도체집적회로.
제9항 또는 제10항에 있어서, 상기 타이밍제어회로는 메모리가 활성화상태 또는 비활성화상태에 있는 것을 판정하는 상태판정신호를 생성하고, 상기 상태판정신호는 상기 메모리활성화신호의 활성타이밍에 따라 활성화하고, 또한 메모리활성화신호의 비활성타이밍으로 소정 지연시간후에 비활성이 되도록 구성한 것을 특징 으로 하는 반도체집적회로.