JP2001250381A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Abstract
(57)【要約】
【課題】 半導体集積回路に内蔵され、昇圧電位の安定
化と高効率化を目的とした昇圧回路構成を提供すること
を目的とする。 【解決手段】 複数の昇圧回路１１，１２と昇圧回路１
１，１２を互いに分散動作させるタイミング制御回路１
４を備え、メモリの動作サイクルあたりの昇圧動作回数
が増えることで消費に伴う昇圧電源電位の低下を抑制し
ている。また、昇圧電源電位の消費に一致した時間で昇
圧動作が行え効率よく昇圧動作が行える。
化と高効率化を目的とした昇圧回路構成を提供すること
を目的とする。 【解決手段】 複数の昇圧回路１１，１２と昇圧回路１
１，１２を互いに分散動作させるタイミング制御回路１
４を備え、メモリの動作サイクルあたりの昇圧動作回数
が増えることで消費に伴う昇圧電源電位の低下を抑制し
ている。また、昇圧電源電位の消費に一致した時間で昇
圧動作が行え効率よく昇圧動作が行える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
より構成されるメモリ装置の技術分野に関するものであ
って、更に詳細には、メモリ装置の駆動に必要となる昇
圧電源回路に関するものである。
より構成されるメモリ装置の技術分野に関するものであ
って、更に詳細には、メモリ装置の駆動に必要となる昇
圧電源回路に関するものである。
【０００２】
【従来の技術】ダイナミック型メモリデバイスでは、マ
トリックス状に配置された記憶素子（メモリセル）への
データアクセス方法として、ワード線に電位を与え、ビ
ット線とメモリセルとの間でデータをやりとりすること
で読み出し、書き込み動作を実現している。
トリックス状に配置された記憶素子（メモリセル）への
データアクセス方法として、ワード線に電位を与え、ビ
ット線とメモリセルとの間でデータをやりとりすること
で読み出し、書き込み動作を実現している。
【０００３】一般的なダイナミック・ランダムアクセス
メモリ（ＤＲＡＭ）のメモリセルアレイおよびセンスア
ンプ、ビット線プリチャージ回路を図１２に示す。１１
１はメモリセルアレイ、１１２はビット線対、１１３は
ワード線、１１４はビット線プリチャージ回路、１１５
はセンスアンプ、１１６はシェアードゲートである。
メモリ（ＤＲＡＭ）のメモリセルアレイおよびセンスア
ンプ、ビット線プリチャージ回路を図１２に示す。１１
１はメモリセルアレイ、１１２はビット線対、１１３は
ワード線、１１４はビット線プリチャージ回路、１１５
はセンスアンプ、１１６はシェアードゲートである。
【０００４】メモリセルアレイ１１１は、メモリセルキ
ャパシタＣo一個あたりについて、アクセストランジス
タＴＷＬのソースにメモリセルキャパシタＣoが、アク
セストランジスタＴＷＬのドレインにビット線１１２
が、アクセストランジスタＴＷＬのゲートにワード線１
１３が接続されている。
ャパシタＣo一個あたりについて、アクセストランジス
タＴＷＬのソースにメモリセルキャパシタＣoが、アク
セストランジスタＴＷＬのドレインにビット線１１２
が、アクセストランジスタＴＷＬのゲートにワード線１
１３が接続されている。
【０００５】ＤＲＡＭはメモリセルキャパシタＣoに電
荷を蓄積することによってデータの記憶を行うが、ＤＲ
ＡＭの高集積化、大容量化と同時に、ＤＲＡＭ動作電源
電圧の低電圧化が進んでいる。
荷を蓄積することによってデータの記憶を行うが、ＤＲ
ＡＭの高集積化、大容量化と同時に、ＤＲＡＭ動作電源
電圧の低電圧化が進んでいる。
【０００６】電源電圧の低電圧化に対して、メモリセル
キャパシタＣoの蓄積電荷を充分に確保するためには、
メモリセルキャパシタＣoにＨレベル時には電源電位Ｖ
ＤＤ、Ｌレベル時にはＧＮＤ電位を与える方法が一般的
に用いられている。従って、メモリセルキャパシタＣo
に対し蓄積電荷の転送を行うアクセストランジスタＴＷ
Ｌのゲート電位にはＤＲＡＭ電源電圧より高い電位に設
定した昇圧電位（ＶＰＰ）が必要となり、その電位とし
てはＤＲＡＭ電源電圧をＶＤＤ、トランジスタＴＷＬの
閾値電圧をＶＴとした時に、ＶＰＰ≧ＶＤＤ＋ＶＴ を
確保する必要がある。
キャパシタＣoの蓄積電荷を充分に確保するためには、
メモリセルキャパシタＣoにＨレベル時には電源電位Ｖ
ＤＤ、Ｌレベル時にはＧＮＤ電位を与える方法が一般的
に用いられている。従って、メモリセルキャパシタＣo
に対し蓄積電荷の転送を行うアクセストランジスタＴＷ
Ｌのゲート電位にはＤＲＡＭ電源電圧より高い電位に設
定した昇圧電位（ＶＰＰ）が必要となり、その電位とし
てはＤＲＡＭ電源電圧をＶＤＤ、トランジスタＴＷＬの
閾値電圧をＶＴとした時に、ＶＰＰ≧ＶＤＤ＋ＶＴ を
確保する必要がある。
【０００７】また電源電圧ＶＤＤの低電圧化に対して、
ビット線プリチャージ動作を行う際、ビット線電位をビ
ット線プリチャージ電位ＶＢＰ（＝ＶＤＤ／２）まで高
速にプリチャージ動作を完了させるために、ビット線プ
リチャージ回路１１４の制御信号のＨレベルを昇圧電位
ＶＰＰに設定している。
ビット線プリチャージ動作を行う際、ビット線電位をビ
ット線プリチャージ電位ＶＢＰ（＝ＶＤＤ／２）まで高
速にプリチャージ動作を完了させるために、ビット線プ
リチャージ回路１１４の制御信号のＨレベルを昇圧電位
ＶＰＰに設定している。
【０００８】また、図１２に示されるように、センスア
ンプ１１５の両側のメモリセルアレイ（１１１（Ｌ），
１１１（Ｒ））でセンスアンプ１１５を共有する構成が
レイアウト面積を縮小する目的で一般的に用いられてい
るが、この構成を実現するために用いられるシェアード
ゲート１１６も、メモリセルアレイ１１１とセンスアン
プ１１５との間で、データ転送を高速かつ正確に行うた
めに、ゲート電圧のＨレベルとして昇圧電位ＶＰＰを設
定している。
ンプ１１５の両側のメモリセルアレイ（１１１（Ｌ），
１１１（Ｒ））でセンスアンプ１１５を共有する構成が
レイアウト面積を縮小する目的で一般的に用いられてい
るが、この構成を実現するために用いられるシェアード
ゲート１１６も、メモリセルアレイ１１１とセンスアン
プ１１５との間で、データ転送を高速かつ正確に行うた
めに、ゲート電圧のＨレベルとして昇圧電位ＶＰＰを設
定している。
【０００９】このようにＤＲＡＭの安定した読み出し動
作、書き込み動作を高速に実行するためには電源電圧Ｖ
ＤＤに加えて、電源電圧よりも高い電位に設定した昇圧
電源ＶＰＰが必要である。この電圧ＶＰＰを実現するた
めの一つの方法として、内部にチャージポンプ回路など
を用いた昇圧回路を設け、電源電圧ＶＤＤを高い電源電
位ＶＰＰに昇圧することで高い電源電位を得る方法が挙
げられる。
作、書き込み動作を高速に実行するためには電源電圧Ｖ
ＤＤに加えて、電源電圧よりも高い電位に設定した昇圧
電源ＶＰＰが必要である。この電圧ＶＰＰを実現するた
めの一つの方法として、内部にチャージポンプ回路など
を用いた昇圧回路を設け、電源電圧ＶＤＤを高い電源電
位ＶＰＰに昇圧することで高い電源電位を得る方法が挙
げられる。
【００１０】従来の昇圧電源回路を図１３に示す。１１
７は昇圧回路、１１８は補助昇圧回路、１１９はタイミ
ング制御回路、１２０は発振器、１２１は検知回路、１
２２は過昇圧防止回路を示す。
７は昇圧回路、１１８は補助昇圧回路、１１９はタイミ
ング制御回路、１２０は発振器、１２１は検知回路、１
２２は過昇圧防止回路を示す。
【００１１】昇圧回路１１７および補助昇圧回路１１８
は、電荷転送により昇圧動作を行うチャージポンプ回路
によって実現されている。また、昇圧回路１１７および
補助昇圧回路１１８は出力が互いに並列接続されてい
る。
は、電荷転送により昇圧動作を行うチャージポンプ回路
によって実現されている。また、昇圧回路１１７および
補助昇圧回路１１８は出力が互いに並列接続されてい
る。
【００１２】補助昇圧回路１１８は、昇圧回路１１７に
比べて電荷供給能力を小さく設定し消費電流を抑えるこ
とで、メモリがスタンバイ状態にある時などの昇圧電源
電位ＶＰＰを保証する目的で搭載したものである。
比べて電荷供給能力を小さく設定し消費電流を抑えるこ
とで、メモリがスタンバイ状態にある時などの昇圧電源
電位ＶＰＰを保証する目的で搭載したものである。
【００１３】昇圧回路１１７はメモリが活性化している
時には内部メモリ活性化信号ＩＲＡＳに同期して動作す
るが、補助昇圧回路１１８は、検知回路１２１により昇
圧電源電位ＶＰＰを検出した結果によって発振器１２０
による自励発振によりメモリ活性状態とは非同期に動作
する。
時には内部メモリ活性化信号ＩＲＡＳに同期して動作す
るが、補助昇圧回路１１８は、検知回路１２１により昇
圧電源電位ＶＰＰを検出した結果によって発振器１２０
による自励発振によりメモリ活性状態とは非同期に動作
する。
【００１４】過昇圧防止回路１２２は、特に電源電圧Ｖ
ＤＤが高い時に、昇圧電圧ＶＰＰが一時的に過昇圧され
ることを防止する目的で備えられており、この回路によ
りデバイスの素子破壊の防止、および信頼性の確保を実
現している。
ＤＤが高い時に、昇圧電圧ＶＰＰが一時的に過昇圧され
ることを防止する目的で備えられており、この回路によ
りデバイスの素子破壊の防止、および信頼性の確保を実
現している。
【００１５】ここで、ＤＲＡＭの動作の概略のタイミン
グチャートを図１４に示す。図１４では、ＣＬＫはクロ
ック入力信号、ＲＡＳはロウアドレスストローブ入力信
号、ＣＡＳはカラムアドレスストローブ入力信号、ＷＥ
は書き込み許可入力信号である。
グチャートを図１４に示す。図１４では、ＣＬＫはクロ
ック入力信号、ＲＡＳはロウアドレスストローブ入力信
号、ＣＡＳはカラムアドレスストローブ入力信号、ＷＥ
は書き込み許可入力信号である。
【００１６】この図１４の例では３クロック周期で読み
出しサイクル、書き込みサイクルを行っており、内部メ
モリ活性化信号ＩＲＡＳが立ち上がることでロウアドレ
スが決定するとほぼ同時にビット線のプリチャージが停
止し、その後、選択されたロウアドレスに対応するワー
ド線が活性化される。
出しサイクル、書き込みサイクルを行っており、内部メ
モリ活性化信号ＩＲＡＳが立ち上がることでロウアドレ
スが決定するとほぼ同時にビット線のプリチャージが停
止し、その後、選択されたロウアドレスに対応するワー
ド線が活性化される。
【００１７】ワード線が活性化されることで、メモリセ
ルキャパシタに蓄積された電荷がビット線に転送され、
ビット線電位がＨデータが読み出される時にはビット線
プリチャージ電位ＶＢＰ（＝ＶＤＤ／２）より微小な電
圧値だけ上昇し、Ｌデータが読み出される時にはビット
線プリチャージ電位ＶＢＰから微小な電圧値だけ降圧す
る。このビット線の電位の変化は、センスアンプ駆動信
号ＳＥがＨレベルとなるタイミングで、ビット線の電位
をＨレベルのときはＶＤＤまで、Ｌレベルでは０Ｖまで
増幅する。
ルキャパシタに蓄積された電荷がビット線に転送され、
ビット線電位がＨデータが読み出される時にはビット線
プリチャージ電位ＶＢＰ（＝ＶＤＤ／２）より微小な電
圧値だけ上昇し、Ｌデータが読み出される時にはビット
線プリチャージ電位ＶＢＰから微小な電圧値だけ降圧す
る。このビット線の電位の変化は、センスアンプ駆動信
号ＳＥがＨレベルとなるタイミングで、ビット線の電位
をＨレベルのときはＶＤＤまで、Ｌレベルでは０Ｖまで
増幅する。
【００１８】３クロック目の立ち上りでＩＲＡＳが立ち
下がり、ワード線が非活性化され、センスアンプ駆動信
号ＳＥがＬレベルとなる動作が行われた後、ビット線の
プリチャージ動作が始まり、ビット線をＶＢＰまでプリ
チャージするという動作で一連の動作を終える。
下がり、ワード線が非活性化され、センスアンプ駆動信
号ＳＥがＬレベルとなる動作が行われた後、ビット線の
プリチャージ動作が始まり、ビット線をＶＢＰまでプリ
チャージするという動作で一連の動作を終える。
【００１９】昇圧電源回路で作られる昇圧電位ＶＰＰが
消費されるタイミングは、図１４中に○印を用いて示し
ているように、ワード線が活性化されるタイミングおよ
びビット線プリチャージ信号、シェアードゲートが動作
するタイミングにある。この信号は内部メモリ活性化信
号ＩＲＡＳの立ち上りエッジおよび立ち下がりエッジに
ほぼ同期しているといえる。
消費されるタイミングは、図１４中に○印を用いて示し
ているように、ワード線が活性化されるタイミングおよ
びビット線プリチャージ信号、シェアードゲートが動作
するタイミングにある。この信号は内部メモリ活性化信
号ＩＲＡＳの立ち上りエッジおよび立ち下がりエッジに
ほぼ同期しているといえる。
【００２０】以上の昇圧電位の消費に対して、昇圧回路
の動作としては内部メモリ活性化信号ＩＲＡＳの立ち上
りエッジのみで昇圧動作を行う、あるいはＩＲＡＳの立
ち上りエッジと立ち下がりエッジの両エッジで昇圧動作
を行う、という２通りの動作タイミングが適用可能であ
る。
の動作としては内部メモリ活性化信号ＩＲＡＳの立ち上
りエッジのみで昇圧動作を行う、あるいはＩＲＡＳの立
ち上りエッジと立ち下がりエッジの両エッジで昇圧動作
を行う、という２通りの動作タイミングが適用可能であ
る。
【００２１】
【発明が解決しようとする課題】前述したように、メモ
リが活性化状態にある時の昇圧電源回路の動作タイミン
グとしては内部メモリ活性化信号ＩＲＡＳの立ち上がり
エッジに同期して動作する、あるいはＩＲＡＳの立ち上
がり、立ち下がり両エッジに同期して動作するという２
通りのタイミングが適用可能である。
リが活性化状態にある時の昇圧電源回路の動作タイミン
グとしては内部メモリ活性化信号ＩＲＡＳの立ち上がり
エッジに同期して動作する、あるいはＩＲＡＳの立ち上
がり、立ち下がり両エッジに同期して動作するという２
通りのタイミングが適用可能である。
【００２２】前者の動作タイミングを採用した回路にお
いてはワード線の活性化タイミングでは昇圧電位が一致
するが、その一方でビット線プリチャージおよびシェア
ードゲート活性化においては昇圧回路によるＶＰＰへの
電荷供給が行われないため、昇圧電位の低下が原因とな
ってメモリの動作マージンを低下させる危険性がある。
いてはワード線の活性化タイミングでは昇圧電位が一致
するが、その一方でビット線プリチャージおよびシェア
ードゲート活性化においては昇圧回路によるＶＰＰへの
電荷供給が行われないため、昇圧電位の低下が原因とな
ってメモリの動作マージンを低下させる危険性がある。
【００２３】一方、後者の昇圧タイミングを採用した回
路においては、メモリの動作周波数が高くなるに従っ
て、昇圧動作に必要な時間を確保することが難しくなり
転送電荷量が不十分となり、昇圧回路の動作効率が悪化
するという問題がある。
路においては、メモリの動作周波数が高くなるに従っ
て、昇圧動作に必要な時間を確保することが難しくなり
転送電荷量が不十分となり、昇圧回路の動作効率が悪化
するという問題がある。
【００２４】近年の半導体回路の微細化に伴って、ＤＲ
ＡＭのメモリ容量および動作スピードは両者ともに増加
傾向があるために、従来の構成では昇圧電圧の安定化・
平滑化および昇圧能力の確保、という点において問題点
が挙げられる。
ＡＭのメモリ容量および動作スピードは両者ともに増加
傾向があるために、従来の構成では昇圧電圧の安定化・
平滑化および昇圧能力の確保、という点において問題点
が挙げられる。
【００２５】さらに、近年のＤＲＡＭの微細化、高集積
化がもたらすメモリ容量の増大化に対し、昇圧電源を必
要とするゲート数が増加するという理由から昇圧電源の
能力が必要となってくる。また、メモリの動作速度も高
速化の傾向があるために、単独のチャージポンプ回路を
備える従来の構成の昇圧電源回路では昇圧電源の消費速
度に昇圧動作が追い付けず、昇圧回路の効率が悪化する
という問題が顕在化する可能性がある。
化がもたらすメモリ容量の増大化に対し、昇圧電源を必
要とするゲート数が増加するという理由から昇圧電源の
能力が必要となってくる。また、メモリの動作速度も高
速化の傾向があるために、単独のチャージポンプ回路を
備える従来の構成の昇圧電源回路では昇圧電源の消費速
度に昇圧動作が追い付けず、昇圧回路の効率が悪化する
という問題が顕在化する可能性がある。
【００２６】消費の増大が原因である昇圧電源電圧の変
動に対応するには、平滑容量を増やすという対策が一例
として挙げられるが、このことはチップサイズの増大を
招き、コストの面でデメリットがある。
動に対応するには、平滑容量を増やすという対策が一例
として挙げられるが、このことはチップサイズの増大を
招き、コストの面でデメリットがある。
【００２７】以上まとめると、従来の構成による昇圧電
源回路が抱える問題点は以下のようになる。 （１）昇圧回路が動作するタイミングと昇圧電圧が消費
されるタイミングが一致しておらず適正でないために、
電圧変動が大きくなり動作マージンが小さくなる可能性
がある。
源回路が抱える問題点は以下のようになる。 （１）昇圧回路が動作するタイミングと昇圧電圧が消費
されるタイミングが一致しておらず適正でないために、
電圧変動が大きくなり動作マージンが小さくなる可能性
がある。
【００２８】（２）メモリの容量が増大化、高速化する
一方で、昇圧動作のために転送すべき電荷量が増えるた
め、単独のチャージポンプ回路では昇圧動作の高速化が
難しくなることから、昇圧動作効率が低い状態で昇圧回
路が動作することになる。状況によっては、目標とする
昇圧電圧値に到達しない危険性がある。
一方で、昇圧動作のために転送すべき電荷量が増えるた
め、単独のチャージポンプ回路では昇圧動作の高速化が
難しくなることから、昇圧動作効率が低い状態で昇圧回
路が動作することになる。状況によっては、目標とする
昇圧電圧値に到達しない危険性がある。
【００２９】そこで本発明は、従来の半導体集積回路に
内蔵された昇圧電源回路が持つ欠点を解決することを目
的とした新規の昇圧電源回路を内蔵した半導体集積回路
を提供することを目的とする。
内蔵された昇圧電源回路が持つ欠点を解決することを目
的とした新規の昇圧電源回路を内蔵した半導体集積回路
を提供することを目的とする。
【００３０】
【課題を解決するための手段】本発明の半導体集積回路
は、従来では１基のメインチャージポンプ回路で行って
いた昇圧動作を、複数のメインチャージポンプ回路によ
って行い、昇圧動作を行う時間を分散させて、昇圧タイ
ミングの最適化を図ることで電圧変動を低減させ、かつ
高速化に対応させることを特徴とする。
は、従来では１基のメインチャージポンプ回路で行って
いた昇圧動作を、複数のメインチャージポンプ回路によ
って行い、昇圧動作を行う時間を分散させて、昇圧タイ
ミングの最適化を図ることで電圧変動を低減させ、かつ
高速化に対応させることを特徴とする。
【００３１】本発明の請求項１記載の半導体集積回路
は、機能ブロックと前記機能ブロックで使用する昇圧電
源回路とを内蔵した半導体集積回路において、前記昇圧
電源回路は、前記機能ブロックの動作を制御する信号に
同期して動作する複数の昇圧回路と、前記機能ブロック
の動作を制御する信号を受けて上記複数の昇圧回路の制
御信号を発生するタイミング制御回路とを有し、上記タ
イミング制御回路を、上記複数の昇圧回路を互いに分散
動作させるよう構成したことを特徴とする。
は、機能ブロックと前記機能ブロックで使用する昇圧電
源回路とを内蔵した半導体集積回路において、前記昇圧
電源回路は、前記機能ブロックの動作を制御する信号に
同期して動作する複数の昇圧回路と、前記機能ブロック
の動作を制御する信号を受けて上記複数の昇圧回路の制
御信号を発生するタイミング制御回路とを有し、上記タ
イミング制御回路を、上記複数の昇圧回路を互いに分散
動作させるよう構成したことを特徴とする。
【００３２】本発明の請求項２記載の半導体集積回路
は、メモリブロックと前記メモリブロックで使用する昇
圧電源回路とを内蔵した半導体集積回路において、前記
昇圧電源回路は、前記メモリブロックの動作を制御する
信号に同期して動作する複数の昇圧回路と、前記メモリ
ブロックの動作を制御する信号を受けて上記複数の昇圧
回路の制御信号を発生するタイミング制御回路とを有
し、上記タイミング制御回路を、メモリ活性化信号の活
性化タイミングに対し、第一の遅延時間の後でかつ前記
メモリ活性化信号の非活性へのタイミングで反転する第
一の制御信号を生成し、上記第一の制御信号に対し第二
の遅延時間の後に動作する第二の制御信号を生成し、以
下同様にして、上記複数の昇圧回路を制御する複数の制
御信号を生成し、上記複数の制御信号により、上記複数
の昇圧回路の分散動作を行うことを特徴とする。
は、メモリブロックと前記メモリブロックで使用する昇
圧電源回路とを内蔵した半導体集積回路において、前記
昇圧電源回路は、前記メモリブロックの動作を制御する
信号に同期して動作する複数の昇圧回路と、前記メモリ
ブロックの動作を制御する信号を受けて上記複数の昇圧
回路の制御信号を発生するタイミング制御回路とを有
し、上記タイミング制御回路を、メモリ活性化信号の活
性化タイミングに対し、第一の遅延時間の後でかつ前記
メモリ活性化信号の非活性へのタイミングで反転する第
一の制御信号を生成し、上記第一の制御信号に対し第二
の遅延時間の後に動作する第二の制御信号を生成し、以
下同様にして、上記複数の昇圧回路を制御する複数の制
御信号を生成し、上記複数の制御信号により、上記複数
の昇圧回路の分散動作を行うことを特徴とする。
【００３３】本発明の請求項３記載の半導体集積回路
は、メモリ活性化信号に同期して動作する複数の昇圧回
路と、メモリ活性化信号とは非同期に動作する上記昇圧
回路より小さい電荷供給能力を有する補助昇圧回路と、
メモリ活性化信号を受けて上記複数の昇圧回路の制御信
号を発生するタイミング制御回路と、上記補助昇圧回路
の自励発振を行う発振器と、昇圧電源の電位を検知して
上記タイミング制御回路および発振器の動作制御を行う
検知回路とを設け、上記タイミング制御回路を上記複数
の昇圧回路を分散動作させるよう構成するとともに、上
記昇圧回路は、チャージポンプ回路と上記チャージポン
プ回路の制御信号を発生する制御信号発生回路を備えて
おり、上記チャージポンプ回路は、電荷転送ゲートと、
電源電圧をもとに上記電源電圧の２倍に昇圧するための
第１の昇圧手段と、上記電源電圧と上記第１の昇圧電位
をもとに上記電源電圧の３倍に昇圧するための第２の昇
圧手段とを備えており、上記電荷転送ゲートのソース電
極が出力端子に、ドレイン電極が上記第１の昇圧電位に
接続され、上記第２の昇圧電位を上記電荷転送ゲートの
ゲート電極に接続することで上記第１の昇圧電位が上記
出力端子に供給可能であることを特徴とする。
は、メモリ活性化信号に同期して動作する複数の昇圧回
路と、メモリ活性化信号とは非同期に動作する上記昇圧
回路より小さい電荷供給能力を有する補助昇圧回路と、
メモリ活性化信号を受けて上記複数の昇圧回路の制御信
号を発生するタイミング制御回路と、上記補助昇圧回路
の自励発振を行う発振器と、昇圧電源の電位を検知して
上記タイミング制御回路および発振器の動作制御を行う
検知回路とを設け、上記タイミング制御回路を上記複数
の昇圧回路を分散動作させるよう構成するとともに、上
記昇圧回路は、チャージポンプ回路と上記チャージポン
プ回路の制御信号を発生する制御信号発生回路を備えて
おり、上記チャージポンプ回路は、電荷転送ゲートと、
電源電圧をもとに上記電源電圧の２倍に昇圧するための
第１の昇圧手段と、上記電源電圧と上記第１の昇圧電位
をもとに上記電源電圧の３倍に昇圧するための第２の昇
圧手段とを備えており、上記電荷転送ゲートのソース電
極が出力端子に、ドレイン電極が上記第１の昇圧電位に
接続され、上記第２の昇圧電位を上記電荷転送ゲートの
ゲート電極に接続することで上記第１の昇圧電位が上記
出力端子に供給可能であることを特徴とする。
【００３４】本発明の請求項４記載の半導体集積回路
は、メモリ活性化信号に同期して動作する複数の昇圧回
路と、メモリ活性化信号とは非同期に動作する上記昇圧
回路より小さい電荷供給能力を有する補助昇圧回路と、
メモリ活性化信号を受けて上記複数の昇圧回路の制御信
号を発生するタイミング制御回路と、上記補助昇圧回路
の自励発振を行う発振器と、昇圧電源の電位を検知して
上記タイミング制御回路および発振器の動作制御を行う
検知回路とを設け、上記タイミング制御回路を上記複数
の昇圧回路を分散動作させるよう構成するとともに、上
記昇圧回路は、チャージポンプ回路と上記チャージポン
プ回路の制御信号を発生する制御信号発生回路を備えて
おり、上記チャージポンプ回路は、荷転送ゲートと、電
源電圧をもとに上記電源電圧の２倍に昇圧するための第
１の昇圧手段と、上記電源電圧と上記第１の昇圧電位を
もとに上記電源電圧の３倍に昇圧するための第２の昇圧
手段と、以下同様に上記電源電圧と電源電圧の（ｎ−
１）倍の昇圧電位をもとに上記電源電圧のｎ倍に昇圧す
るための第（ｎ−１）の昇圧手段と、上記第（ｎ−１）
の昇圧電位と第１の昇圧電位をもとに上記電源電圧の
（ｎ＋１）倍に昇圧された第ｎの昇圧手段を備えてお
り、上記電荷転送ゲートのソース電極が出力端子に、ド
レイン電極が上記第（ｎ−１）の昇圧電位に接続され、
上記第ｎの昇圧電位を上記電荷転送ゲートのゲート電極
に接続することで上記第（ｎ−１）の昇圧電位が上記出
力端子に供給可能であることを特徴とする。
は、メモリ活性化信号に同期して動作する複数の昇圧回
路と、メモリ活性化信号とは非同期に動作する上記昇圧
回路より小さい電荷供給能力を有する補助昇圧回路と、
メモリ活性化信号を受けて上記複数の昇圧回路の制御信
号を発生するタイミング制御回路と、上記補助昇圧回路
の自励発振を行う発振器と、昇圧電源の電位を検知して
上記タイミング制御回路および発振器の動作制御を行う
検知回路とを設け、上記タイミング制御回路を上記複数
の昇圧回路を分散動作させるよう構成するとともに、上
記昇圧回路は、チャージポンプ回路と上記チャージポン
プ回路の制御信号を発生する制御信号発生回路を備えて
おり、上記チャージポンプ回路は、荷転送ゲートと、電
源電圧をもとに上記電源電圧の２倍に昇圧するための第
１の昇圧手段と、上記電源電圧と上記第１の昇圧電位を
もとに上記電源電圧の３倍に昇圧するための第２の昇圧
手段と、以下同様に上記電源電圧と電源電圧の（ｎ−
１）倍の昇圧電位をもとに上記電源電圧のｎ倍に昇圧す
るための第（ｎ−１）の昇圧手段と、上記第（ｎ−１）
の昇圧電位と第１の昇圧電位をもとに上記電源電圧の
（ｎ＋１）倍に昇圧された第ｎの昇圧手段を備えてお
り、上記電荷転送ゲートのソース電極が出力端子に、ド
レイン電極が上記第（ｎ−１）の昇圧電位に接続され、
上記第ｎの昇圧電位を上記電荷転送ゲートのゲート電極
に接続することで上記第（ｎ−１）の昇圧電位が上記出
力端子に供給可能であることを特徴とする。
【００３５】本発明の請求項５記載の半導体集積回路
は、請求項４において、上記チャージポンプ回路は、上
記チャージポンプ回路の昇圧倍数によらず、上記チャー
ジポンプ回路を制御するための上記制御信号発生回路で
生成される同一の制御信号を用いて制御することが可能
であることを特徴とする。
は、請求項４において、上記チャージポンプ回路は、上
記チャージポンプ回路の昇圧倍数によらず、上記チャー
ジポンプ回路を制御するための上記制御信号発生回路で
生成される同一の制御信号を用いて制御することが可能
であることを特徴とする。
【００３６】本発明の請求項６記載の半導体集積回路
は、メモリ活性化信号に同期して動作する複数の昇圧回
路と、メモリ活性化信号とは非同期に動作する上記昇圧
回路より小さい電荷供給能力を有する補助昇圧回路と、
メモリ活性化信号を受けて上記複数の昇圧回路の制御信
号を発生するタイミング制御回路と、上記補助昇圧回路
の自励発振を行う発振器と、昇圧電源の電位を検知して
上記タイミング制御回路および発振器の動作制御を行う
検知回路とを設け、上記タイミング制御回路を、上記複
数の昇圧回路を分散動作させるよう構成するとともに、
上記検知回路は、昇圧電位を定電流動作で降圧する降圧
回路と、カレントミラー回路により定電圧を発生する定
電圧発生回路と、第１の比較手段とを備えており、上記
定電圧発生回路より作られる参照電位と上記降圧回路の
出力電位を、上記第１の比較手段で大小判定を行うよう
構成したことを特徴とする。
は、メモリ活性化信号に同期して動作する複数の昇圧回
路と、メモリ活性化信号とは非同期に動作する上記昇圧
回路より小さい電荷供給能力を有する補助昇圧回路と、
メモリ活性化信号を受けて上記複数の昇圧回路の制御信
号を発生するタイミング制御回路と、上記補助昇圧回路
の自励発振を行う発振器と、昇圧電源の電位を検知して
上記タイミング制御回路および発振器の動作制御を行う
検知回路とを設け、上記タイミング制御回路を、上記複
数の昇圧回路を分散動作させるよう構成するとともに、
上記検知回路は、昇圧電位を定電流動作で降圧する降圧
回路と、カレントミラー回路により定電圧を発生する定
電圧発生回路と、第１の比較手段とを備えており、上記
定電圧発生回路より作られる参照電位と上記降圧回路の
出力電位を、上記第１の比較手段で大小判定を行うよう
構成したことを特徴とする。
【００３７】本発明の請求項７記載の半導体集積回路
は、請求項６において、第１の比較手段は３個の差動増
幅器によって構成されており、第一の差動増幅器の一方
の入力に昇圧電圧を上記降圧回路で生成された降圧電位
を、他方の入力に上記定電圧回路で生成される定電圧
を、第二の差動増幅器の一方の入力に上記定電圧を、他
方の入力に上記降圧回路で生成された上記降圧電位を入
力し、さらに第三の差動増幅器の一方の入力として上記
第一の差動増幅器の出力信号を、他方の入力として上記
第二の差動増幅器の出力信号を用いることで微小な電圧
変化を高速に検出可能であることを特徴とする。
は、請求項６において、第１の比較手段は３個の差動増
幅器によって構成されており、第一の差動増幅器の一方
の入力に昇圧電圧を上記降圧回路で生成された降圧電位
を、他方の入力に上記定電圧回路で生成される定電圧
を、第二の差動増幅器の一方の入力に上記定電圧を、他
方の入力に上記降圧回路で生成された上記降圧電位を入
力し、さらに第三の差動増幅器の一方の入力として上記
第一の差動増幅器の出力信号を、他方の入力として上記
第二の差動増幅器の出力信号を用いることで微小な電圧
変化を高速に検出可能であることを特徴とする。
【００３８】本発明の請求項８記載の半導体集積回路
は、請求項６において、上記検知回路は、電圧測定端子
と、第２の比較手段と、ＰチャネルトランジスタとＮチ
ャネルトランジスタを備えており、上記第２の比較手段
は、上記定電圧を上記第２の比較手段の一方の入力に、
上記電圧測定端子を上記第２の比較手段の他方の入力に
接続される構成をとるものであり、上記Ｐチャネルトラ
ンジスタのゲート電極は上記第２の比較手段の出力に、
ドレイン電極は電源電位に、ソース電極は上記電圧測定
端子に接続され、上記Ｎチャネルトランジスタのゲート
電極は電源電位に、ドレイン電極は上記電圧測定端子
に、ソース電極は接地電位に接続されたもので、上記定
電圧回路から生成される上記定電圧と等しい電位を電圧
測定端子に出力することで上記定電圧を測定可能である
ことを特徴とする。
は、請求項６において、上記検知回路は、電圧測定端子
と、第２の比較手段と、ＰチャネルトランジスタとＮチ
ャネルトランジスタを備えており、上記第２の比較手段
は、上記定電圧を上記第２の比較手段の一方の入力に、
上記電圧測定端子を上記第２の比較手段の他方の入力に
接続される構成をとるものであり、上記Ｐチャネルトラ
ンジスタのゲート電極は上記第２の比較手段の出力に、
ドレイン電極は電源電位に、ソース電極は上記電圧測定
端子に接続され、上記Ｎチャネルトランジスタのゲート
電極は電源電位に、ドレイン電極は上記電圧測定端子
に、ソース電極は接地電位に接続されたもので、上記定
電圧回路から生成される上記定電圧と等しい電位を電圧
測定端子に出力することで上記定電圧を測定可能である
ことを特徴とする。
【００３９】本発明の請求項９記載の半導体集積回路
は、請求項６において、上記検知回路に備えられた上記
降圧回路には、電源電圧を昇圧電源電位に変換する電圧
変換回路と、ＰチャネルトランジスタおよびＮチャネル
トランジスタで構成されるスイッチと、上記スイッチが
オン状態となった時だけ活性化する第二の降圧回路とを
備えており、上記電圧変換回路を通して上記状態判定信
号の反転信号の振幅を昇圧電源電位と等しくした電位を
上記Ｐチャネルトランジスタスイッチのゲート電位に、
上記Ｎチャネルトランジスタスイッチのゲート電位に上
記状態判定信号を加えることで、状態判定信号により上
記降圧回路に流れる出力電流を変えることにより高速に
動作する機能を有することを特徴とする。
は、請求項６において、上記検知回路に備えられた上記
降圧回路には、電源電圧を昇圧電源電位に変換する電圧
変換回路と、ＰチャネルトランジスタおよびＮチャネル
トランジスタで構成されるスイッチと、上記スイッチが
オン状態となった時だけ活性化する第二の降圧回路とを
備えており、上記電圧変換回路を通して上記状態判定信
号の反転信号の振幅を昇圧電源電位と等しくした電位を
上記Ｐチャネルトランジスタスイッチのゲート電位に、
上記Ｎチャネルトランジスタスイッチのゲート電位に上
記状態判定信号を加えることで、状態判定信号により上
記降圧回路に流れる出力電流を変えることにより高速に
動作する機能を有することを特徴とする。
【００４０】本発明の請求項１０記載の半導体集積回路
は、請求項６において、上記比較手段は、２個の駆動ト
ランジスタを含む差動増幅器を備えており、一方の駆動
トランジスタのゲート電極には上記定電圧回路で生成さ
れる定電圧を、もう一方の駆動トランジスタのゲート電
極には状態判定信号を加えることによって、状態判定信
号により上記差動増幅器の応答速度を変えることによっ
て動作速度を変化させる機能を有することを特徴とす
る。
は、請求項６において、上記比較手段は、２個の駆動ト
ランジスタを含む差動増幅器を備えており、一方の駆動
トランジスタのゲート電極には上記定電圧回路で生成さ
れる定電圧を、もう一方の駆動トランジスタのゲート電
極には状態判定信号を加えることによって、状態判定信
号により上記差動増幅器の応答速度を変えることによっ
て動作速度を変化させる機能を有することを特徴とす
る。
【００４１】本発明の請求項１１記載の半導体集積回路
は、請求項６において、上記検知回路は、複数の検査モ
ード制御信号を入力として備えており、上記検知回路の
判定出力および上記複数の検査モード制御信号のうちの
第一の検査モード制御信号との論理和をとることで、昇
圧電位によらず常時昇圧回路を動作させる検査モードを
備えていることを特徴とする。
は、請求項６において、上記検知回路は、複数の検査モ
ード制御信号を入力として備えており、上記検知回路の
判定出力および上記複数の検査モード制御信号のうちの
第一の検査モード制御信号との論理和をとることで、昇
圧電位によらず常時昇圧回路を動作させる検査モードを
備えていることを特徴とする。
【００４２】本発明の請求項１２記載の半導体集積回路
は、請求項６において、上記検知回路は、上記複数の検
査モード制御信号のうちの第二の検査モード制御信号に
よって上記第２の比較演算器を活性化することで、上記
定電圧を上記電圧測定端子から測定する検査モードを備
えていることを特徴とする。
は、請求項６において、上記検知回路は、上記複数の検
査モード制御信号のうちの第二の検査モード制御信号に
よって上記第２の比較演算器を活性化することで、上記
定電圧を上記電圧測定端子から測定する検査モードを備
えていることを特徴とする。
【００４３】本発明の請求項１３記載の半導体集積回路
は、請求項３において、上記チャージポンプ回路を制御
するための上記制御信号発生回路は、上記制御信号発生
回路の入力信号と、上記複数の検査モード制御信号のう
ちの第三の検査モード制御信号の論理和の反転をとるこ
とで上記チャージポンプ回路を停止することを可能とす
る検査モードを備えていることを特徴とする。
は、請求項３において、上記チャージポンプ回路を制御
するための上記制御信号発生回路は、上記制御信号発生
回路の入力信号と、上記複数の検査モード制御信号のう
ちの第三の検査モード制御信号の論理和の反転をとるこ
とで上記チャージポンプ回路を停止することを可能とす
る検査モードを備えていることを特徴とする。
【００４４】本発明の請求項１４記載の半導体集積回路
は、請求項９または請求項１０において、上記タイミン
グ制御回路は、メモリが活性化状態あるいは非活性状態
にあることを判定する状態判定信号を生成し、上記状態
判定信号は上記メモリ活性化信号の活性タイミングに応
じて活性化し、かつメモリ活性化信号の非活性タイミン
グに所定の遅延時間の後に非活性となるように構成した
ことを特徴とする。
は、請求項９または請求項１０において、上記タイミン
グ制御回路は、メモリが活性化状態あるいは非活性状態
にあることを判定する状態判定信号を生成し、上記状態
判定信号は上記メモリ活性化信号の活性タイミングに応
じて活性化し、かつメモリ活性化信号の非活性タイミン
グに所定の遅延時間の後に非活性となるように構成した
ことを特徴とする。
【００４５】
【発明の実施の形態】以下、本発明の半導体集積回路の
各実施の形態を図１〜図１１に基づいて説明する。
各実施の形態を図１〜図１１に基づいて説明する。
【００４６】図１は機能ブロックとしてのメモリブロッ
クとこのメモリブロックで使用する昇圧電源回路とを内
蔵した半導体集積回路における昇圧電源回路の構成を示
す。具体的には、図１２に示したメモリセルアレイおよ
びセンスアンプ部に使用される図１３に示した従来の昇
圧電源回路に代わって集積化される昇圧電源回路を示し
ている。
クとこのメモリブロックで使用する昇圧電源回路とを内
蔵した半導体集積回路における昇圧電源回路の構成を示
す。具体的には、図１２に示したメモリセルアレイおよ
びセンスアンプ部に使用される図１３に示した従来の昇
圧電源回路に代わって集積化される昇圧電源回路を示し
ている。
【００４７】図１において、１１は第１の昇圧回路、１
２は第２の昇圧回路、１３は補助昇圧回路、１４はタイ
ミング制御回路、１５は発振器、１６は検知回路であ
る。第１の昇圧回路１１と第２の昇圧回路１２とは昇圧
能力が等しいものであり、補助昇圧回路１３は第１，第
２の昇圧回路１１，１２よりも電荷供給能力を下げたも
のである。第１，第２の昇圧回路１１，１２、補助昇圧
回路１３は、それぞれチャージポンプ回路と、チャージ
ポンプ回路を動作させるためにタイミング制御回路から
の入力信号エッジの変化に対してタイミングを分散させ
るチャージポンプ回路の制御信号を生成するロジック回
路で構成される。
２は第２の昇圧回路、１３は補助昇圧回路、１４はタイ
ミング制御回路、１５は発振器、１６は検知回路であ
る。第１の昇圧回路１１と第２の昇圧回路１２とは昇圧
能力が等しいものであり、補助昇圧回路１３は第１，第
２の昇圧回路１１，１２よりも電荷供給能力を下げたも
のである。第１，第２の昇圧回路１１，１２、補助昇圧
回路１３は、それぞれチャージポンプ回路と、チャージ
ポンプ回路を動作させるためにタイミング制御回路から
の入力信号エッジの変化に対してタイミングを分散させ
るチャージポンプ回路の制御信号を生成するロジック回
路で構成される。
【００４８】このロジック回路の詳細は後述する。第
１，第２の昇圧回路１１，１２は、メモリが動作してい
る時のみ昇圧動作を行い、昇圧動作信号ＰＰＭＡＩＮ１
およびＰＰＭＡＩＮ２は、内部メモリ活性化信号ＩＲＡ
Ｓによって生成されるため、これらの第１，第２の昇圧
回路１１，１２は、内部メモリ活性化信号に同期して動
作する。
１，第２の昇圧回路１１，１２は、メモリが動作してい
る時のみ昇圧動作を行い、昇圧動作信号ＰＰＭＡＩＮ１
およびＰＰＭＡＩＮ２は、内部メモリ活性化信号ＩＲＡ
Ｓによって生成されるため、これらの第１，第２の昇圧
回路１１，１２は、内部メモリ活性化信号に同期して動
作する。
【００４９】補助昇圧回路１３は、昇圧判定信号ＥＮＶ
ＰＰがＨレベルの時に動作する発振器１５によって駆動
され、メモリ活性化信号とは非同期に動作するために、
メモリがスタンバイ状態にある時の昇圧電位ＶＰＰの保
証が可能である。また、メモリが活性状態にある時に
は、内部制御信号ＯＰＭＤがＨレベルとなり、検知回路
１６の応答速度を上げることで過昇圧の防止を行ってい
る。メモリがスタンバイ状態にある時にはＯＰＭＤがＬ
レベルとなることで検知回路１６をスタンバイ状態に切
替え、消費電流を低減している。
ＰＰがＨレベルの時に動作する発振器１５によって駆動
され、メモリ活性化信号とは非同期に動作するために、
メモリがスタンバイ状態にある時の昇圧電位ＶＰＰの保
証が可能である。また、メモリが活性状態にある時に
は、内部制御信号ＯＰＭＤがＨレベルとなり、検知回路
１６の応答速度を上げることで過昇圧の防止を行ってい
る。メモリがスタンバイ状態にある時にはＯＰＭＤがＬ
レベルとなることで検知回路１６をスタンバイ状態に切
替え、消費電流を低減している。
【００５０】図１の回路への入力信号は、内部メモリ活
性化信号ＩＲＡＳ、動作モードを設定する３種の制御信
号ＢＩＶＰＰ、ＢＩＶＰＰＭＤ、ＥＶＶＰＰである。回
路から出力される信号は、昇圧電源電位ＶＰＰ、内部電
位を複写して外部から測定を可能としたＲＥＦＶＰＰＴ
Ｍである。
性化信号ＩＲＡＳ、動作モードを設定する３種の制御信
号ＢＩＶＰＰ、ＢＩＶＰＰＭＤ、ＥＶＶＰＰである。回
路から出力される信号は、昇圧電源電位ＶＰＰ、内部電
位を複写して外部から測定を可能としたＲＥＦＶＰＰＴ
Ｍである。
【００５１】図１の回路の動作タイミングチャートを図
２に示す。図２において、ＣＬＫはクロック入力、ＲＡ
Ｓはロウアドレスストローブ入力信号である。また、図
２では、検査モード設定信号であるＢＩＶＰＰ，ＢＩＶ
ＰＰＭＤ，ＥＶＶＰＰをすべてＬレベルに設定してい
る。また、検出回路１６とタイミング制御回路１４を相
互に接続する信号ＥＮＶＰＰおよびＯＰＭＤは両者とも
Ｈレベルの状態にある場合を仮定している。ロウアドレ
スストローブ信号ＲＡＳをクロックに同期させたもの
が、内部メモリ活性化信号ＩＲＡＳとして図１に示す昇
圧電源回路の入力となる。
２に示す。図２において、ＣＬＫはクロック入力、ＲＡ
Ｓはロウアドレスストローブ入力信号である。また、図
２では、検査モード設定信号であるＢＩＶＰＰ，ＢＩＶ
ＰＰＭＤ，ＥＶＶＰＰをすべてＬレベルに設定してい
る。また、検出回路１６とタイミング制御回路１４を相
互に接続する信号ＥＮＶＰＰおよびＯＰＭＤは両者とも
Ｈレベルの状態にある場合を仮定している。ロウアドレ
スストローブ信号ＲＡＳをクロックに同期させたもの
が、内部メモリ活性化信号ＩＲＡＳとして図１に示す昇
圧電源回路の入力となる。
【００５２】第１の昇圧回路１１の動作信号ＰＰＭＡＩ
Ｎ１は、ＩＲＡＳの立ち上がりタイミングに対し遅延時
間ＴＤ１の後に立ち上がり、ＩＲＡＳの立ち下がりタイ
ミングと同期して立ち下がる。
Ｎ１は、ＩＲＡＳの立ち上がりタイミングに対し遅延時
間ＴＤ１の後に立ち上がり、ＩＲＡＳの立ち下がりタイ
ミングと同期して立ち下がる。
【００５３】第２の昇圧回路１２の動作信号ＰＰＭＡＩ
Ｎ２は、ＩＲＡＳの立ち上がりタイミングに対し遅延時
間（ＴＤ１＋ＴＤ２）の後に立ち上がり、ＩＲＡＳの立
ち下がりタイミングに対し遅延時間ＴＤ２の後に立ち下
がる。これらの信号ＰＰＭＡＩＮ１，ＰＰＭＡＩＮ２の
立ち上がり、立ち下がり両エッジでそれぞれ第１，第２
の昇圧回路１１，１２のチャージポンプによる昇圧動作
を行う。
Ｎ２は、ＩＲＡＳの立ち上がりタイミングに対し遅延時
間（ＴＤ１＋ＴＤ２）の後に立ち上がり、ＩＲＡＳの立
ち下がりタイミングに対し遅延時間ＴＤ２の後に立ち下
がる。これらの信号ＰＰＭＡＩＮ１，ＰＰＭＡＩＮ２の
立ち上がり、立ち下がり両エッジでそれぞれ第１，第２
の昇圧回路１１，１２のチャージポンプによる昇圧動作
を行う。
【００５４】以上の昇圧タイミングは、内部メモリ活性
化信号ＩＲＡＳを遅延させる時間ＴＤ１，ＴＤ２を調整
することで最適な値をとることができ、図２で示される
例では、ＤＲＡＭの動作クロックＴＣＬＫに対して、Ｐ
ＰＭＡＩＮ２の立ち下がりエッジをＩＲＡＳの立ち上が
りエッジに同期して動作させるには、遅延時間ＴＤ２が
ＴＣＬＫに等しい場合であり、この条件下での動作は第
１の昇圧回路１１がプリチャージ信号およびシェアード
ゲートが活性化される時間に合わせて昇圧動作を行い、
第２の昇圧回路１２はワード線の活性化が行われる時間
に合わせて昇圧動作を行うというタイミングが実現され
る。
化信号ＩＲＡＳを遅延させる時間ＴＤ１，ＴＤ２を調整
することで最適な値をとることができ、図２で示される
例では、ＤＲＡＭの動作クロックＴＣＬＫに対して、Ｐ
ＰＭＡＩＮ２の立ち下がりエッジをＩＲＡＳの立ち上が
りエッジに同期して動作させるには、遅延時間ＴＤ２が
ＴＣＬＫに等しい場合であり、この条件下での動作は第
１の昇圧回路１１がプリチャージ信号およびシェアード
ゲートが活性化される時間に合わせて昇圧動作を行い、
第２の昇圧回路１２はワード線の活性化が行われる時間
に合わせて昇圧動作を行うというタイミングが実現され
る。
【００５５】このように第１，第２の昇圧回路１１，１
２はそれぞれＰＰＭＡＩＮ１，ＰＰＭＡＩＮ２の立ち上
がり、立ち下がり両エッジで駆動され、ワード線活性化
のタイミングに合わせて昇圧動作を行う第２の昇圧回路
１２の動作が終了した後に、引き続き第１の昇圧回路１
１が昇圧動作を行うため、昇圧電源電圧ＶＰＰの電位低
下を抑えることができる。
２はそれぞれＰＰＭＡＩＮ１，ＰＰＭＡＩＮ２の立ち上
がり、立ち下がり両エッジで駆動され、ワード線活性化
のタイミングに合わせて昇圧動作を行う第２の昇圧回路
１２の動作が終了した後に、引き続き第１の昇圧回路１
１が昇圧動作を行うため、昇圧電源電圧ＶＰＰの電位低
下を抑えることができる。
【００５６】また、ＰＰＭＡＩＮ１およびＰＰＭＡＩＮ
２がＬレベルである区間は（ＴＤ１＋ＴＣＬＫ）で表さ
れるから、 ＴＤ１＋ＴＣＬＫ ＝ ３・ＴＣＬＫ すなわち、 ＴＤ１ ＝ ＴＣＬＫ ／ ２ とすることでＰＰＭＡＩＮ１およびＰＰＭＡＩＮ２のデ
ューティ比を５０％とすることが可能となり、この時に
ＰＰＭＡＩＮ１およびＰＰＭＡＩＮ２の立ち上がり、立
ち下がり両エッジでの電荷転送量が等しくなるため、昇
圧効率が最も高い状態を保つことができるといえる。
２がＬレベルである区間は（ＴＤ１＋ＴＣＬＫ）で表さ
れるから、 ＴＤ１＋ＴＣＬＫ ＝ ３・ＴＣＬＫ すなわち、 ＴＤ１ ＝ ＴＣＬＫ ／ ２ とすることでＰＰＭＡＩＮ１およびＰＰＭＡＩＮ２のデ
ューティ比を５０％とすることが可能となり、この時に
ＰＰＭＡＩＮ１およびＰＰＭＡＩＮ２の立ち上がり、立
ち下がり両エッジでの電荷転送量が等しくなるため、昇
圧効率が最も高い状態を保つことができるといえる。
【００５７】以下に昇圧電源回路を構成する各回路につ
いて、詳細動作の説明を行う。タイミング制御回路１４
を実現する回路例を図３に示す。タイミング制御回路１
４の内部ノードによりＰＰＭＡＩＮ１およびＰＰＭＡＩ
Ｎ２を生成する動作を示したタイミングチャートを図４
に示す。
いて、詳細動作の説明を行う。タイミング制御回路１４
を実現する回路例を図３に示す。タイミング制御回路１
４の内部ノードによりＰＰＭＡＩＮ１およびＰＰＭＡＩ
Ｎ２を生成する動作を示したタイミングチャートを図４
に示す。
【００５８】タイミング制御回路１４の入力信号は、内
部メモリ活性化信号ＩＲＡＳと昇圧回路動作判定信号Ｅ
ＮＶＰＰの２つである。信号ＥＮＶＰＰは検知回路１６
が昇圧電圧ＶＰＰを検知して充分昇圧されている時には
Ｌレベルに、設定電圧まで昇圧されていない時にはＨレ
ベルになる。
部メモリ活性化信号ＩＲＡＳと昇圧回路動作判定信号Ｅ
ＮＶＰＰの２つである。信号ＥＮＶＰＰは検知回路１６
が昇圧電圧ＶＰＰを検知して充分昇圧されている時には
Ｌレベルに、設定電圧まで昇圧されていない時にはＨレ
ベルになる。
【００５９】タイミング制御回路１４の出力信号は、第
１の昇圧回路１１の駆動を行うＰＰＭＡＩＮ１、第２の
昇圧回路１２の駆動を行うＰＰＭＡＩＮ２、メモリが動
作している時にＨレベルとなり検知回路の応答速度を上
げる目的で用いられる制御信号ＯＰＭＤである。
１の昇圧回路１１の駆動を行うＰＰＭＡＩＮ１、第２の
昇圧回路１２の駆動を行うＰＰＭＡＩＮ２、メモリが動
作している時にＨレベルとなり検知回路の応答速度を上
げる目的で用いられる制御信号ＯＰＭＤである。
【００６０】内部メモリ活性化信号ＩＲＡＳから縦列接
続された遅延バッファによって各出力信号が作られる。
１７〜２６は遅延回路で、各遅延時間はＴＣ１〜ＴＣ１
０である。２７，３１は排他的論理和、２８，３２はＤ
型フリップフロップ、２９，３３はマルチプレクサ、３
０，３４，３５はバッファである。
続された遅延バッファによって各出力信号が作られる。
１７〜２６は遅延回路で、各遅延時間はＴＣ１〜ＴＣ１
０である。２７，３１は排他的論理和、２８，３２はＤ
型フリップフロップ、２９，３３はマルチプレクサ、３
０，３４，３５はバッファである。
【００６１】内部ノードＤＥＬＡＹＡは信号ＩＲＡＳを
遅延回路１７で時間ＴＣ１だけ遅延させた信号であり、
この信号とＩＲＡＳの論理積をとることにより生成され
る信号ＰＰＥＤＧＥ１では、ＩＲＡＳの立ち上りエッジ
から時間ＴＣ１だけ遅れ、ＩＲＡＳの立ち下がりエッジ
に同期した信号が得られる。
遅延回路１７で時間ＴＣ１だけ遅延させた信号であり、
この信号とＩＲＡＳの論理積をとることにより生成され
る信号ＰＰＥＤＧＥ１では、ＩＲＡＳの立ち上りエッジ
から時間ＴＣ１だけ遅れ、ＩＲＡＳの立ち下がりエッジ
に同期した信号が得られる。
【００６２】ＥＮＶＰＰがＨレベルのときのみ、ＰＰＭ
ＡＩＮ１のエッジを生成させる目的でＰＰＥＤＧＥ１を
遅延回路２５を経由させて時間ＴＣ９だけ遅延させた信
号と、ＰＰＥＤＧＥ１との論理的排他和をとることで、
ＰＰＥＤＧＥの変化エッジに同期したパルス幅ＴＣ９の
パルスが内部ノードＰＰＩＭＰＬＳ１に生成される。
ＡＩＮ１のエッジを生成させる目的でＰＰＥＤＧＥ１を
遅延回路２５を経由させて時間ＴＣ９だけ遅延させた信
号と、ＰＰＥＤＧＥ１との論理的排他和をとることで、
ＰＰＥＤＧＥの変化エッジに同期したパルス幅ＴＣ９の
パルスが内部ノードＰＰＩＭＰＬＳ１に生成される。
【００６３】この信号をＤ型フリップフロップ２８のク
ロック入力端子ＣＫに入力し、ＥＮＶＰＰがＬレベルの
時にＤ型フリップフロップの出力Ｑが、ＥＮＶＰＰがＨ
レベルの時にＤ型フリップフロップ２８の出力ＮＱが選
択されるようにマルチプレクサ２９を設置し、マルチプ
レクサ２９の出力であるＭＵＸＯＵＴ１をＤ型フリップ
フロップ２８の入力端子Ｄに返す構成をとる。
ロック入力端子ＣＫに入力し、ＥＮＶＰＰがＬレベルの
時にＤ型フリップフロップの出力Ｑが、ＥＮＶＰＰがＨ
レベルの時にＤ型フリップフロップ２８の出力ＮＱが選
択されるようにマルチプレクサ２９を設置し、マルチプ
レクサ２９の出力であるＭＵＸＯＵＴ１をＤ型フリップ
フロップ２８の入力端子Ｄに返す構成をとる。
【００６４】この回路構成により、ＥＮＶＰＰがＨレベ
ルにある時のみＤ型フリップフロップ２８はＰＰＩＭＰ
ＬＳ１の立ち上がりエッジに応じて出力を反転するため
Ｄ型フリップフロップ２８の出力端子Ｑから得られる信
号はＥＮＶＰＰがＨレベルである時にはＰＰＥＤＧＥ１
と同じタイミングで変化する信号が、ＥＮＶＰＰがＬレ
ベルに変化した時には、ＥＮＶＰＰがＨレベルであった
時の出力レベルが保持される信号が得られる。このＤ型
フリップフロップ２８の出力端子から、バッファ３０を
経由してＰＰＭＡＩＮ１を生成する。
ルにある時のみＤ型フリップフロップ２８はＰＰＩＭＰ
ＬＳ１の立ち上がりエッジに応じて出力を反転するため
Ｄ型フリップフロップ２８の出力端子Ｑから得られる信
号はＥＮＶＰＰがＨレベルである時にはＰＰＥＤＧＥ１
と同じタイミングで変化する信号が、ＥＮＶＰＰがＬレ
ベルに変化した時には、ＥＮＶＰＰがＨレベルであった
時の出力レベルが保持される信号が得られる。このＤ型
フリップフロップ２８の出力端子から、バッファ３０を
経由してＰＰＭＡＩＮ１を生成する。
【００６５】同様に、ＰＰＭＡＩＮ２は、ＩＲＡＳを時
間（ＴＣ１＋ＴＣ２＋ＴＣ３）だけ遅延させた内部ノー
ドＤＥＬＡＹＢ、さらに前記ＤＥＬＡＹＢを時間（ＴＣ
４＋ＴＣ５）だけ遅延させたノードＤＥＬＡＹＣの論理
積をとった信号ＰＰＥＤＧＥ２を作り、遅延回路２６と
論理的排他和３１によって、ＰＰＥＤＧＥ２のエッジ変
化に同期したパルス幅ＴＣ１０の信号ＰＰＩＭＰＬＳ２
を、Ｄ型フリップフロップ３２とマルチプレクサ３３を
用いてＥＮＶＰＰがＨレベルの時のみ変化する信号を作
ることで実現している。
間（ＴＣ１＋ＴＣ２＋ＴＣ３）だけ遅延させた内部ノー
ドＤＥＬＡＹＢ、さらに前記ＤＥＬＡＹＢを時間（ＴＣ
４＋ＴＣ５）だけ遅延させたノードＤＥＬＡＹＣの論理
積をとった信号ＰＰＥＤＧＥ２を作り、遅延回路２６と
論理的排他和３１によって、ＰＰＥＤＧＥ２のエッジ変
化に同期したパルス幅ＴＣ１０の信号ＰＰＩＭＰＬＳ２
を、Ｄ型フリップフロップ３２とマルチプレクサ３３を
用いてＥＮＶＰＰがＨレベルの時のみ変化する信号を作
ることで実現している。
【００６６】ＥＮＶＰＰがＨレベルである時、ＰＰＭＡ
ＩＮ１とＰＰＭＡＩＮ２は相似の信号で、それぞれの位
相差は時間（ＴＣ１＋ＴＣ２＋ＴＣ３）である。メモリ
が動作モードにあるとき、検知回路の応答速度を変化さ
せる制御信号ＯＰＭＤの働きを、動作速度が遅いときを
例に挙げて説明する。
ＩＮ１とＰＰＭＡＩＮ２は相似の信号で、それぞれの位
相差は時間（ＴＣ１＋ＴＣ２＋ＴＣ３）である。メモリ
が動作モードにあるとき、検知回路の応答速度を変化さ
せる制御信号ＯＰＭＤの働きを、動作速度が遅いときを
例に挙げて説明する。
【００６７】メモリの動作速度が遅い時のＯＰＭＤのタ
イミングを示すタイミングチャートを図５に示す。ＯＰ
ＭＤは、下記の６つの信号から生成される。６つの信号
とは、ＩＲＡＳと、ＩＲＡＳを時間（ＴＣ1＋ＴＣ２）
だけ遅延させた信号ＤＥＬＡＹＤと、ＤＥＬＡＹＤを時
間（ＴＣ３＋ＴＣ４）だけ遅延させた信号ＤＥＬＡＹＥ
と、さらに時間（ＴＣ５＋ＴＣ６）だけ遅延させた信号
ＤＥＬＡＹＦと、さらに時間ＴＣ７だけ遅延させた信号
ＤＥＬＡＹＧと、さらに時間ＴＣ８だけ遅延させた信号
ＤＥＬＡＹＨとであって、具体的には、ＩＲＡＳ，ＤＥ
ＬＡＹＤ，ＤＥＬＡＹＥで論理和の否定をとった信号
と、ＤＥＬＡＹＦ，ＤＥＬＡＹＧ，ＤＥＬＡＹＨにより
論理和の否定をとった信号とを、論理積の反転信号とし
てバッファ３５を経由させた信号で生成される。
イミングを示すタイミングチャートを図５に示す。ＯＰ
ＭＤは、下記の６つの信号から生成される。６つの信号
とは、ＩＲＡＳと、ＩＲＡＳを時間（ＴＣ1＋ＴＣ２）
だけ遅延させた信号ＤＥＬＡＹＤと、ＤＥＬＡＹＤを時
間（ＴＣ３＋ＴＣ４）だけ遅延させた信号ＤＥＬＡＹＥ
と、さらに時間（ＴＣ５＋ＴＣ６）だけ遅延させた信号
ＤＥＬＡＹＦと、さらに時間ＴＣ７だけ遅延させた信号
ＤＥＬＡＹＧと、さらに時間ＴＣ８だけ遅延させた信号
ＤＥＬＡＹＨとであって、具体的には、ＩＲＡＳ，ＤＥ
ＬＡＹＤ，ＤＥＬＡＹＥで論理和の否定をとった信号
と、ＤＥＬＡＹＦ，ＤＥＬＡＹＧ，ＤＥＬＡＹＨにより
論理和の否定をとった信号とを、論理積の反転信号とし
てバッファ３５を経由させた信号で生成される。
【００６８】結果としてＯＰＭＤは、ＩＲＡＳの立上り
に同期し、ＩＲＡＳの立ち下がりエッジから時間ＴＣ１
〜ＴＣ８の総和をとった時間までＨレベルとなる信号と
なる。つまり、ＩＲＡＳの立ち下がりから時間ＴＣ１〜
ＴＣ８の総和をとった時間で、メモリが非活性状態に入
ったと判断してＯＰＭＤの出力がＬレベルに変化する。
に同期し、ＩＲＡＳの立ち下がりエッジから時間ＴＣ１
〜ＴＣ８の総和をとった時間までＨレベルとなる信号と
なる。つまり、ＩＲＡＳの立ち下がりから時間ＴＣ１〜
ＴＣ８の総和をとった時間で、メモリが非活性状態に入
ったと判断してＯＰＭＤの出力がＬレベルに変化する。
【００６９】ＯＰＭＤは高速な周波数で動作させている
状況においては常時Ｈレベルを出力するが、クロック周
波数が遅く、ＩＲＡＳがＬレベルをとる区間がＴＣ１〜
ＴＣ８までの総和時間よりも長い場合、すなわちＤＲＡ
Ｍの動作クロックがＴＣ１〜ＴＣ８までの総和以下の動
作クロックでメモリを動かしている場合には、ＯＰＭＤ
がＨレベル、Ｌレベルと変化する。
状況においては常時Ｈレベルを出力するが、クロック周
波数が遅く、ＩＲＡＳがＬレベルをとる区間がＴＣ１〜
ＴＣ８までの総和時間よりも長い場合、すなわちＤＲＡ
Ｍの動作クロックがＴＣ１〜ＴＣ８までの総和以下の動
作クロックでメモリを動かしている場合には、ＯＰＭＤ
がＨレベル、Ｌレベルと変化する。
【００７０】補助昇圧回路１３の動作周期を決定する発
振器１５の内部回路を図６に示す。発振器１５は、リン
グオシレータ３６で作られたパルスを縦列接続されたＴ
型フリップフロップ３７〜３９によって分周したもの
を、前記補助昇圧回路１３の動作信号ＰＰＳＵＢとして
出力する。
振器１５の内部回路を図６に示す。発振器１５は、リン
グオシレータ３６で作られたパルスを縦列接続されたＴ
型フリップフロップ３７〜３９によって分周したもの
を、前記補助昇圧回路１３の動作信号ＰＰＳＵＢとして
出力する。
【００７１】図６では、一例としてリングオシレータ３
６の周期を８０ｎｓに設定した場合、Ｔ型フリップフロ
ップは３段あるため、補助昇圧回路１３は６４０ｎｓ周
期で動作することになる。
６の周期を８０ｎｓに設定した場合、Ｔ型フリップフロ
ップは３段あるため、補助昇圧回路１３は６４０ｎｓ周
期で動作することになる。
【００７２】第１の昇圧回路１１と第２の昇圧回路１２
はそれぞれ同等の昇圧能力を有しており、補助昇圧回路
１３は第１，第２の昇圧回路１１，１２に比べ昇圧能力
は低く設定している。この昇圧能力は、チャージポンプ
回路に備えられた容量の大小によって決められ、補助昇
圧回路１３に備えられた容量は第１，第２の昇圧回路１
１，１２に比べ１／１０程度に設定されている。
はそれぞれ同等の昇圧能力を有しており、補助昇圧回路
１３は第１，第２の昇圧回路１１，１２に比べ昇圧能力
は低く設定している。この昇圧能力は、チャージポンプ
回路に備えられた容量の大小によって決められ、補助昇
圧回路１３に備えられた容量は第１，第２の昇圧回路１
１，１２に比べ１／１０程度に設定されている。
【００７３】タイミング生成回路（図７参照）は、それ
ぞれのチャージポンプ回路に接続される出力信号ＭＧ
１，ＭＧ２，ＭＧ３，ＭＧ４の発生タイミングはいずれ
も共通であるが、チャージポンプ回路の容量へ電荷の転
送を行う端子ＭＧ１およびＭＧ２は、昇圧回路１１，１
２と補助昇圧回路１３の両者で容量値に応じて、電荷転
送容量に接続される信号であるＭＧ１およびＭＧ２の出
力バッファの能力を変えている。
ぞれのチャージポンプ回路に接続される出力信号ＭＧ
１，ＭＧ２，ＭＧ３，ＭＧ４の発生タイミングはいずれ
も共通であるが、チャージポンプ回路の容量へ電荷の転
送を行う端子ＭＧ１およびＭＧ２は、昇圧回路１１，１
２と補助昇圧回路１３の両者で容量値に応じて、電荷転
送容量に接続される信号であるＭＧ１およびＭＧ２の出
力バッファの能力を変えている。
【００７４】図７にタイミング生成回路、図８にチャー
ジポンプ回路、図９に昇圧回路の動作タイミングチャー
トを示す。タイミング生成回路の動作を、入力信号をＰ
ＰＭＡＩＮ、出力信号をＭＧ１〜ＭＧ４としてタイミン
グチャートと対応させて説明を行う。
ジポンプ回路、図９に昇圧回路の動作タイミングチャー
トを示す。タイミング生成回路の動作を、入力信号をＰ
ＰＭＡＩＮ、出力信号をＭＧ１〜ＭＧ４としてタイミン
グチャートと対応させて説明を行う。
【００７５】ＰＰＭＡＩＮの立ち上りエッジから遅延回
路４０によって時間ＴＰ１だけ遅延させた信号をＰＰＤ
ＬＹＡとし、ＰＰＤＬＹＡをさらに遅延回路４１によっ
てＴＰ２だけ遅延させた信号をＰＰＤＬＹＢとする。
路４０によって時間ＴＰ１だけ遅延させた信号をＰＰＤ
ＬＹＡとし、ＰＰＤＬＹＡをさらに遅延回路４１によっ
てＴＰ２だけ遅延させた信号をＰＰＤＬＹＢとする。
【００７６】このＰＰＤＬＹＡとＰＰＤＬＹＢから論理
和の反転ＮＯＲ０３を通じて出力される信号をＭＧ３、
論理積の反転ＮＡＮＤ０４を通じて出力される信号をＭ
Ｇ２とすると、ＭＧ３がＰＰＭＡＩＮから時間ＴＰ１遅
延した、ＨレベルからＬレベルへの立ち下がり信号、Ｍ
Ｇ２がＰＰＭＡＩＮから時間（ＴＰ１＋ＴＰ２）だけ遅
延した立ち下がり信号となる。通常の動作状態ではＢＩ
ＶＰＰはＬレベルであり、論理和の反転ＮＯＲ０６は否
定として動作するために、ＭＧ１はＭＧ２の反転信号、
つまりＰＰＭＡＩＮから時間（ＴＰ１＋ＴＰ２）だけ遅
延した立ち上り信号となる。ＭＧ４はＢＩＶＰＰが同様
にＬレベルであることからＰＰＭＡＩＮの反転信号ＮＰ
ＰＭＡＩＮとＭＧ２を論理和ＯＲ０５を通した信号ＭＧ
２ＯＲ、ＭＧ２を遅延回路４２によって時間ＴＰ３だけ
遅延させた信号ＭＧ２ＤＬＹ、Ｌレベルの固定信号ＢＩ
ＶＰＰの３信号入力を倫理和の反転ＮＯＲ０７を通して
出力した信号となる。この時、ＭＧ４はＰＰＭＡＩＮか
ら（ＴＰ１＋ＴＰ２＋ＴＰ３）だけ遅延した立ち上り信
号となる。
和の反転ＮＯＲ０３を通じて出力される信号をＭＧ３、
論理積の反転ＮＡＮＤ０４を通じて出力される信号をＭ
Ｇ２とすると、ＭＧ３がＰＰＭＡＩＮから時間ＴＰ１遅
延した、ＨレベルからＬレベルへの立ち下がり信号、Ｍ
Ｇ２がＰＰＭＡＩＮから時間（ＴＰ１＋ＴＰ２）だけ遅
延した立ち下がり信号となる。通常の動作状態ではＢＩ
ＶＰＰはＬレベルであり、論理和の反転ＮＯＲ０６は否
定として動作するために、ＭＧ１はＭＧ２の反転信号、
つまりＰＰＭＡＩＮから時間（ＴＰ１＋ＴＰ２）だけ遅
延した立ち上り信号となる。ＭＧ４はＢＩＶＰＰが同様
にＬレベルであることからＰＰＭＡＩＮの反転信号ＮＰ
ＰＭＡＩＮとＭＧ２を論理和ＯＲ０５を通した信号ＭＧ
２ＯＲ、ＭＧ２を遅延回路４２によって時間ＴＰ３だけ
遅延させた信号ＭＧ２ＤＬＹ、Ｌレベルの固定信号ＢＩ
ＶＰＰの３信号入力を倫理和の反転ＮＯＲ０７を通して
出力した信号となる。この時、ＭＧ４はＰＰＭＡＩＮか
ら（ＴＰ１＋ＴＰ２＋ＴＰ３）だけ遅延した立ち上り信
号となる。
【００７７】ＰＰＭＡＩＮの立ち下がりエッジによって
タイミング生成回路で生成される信号は同様にして、Ｍ
Ｇ４がＰＰＭＡＩＮの立ち下がりに同期した立ち下がり
信号、ＭＧ１が時間ＴＰ１だけ遅延した立ち下がり信
号、ＭＧ２が時間ＴＰ１だけ遅れた立ち上り信号、ＭＧ
３が時間（ＴＰ１＋ＴＰ２）だけ遅延した立ち上り信号
となる。
タイミング生成回路で生成される信号は同様にして、Ｍ
Ｇ４がＰＰＭＡＩＮの立ち下がりに同期した立ち下がり
信号、ＭＧ１が時間ＴＰ１だけ遅延した立ち下がり信
号、ＭＧ２が時間ＴＰ１だけ遅れた立ち上り信号、ＭＧ
３が時間（ＴＰ１＋ＴＰ２）だけ遅延した立ち上り信号
となる。
【００７８】この昇圧電源回路によりＶＰＰを作らず、
外部からＶＰＰを入力する検査モードでＤＲＡＭ回路を
動作させる必要がある場合、例えば、バーンイン検査な
どの加速試験の場合、加速性を上げるために外部からＶ
ＰＰを入力するモードを設定した場合に対応するため
に、タイミング発生回路にはＶＰＰ外部入力モード端子
ＢＩＶＰＰを備えている。
外部からＶＰＰを入力する検査モードでＤＲＡＭ回路を
動作させる必要がある場合、例えば、バーンイン検査な
どの加速試験の場合、加速性を上げるために外部からＶ
ＰＰを入力するモードを設定した場合に対応するため
に、タイミング発生回路にはＶＰＰ外部入力モード端子
ＢＩＶＰＰを備えている。
【００７９】ＢＩＶＰＰがＨレベルにある場合は、ＢＩ
ＶＰＰを一方の入力に持つ論理和の反転ＮＯＲ０１、Ｎ
ＯＲ０６、ＮＯＲ０７のそれぞれの出力がＬレベルに固
定されるため、ＭＧ１〜ＭＧ４のすべての出力のエッジ
変化は起こらない。従って、電荷の転送が行われないた
めに、この状態では昇圧動作は行われない。
ＶＰＰを一方の入力に持つ論理和の反転ＮＯＲ０１、Ｎ
ＯＲ０６、ＮＯＲ０７のそれぞれの出力がＬレベルに固
定されるため、ＭＧ１〜ＭＧ４のすべての出力のエッジ
変化は起こらない。従って、電荷の転送が行われないた
めに、この状態では昇圧動作は行われない。
【００８０】ＰＰＭＡＩＮの立ち上がりエッジで昇圧回
路が動作する時、図８のチャージポンプ回路の内部ノー
ドの電位は、図９に示すように電源電圧をＶＤＤとした
時に、Ｇ１Ａが２・ＶＤＤ、Ｇ１ＢがＶＤＤ、Ｐ１Ａが
ＶＤＤ、Ｐ１Ｂが２・ＶＤＤ、Ｇ２ＡがＶＤＤ、Ｇ２Ｂ
が３・ＶＤＤとなる。また、ゲート電位とソース電位が
ともにＶＤＤで等しい、トランジスタ５０，５１はこの
時にはオフ状態となっている。
路が動作する時、図８のチャージポンプ回路の内部ノー
ドの電位は、図９に示すように電源電圧をＶＤＤとした
時に、Ｇ１Ａが２・ＶＤＤ、Ｇ１ＢがＶＤＤ、Ｐ１Ａが
ＶＤＤ、Ｐ１Ｂが２・ＶＤＤ、Ｇ２ＡがＶＤＤ、Ｇ２Ｂ
が３・ＶＤＤとなる。また、ゲート電位とソース電位が
ともにＶＤＤで等しい、トランジスタ５０，５１はこの
時にはオフ状態となっている。
【００８１】前述したように、ＰＰＭＡＩＮの立ち上り
エッジから時間ＴＰ１だけ遅延したところでＭＧ３がＨ
レベルからＬレベルに変化する。この時、コンデンサ４
３の電荷移動が起こりＧ１Ａの電位がＶＤＤに低下す
る。同時に、レベルシフタ５４の出力もＬレベルとなる
ため、コンデンサ４８にも電荷移動が生じ、Ｇ２Ｂの電
位もＶＤＤとなり、その結果、トランジスタ５２がオフ
状態となり、Ｐ１ＢとＶＰＰの経路が断たれる。
エッジから時間ＴＰ１だけ遅延したところでＭＧ３がＨ
レベルからＬレベルに変化する。この時、コンデンサ４
３の電荷移動が起こりＧ１Ａの電位がＶＤＤに低下す
る。同時に、レベルシフタ５４の出力もＬレベルとなる
ため、コンデンサ４８にも電荷移動が生じ、Ｇ２Ｂの電
位もＶＤＤとなり、その結果、トランジスタ５２がオフ
状態となり、Ｐ１ＢとＶＰＰの経路が断たれる。
【００８２】また、Ｇ１Ａの電位低下に伴い、電荷転送
ゲートとしてのトランジスタ４９もオフ状態となり、Ｐ
１Ａが電位ＶＤＤを保ち、電流の経路がなくなるため、
ＭＧ１がＨレベルへと変化することに対して、２・ＶＤ
Ｄへの昇圧動作が起こることが可能な状態となる。
ゲートとしてのトランジスタ４９もオフ状態となり、Ｐ
１Ａが電位ＶＤＤを保ち、電流の経路がなくなるため、
ＭＧ１がＨレベルへと変化することに対して、２・ＶＤ
Ｄへの昇圧動作が起こることが可能な状態となる。
【００８３】この状態から時間ＴＰ２だけ経過した時
に、ＭＧ１がＬレベルからＨレベルに、ＭＧ２がＨレベ
ルからＬレベルへと変化するが、この時に第１の昇圧手
段としてのコンデンサ４５および４６で電荷の移動が起
こることにより、Ｐ１Ａの電位がＶＤＤから２・ＶＤＤ
に上がり、Ｐ１Ｂの電位が２・ＶＤＤからＶＤＤに落ち
る。
に、ＭＧ１がＬレベルからＨレベルに、ＭＧ２がＨレベ
ルからＬレベルへと変化するが、この時に第１の昇圧手
段としてのコンデンサ４５および４６で電荷の移動が起
こることにより、Ｐ１Ａの電位がＶＤＤから２・ＶＤＤ
に上がり、Ｐ１Ｂの電位が２・ＶＤＤからＶＤＤに落ち
る。
【００８４】Ｐ１Ａの電位の上昇に伴って、レベルシフ
タ５３の最大振幅が２・ＶＤＤへと変化するが、この時
点ではＭＧ４はＬレベルで変化していないため、Ｇ２Ａ
の電位はこの時点ではＶＤＤを保ったままである。ＭＧ
４がＬレベルからＨレベルに変化した時に、第２の昇圧
手段としてのコンデンサ４７および４８で電荷の移動が
起こることにより、Ｇ１Ｂの電位が２・ＶＤＤに、Ｇ２
Ａの電位がＶＤＤから３・ＶＤＤに変化する。この時に
トランジスタ５１がオン状態に変化し、Ｐ１Ａの電位が
ＶＰＰに供給され、ＶＰＰが２倍のＶＤＤに昇圧され
る。
タ５３の最大振幅が２・ＶＤＤへと変化するが、この時
点ではＭＧ４はＬレベルで変化していないため、Ｇ２Ａ
の電位はこの時点ではＶＤＤを保ったままである。ＭＧ
４がＬレベルからＨレベルに変化した時に、第２の昇圧
手段としてのコンデンサ４７および４８で電荷の移動が
起こることにより、Ｇ１Ｂの電位が２・ＶＤＤに、Ｇ２
Ａの電位がＶＤＤから３・ＶＤＤに変化する。この時に
トランジスタ５１がオン状態に変化し、Ｐ１Ａの電位が
ＶＰＰに供給され、ＶＰＰが２倍のＶＤＤに昇圧され
る。
【００８５】ＰＰＭＡＩＮが立ち下がることで昇圧回路
が動作する場合では、図８の内部ノードの電位は図９に
示すようにＰＰＭＡＩＮの立ち上がりとは逆に、Ｇ１Ａ
がＶＤＤ、Ｇ１Ｂが２・ＶＤＤ、Ｐ１Ａが２・ＶＤＤ、
Ｐ１ＢがＶＤＤ、Ｇ２Ａが３・ＶＤＤ、Ｇ２ＢがＶＤＤ
となっており、トランジスタ４９，５２がオフ状態とな
っている。
が動作する場合では、図８の内部ノードの電位は図９に
示すようにＰＰＭＡＩＮの立ち上がりとは逆に、Ｇ１Ａ
がＶＤＤ、Ｇ１Ｂが２・ＶＤＤ、Ｐ１Ａが２・ＶＤＤ、
Ｐ１ＢがＶＤＤ、Ｇ２Ａが３・ＶＤＤ、Ｇ２ＢがＶＤＤ
となっており、トランジスタ４９，５２がオフ状態とな
っている。
【００８６】ＰＰＭＡＩＮの立ち下がりエッジに同期し
て、まずＭＧ４が立ち下がる。それに伴ってＧ１Ｂの電
位がＶＤＤに降下する。同時に、トランジスタ５０がオ
フ状態に変化し、Ｐ１Ｂのレベルを上げる準備が整う。
その後ＴＰ1だけ時間が経過した時ＭＧ１がＨレベルか
らＬレベルに、ＭＧ２がＬレベルからＨレベルに変化す
ることによって第１の昇圧手段としてのコンデンサ４
５，４６で電荷の移動が起こり、Ｐ１Ａが２・ＶＤＤか
らＶＤＤに、Ｐ１ＢがＶＤＤから２・ＶＤＤに変化す
る。
て、まずＭＧ４が立ち下がる。それに伴ってＧ１Ｂの電
位がＶＤＤに降下する。同時に、トランジスタ５０がオ
フ状態に変化し、Ｐ１Ｂのレベルを上げる準備が整う。
その後ＴＰ1だけ時間が経過した時ＭＧ１がＨレベルか
らＬレベルに、ＭＧ２がＬレベルからＨレベルに変化す
ることによって第１の昇圧手段としてのコンデンサ４
５，４６で電荷の移動が起こり、Ｐ１Ａが２・ＶＤＤか
らＶＤＤに、Ｐ１ＢがＶＤＤから２・ＶＤＤに変化す
る。
【００８７】更に時間ＴＰ２が経過した後ＭＧ３，Ｐ１
Ｂの電位変化に伴ってレベルシフタ５４の出力レベルが
２・ＶＤＤとなることから、第２の昇圧手段としてのコ
ンデンサ４７および４８で電荷の移動が起こることによ
り、Ｇ２Ｂの電位が３・ＶＤＤとなり、トランジスタ５
２がオン状態になることからＰ１ＢからＶＰＰへの経路
ができるようになるためＶＰＰの電位は２・ＶＤＤにな
る。この構成の回路では、負荷を考えなければ理論上Ｖ
ＰＰの最大昇圧電位は２・ＶＤＤとなることが示され
る。
Ｂの電位変化に伴ってレベルシフタ５４の出力レベルが
２・ＶＤＤとなることから、第２の昇圧手段としてのコ
ンデンサ４７および４８で電荷の移動が起こることによ
り、Ｇ２Ｂの電位が３・ＶＤＤとなり、トランジスタ５
２がオン状態になることからＰ１ＢからＶＰＰへの経路
ができるようになるためＶＰＰの電位は２・ＶＤＤにな
る。この構成の回路では、負荷を考えなければ理論上Ｖ
ＰＰの最大昇圧電位は２・ＶＤＤとなることが示され
る。
【００８８】以上述べたように、本発明で用いるチャー
ジポンプ回路は、入力信号に対して立ち上りエッジ、立
ち下がりエッジの両側で変化し、かつ昇圧される最大の
電位が２・ＶＤＤとなることから、電源電圧ＶＤＤの低
電圧化に対しても充分な昇圧マージンを持つことが可能
である。
ジポンプ回路は、入力信号に対して立ち上りエッジ、立
ち下がりエッジの両側で変化し、かつ昇圧される最大の
電位が２・ＶＤＤとなることから、電源電圧ＶＤＤの低
電圧化に対しても充分な昇圧マージンを持つことが可能
である。
【００８９】更に、この回路の構成の利点として容易に
多段昇圧回路へと発展させることが容易であるという特
徴を有する。図１０に電源電圧の３倍昇圧を実現するた
めに構成したチャージポンプ回路の例を示す。
多段昇圧回路へと発展させることが容易であるという特
徴を有する。図１０に電源電圧の３倍昇圧を実現するた
めに構成したチャージポンプ回路の例を示す。
【００９０】コンデンサ６７〜７０、トランジスタ７１
〜７６が３倍昇圧を実現するために追加した回路であ
り、この波線で囲まれている回路が、ｎ倍昇圧を実現す
るために追加が必要な回路単位である。第ｎの昇圧手段
は６９，７０で構成されている。
〜７６が３倍昇圧を実現するために追加した回路であ
り、この波線で囲まれている回路が、ｎ倍昇圧を実現す
るために追加が必要な回路単位である。第ｎの昇圧手段
は６９，７０で構成されている。
【００９１】２倍昇圧回路と同じノード名を持つノード
は２倍昇圧回路と同様のタイミングで、同じ値の電位を
とるため、ここでは追加ノードの電位の動きについて述
べる。
は２倍昇圧回路と同様のタイミングで、同じ値の電位を
とるため、ここでは追加ノードの電位の動きについて述
べる。
【００９２】ＰＰＭＡＩＮの立ち上がりエッジを起点と
する昇圧動作においては、ＭＧ３がＨレベルからＬレベ
ルに下がるのを受けてＧ３Ａが４・ＶＤＤから２・ＶＤ
Ｄへと降圧する。それに伴って、トランジスタ７１がオ
フ状態となり、Ｐ２ＡとＶＰＰの間の経路が遮断され
る。ＭＧ１およびＭＧ２の変化に伴ってＰ２Ａが３・Ｖ
ＤＤから２・ＶＤＤへ、Ｐ２Ｂが２・ＶＢＢから３・Ｖ
ＢＢへと変化する。ＭＧ４がＬレベルからＨレベルに変
化する時に、Ｇ３Ｂが２・ＶＢＢから４・ＶＢＢに変化
することでトランジスタ７４がオン状態に変化し、ＶＰ
ＰにＰ２Ｂの電位３・ＶＤＤが転送される。
する昇圧動作においては、ＭＧ３がＨレベルからＬレベ
ルに下がるのを受けてＧ３Ａが４・ＶＤＤから２・ＶＤ
Ｄへと降圧する。それに伴って、トランジスタ７１がオ
フ状態となり、Ｐ２ＡとＶＰＰの間の経路が遮断され
る。ＭＧ１およびＭＧ２の変化に伴ってＰ２Ａが３・Ｖ
ＤＤから２・ＶＤＤへ、Ｐ２Ｂが２・ＶＢＢから３・Ｖ
ＢＢへと変化する。ＭＧ４がＬレベルからＨレベルに変
化する時に、Ｇ３Ｂが２・ＶＢＢから４・ＶＢＢに変化
することでトランジスタ７４がオン状態に変化し、ＶＰ
ＰにＰ２Ｂの電位３・ＶＤＤが転送される。
【００９３】ＰＰＭＡＩＮが立ち下がる時も左右の動き
が対称で、ＭＧ３がＬレベルからＨレベルへと変化する
時のタイミングでＧ３Ａが４・ＶＤＤに変化するのを受
けてＰ２Ａの電位３・ＶＤＤがＶＰＰに転送される。
が対称で、ＭＧ３がＬレベルからＨレベルへと変化する
時のタイミングでＧ３Ａが４・ＶＤＤに変化するのを受
けてＰ２Ａの電位３・ＶＤＤがＶＰＰに転送される。
【００９４】以上に述べた応用例を一般化すると、トラ
ンジスタのソース電位が最大ｎ・ＶＤＤで最小が（ｎ−
１）・ＶＤＤである箇所に同様な回路を積み重ねること
で、トランジスタのゲートに加えられる電圧を最大（ｎ
＋１）・ＶＤＤに昇圧する回路構成上の機能から、出力
端子ＶＰＰには最大ｎ・ＶＤＤが転送される。
ンジスタのソース電位が最大ｎ・ＶＤＤで最小が（ｎ−
１）・ＶＤＤである箇所に同様な回路を積み重ねること
で、トランジスタのゲートに加えられる電圧を最大（ｎ
＋１）・ＶＤＤに昇圧する回路構成上の機能から、出力
端子ＶＰＰには最大ｎ・ＶＤＤが転送される。
【００９５】しかも、昇圧段数に関係なく、ＭＧ１〜Ｍ
Ｇ４の入力制御信号に加えられる電圧のタイミングは同
じものを生成すればよいという利点も挙げられる。以
下、昇圧された電圧を検知して、昇圧回路の動作を制御
している検知回路１６を図１１に基づいて説明する。
Ｇ４の入力制御信号に加えられる電圧のタイミングは同
じものを生成すればよいという利点も挙げられる。以
下、昇圧された電圧を検知して、昇圧回路の動作を制御
している検知回路１６を図１１に基づいて説明する。
【００９６】検知回路１６は、回路を機能に分割すれば
定電流源回路により定電圧を発生する定電圧発生回路７
７、ＶＰＰを降圧する降圧回路７８、ＶＰＰを降圧した
電位と参照電圧の比較を行い、基準電圧との大小を比較
する第１の比較手段としての差動増幅回路７９、参照電
圧を外部から測定することを実現するために設置した参
照電圧測定回路８０、電源投入時に回路を安定点にする
ために設置したスタートアップ回路８１から構成され
る。
定電流源回路により定電圧を発生する定電圧発生回路７
７、ＶＰＰを降圧する降圧回路７８、ＶＰＰを降圧した
電位と参照電圧の比較を行い、基準電圧との大小を比較
する第１の比較手段としての差動増幅回路７９、参照電
圧を外部から測定することを実現するために設置した参
照電圧測定回路８０、電源投入時に回路を安定点にする
ために設置したスタートアップ回路８１から構成され
る。
【００９７】検知回路１６の入力は昇圧電位ＶＰＰ、メ
モリ活性化信号が立ち上がっていてメモリが活性化状態
にある時にＨレベルとなる制御信号ＯＰＭＤ、ＶＰＰの
電位によらず常時ＥＮＶＰＰをＨレベルにし、昇圧回路
を常時動作させるテストモードのための制御信号ＢＩＶ
ＰＰＭＤ、定電圧発生回路７７がつくる参照電圧を測定
するために参照電圧測定回路８０を動作させる制御信号
ＥＶＶＰＰである。
モリ活性化信号が立ち上がっていてメモリが活性化状態
にある時にＨレベルとなる制御信号ＯＰＭＤ、ＶＰＰの
電位によらず常時ＥＮＶＰＰをＨレベルにし、昇圧回路
を常時動作させるテストモードのための制御信号ＢＩＶ
ＰＰＭＤ、定電圧発生回路７７がつくる参照電圧を測定
するために参照電圧測定回路８０を動作させる制御信号
ＥＶＶＰＰである。
【００９８】出力は、ＶＰＰの電位を基準電圧と比較し
た結果を出力し、昇圧回路の動作を決定する制御信号Ｅ
ＮＶＰＰ、参照電圧測定回路８０の出力として参照電位
を出力するＲＥＦＶＰＰＴＭを有する。
た結果を出力し、昇圧回路の動作を決定する制御信号Ｅ
ＮＶＰＰ、参照電圧測定回路８０の出力として参照電位
を出力するＲＥＦＶＰＰＴＭを有する。
【００９９】定電圧発生回路７７は、その機能を実現す
るためにカレントミラー回路を応用したものであり、抵
抗Ｒ１４を流れる電流が電源電圧依存性を持っている
が、この電流はＭ３とＭ１、Ｍ７にそれぞれのトランジ
スタのサイズに比例した電流を流すことになる。結果と
して、Ｍ７の電位が変化するために、トランジスタＴ１
２に流れる電流が変化して、Ｍ５の電位が変化すること
になるが、それによってトランジスタＴ３，Ｔ７に流れ
る電流を変化させることになり、つりあう電流値を流す
ところで安定する。以上の理由により、この回路が発生
する電流は電源電圧によらず一定となる。
るためにカレントミラー回路を応用したものであり、抵
抗Ｒ１４を流れる電流が電源電圧依存性を持っている
が、この電流はＭ３とＭ１、Ｍ７にそれぞれのトランジ
スタのサイズに比例した電流を流すことになる。結果と
して、Ｍ７の電位が変化するために、トランジスタＴ１
２に流れる電流が変化して、Ｍ５の電位が変化すること
になるが、それによってトランジスタＴ３，Ｔ７に流れ
る電流を変化させることになり、つりあう電流値を流す
ところで安定する。以上の理由により、この回路が発生
する電流は電源電圧によらず一定となる。
【０１００】Ｍ９を流れる電流は、Ｍ７に流れる電流を
トランジスタＴ６，Ｔ９のサイズに比例した電流となる
が、これをトランジスタＴ１０，Ｔ１１の持つオン抵抗
によって一定の電圧がノードＭ９，Ｍ１０に発生させる
ことができる。
トランジスタＴ６，Ｔ９のサイズに比例した電流となる
が、これをトランジスタＴ１０，Ｔ１１の持つオン抵抗
によって一定の電圧がノードＭ９，Ｍ１０に発生させる
ことができる。
【０１０１】降圧回路７８は、メモリ素子がスタンバイ
モード、すなわち制御信号ＯＰＭＤがＬレベルである時
には、トランジスタＴ１５のゲート端子に入力される一
定の電圧Ｍ１０によって、トランジスタＴ１５，Ｔ１６
の電流経路に流れる電流が決定される。この時、トラン
ジスタＴ１６のオン抵抗と、トランジスタＴ１５から作
られる定電流との関係から、ＶＰＰから作られる降圧電
位ＣＭＰＶＰＰが決定する。メモリ素子が活性化状態に
あり、ＯＰＭＤがＨレベルである時には、Ｔ１８、およ
び電圧変換回路８２によってＶＰＰと等電位に昇圧され
たＯＰＭＤＶＰＰによってＴ１７がそれぞれオン状態と
なり、トランジスタＴ１５，Ｔ１６の電流バスに加えて
Ｔ１９，Ｔ２０の電流バスが開くことで、反応の遅れを
防止している。
モード、すなわち制御信号ＯＰＭＤがＬレベルである時
には、トランジスタＴ１５のゲート端子に入力される一
定の電圧Ｍ１０によって、トランジスタＴ１５，Ｔ１６
の電流経路に流れる電流が決定される。この時、トラン
ジスタＴ１６のオン抵抗と、トランジスタＴ１５から作
られる定電流との関係から、ＶＰＰから作られる降圧電
位ＣＭＰＶＰＰが決定する。メモリ素子が活性化状態に
あり、ＯＰＭＤがＨレベルである時には、Ｔ１８、およ
び電圧変換回路８２によってＶＰＰと等電位に昇圧され
たＯＰＭＤＶＰＰによってＴ１７がそれぞれオン状態と
なり、トランジスタＴ１５，Ｔ１６の電流バスに加えて
Ｔ１９，Ｔ２０の電流バスが開くことで、反応の遅れを
防止している。
【０１０２】差動増幅回路７９は、入力として定電圧発
生回路７７の出力Ｍ９と、降圧回路７８の出力ＣＭＰＶ
ＰＰの２つの電位の大小比較を行う。ＶＰＰの変動が小
さく、Ｍ９とＣＭＰＶＰＰの両者において電位差が小さ
い場合に対応するために、Ｍ９とＣＭＰＶＰＰを差動増
幅器８３，８４にそれぞれ逆の極性をとるように入力
し、得られた電位差の判定結果を差動増幅器８５に入力
することで、最終の比較結果ＥＮＶＰＰを得ている。
生回路７７の出力Ｍ９と、降圧回路７８の出力ＣＭＰＶ
ＰＰの２つの電位の大小比較を行う。ＶＰＰの変動が小
さく、Ｍ９とＣＭＰＶＰＰの両者において電位差が小さ
い場合に対応するために、Ｍ９とＣＭＰＶＰＰを差動増
幅器８３，８４にそれぞれ逆の極性をとるように入力
し、得られた電位差の判定結果を差動増幅器８５に入力
することで、最終の比較結果ＥＮＶＰＰを得ている。
【０１０３】差動増幅器８３，８４，８５は、電流源と
して定電圧発生回路７７で作られた電位Ｍ１０をＴ２２
Ａ，Ｔ２２Ｂ，Ｔ２２Ｃのそれぞれのトランジスタから
入力しているが、ＯＰＭＤがＨレベルにある時には、電
流源として更にＴ２１Ａ，Ｔ２１Ｂ，Ｔ２１ＣからＨレ
ベルの信号ＯＰＭＤを直接に印加し、差動増幅器に流れ
る電流を上げることで応答速度を上げている。
して定電圧発生回路７７で作られた電位Ｍ１０をＴ２２
Ａ，Ｔ２２Ｂ，Ｔ２２Ｃのそれぞれのトランジスタから
入力しているが、ＯＰＭＤがＨレベルにある時には、電
流源として更にＴ２１Ａ，Ｔ２１Ｂ，Ｔ２１ＣからＨレ
ベルの信号ＯＰＭＤを直接に印加し、差動増幅器に流れ
る電流を上げることで応答速度を上げている。
【０１０４】次に、検知回路１６で制御されるテストモ
ードについて説明を行う。メモリ素子の通常動作では、
メモリセルの破壊を防止するため昇圧電源電位は必要最
低限の昇圧電位で動作するが、回路素子に高負荷をかけ
て不良デバイスを取り除く品質検査である加速試験にお
いては、電源電圧を上げた状態で検査を行う。この時、
加速性の促進のためにワードドライバ駆動電圧など昇圧
電源を必要とするノードにも通常動作状態と比較して、
高い電圧を印加する必要がある。
ードについて説明を行う。メモリ素子の通常動作では、
メモリセルの破壊を防止するため昇圧電源電位は必要最
低限の昇圧電位で動作するが、回路素子に高負荷をかけ
て不良デバイスを取り除く品質検査である加速試験にお
いては、電源電圧を上げた状態で検査を行う。この時、
加速性の促進のためにワードドライバ駆動電圧など昇圧
電源を必要とするノードにも通常動作状態と比較して、
高い電圧を印加する必要がある。
【０１０５】本発明で採用する検知回路１６は、電源電
圧依存性を持たない特性を有するため、加速試験に対応
するために （１）昇圧電源回路の動作を止め、外部電源からの入力
によりワードドライバを駆動するモード （２）テストモードの設定により、昇圧電源回路の動作
電圧を変更するモードとの両者に対応する動作モードを
用意した。このうち（１）については、昇圧回路の項で
述べたようにチャージポンプ回路の制御信号を止めるこ
とで昇圧動作が起こらないようにすることで実現してい
る。
圧依存性を持たない特性を有するため、加速試験に対応
するために （１）昇圧電源回路の動作を止め、外部電源からの入力
によりワードドライバを駆動するモード （２）テストモードの設定により、昇圧電源回路の動作
電圧を変更するモードとの両者に対応する動作モードを
用意した。このうち（１）については、昇圧回路の項で
述べたようにチャージポンプ回路の制御信号を止めるこ
とで昇圧動作が起こらないようにすることで実現してい
る。
【０１０６】後者、すなわち（２）に対応する、昇圧電
源の動作電圧を変更する検査モードとしては、差動増幅
回路７９の出力とテストモード設定用制御端子ＢＩＶＰ
ＰＭＤを論理積の否定８７を通して出力を行う。
源の動作電圧を変更する検査モードとしては、差動増幅
回路７９の出力とテストモード設定用制御端子ＢＩＶＰ
ＰＭＤを論理積の否定８７を通して出力を行う。
【０１０７】ＢＩＶＰＰＭＤがＬレベルであるときには
差動増幅回路７９の出力によってＥＮＶＰＰは変化する
が、ＢＩＶＰＰＭＤがＨレベルにあるときには論理積の
否定８７の出力は常時Ｈレベルとなることで、検知回路
の出力ＥＮＶＰＰは常時Ｈレベルとなり、その結果チャ
ージポンプ回路が常時動作する。本発明で採用するチャ
ージポンプ回路の昇圧能力は、昇圧回路の項で述べたよ
うに電源電圧の約２倍であるため、常時動作するモード
設定を用意することで昇圧される電圧を変更することが
可能となる。
差動増幅回路７９の出力によってＥＮＶＰＰは変化する
が、ＢＩＶＰＰＭＤがＨレベルにあるときには論理積の
否定８７の出力は常時Ｈレベルとなることで、検知回路
の出力ＥＮＶＰＰは常時Ｈレベルとなり、その結果チャ
ージポンプ回路が常時動作する。本発明で採用するチャ
ージポンプ回路の昇圧能力は、昇圧回路の項で述べたよ
うに電源電圧の約２倍であるため、常時動作するモード
設定を用意することで昇圧される電圧を変更することが
可能となる。
【０１０８】制御信号ＥＶＶＰＰがＨレベルに設定され
るテストモードでは、Ｔ２３が非活性化され、Ｔ２４が
活性化され第２の比較手段としての差動増幅器８６が活
性化されることで参照電圧測定回路８０が作動し、Ｍ９
の電位が出力ＲＥＦＶＰＰＴＭにコピーされる。参照電
圧測定回路８０は、差動増幅器８６の一方にＭ９の電位
を、他方の入力に出力ＲＥＦＶＰＰＴＭに接続し、その
比較結果によってＰチャネルトランジスタＴ２５の制御
を行い、出力電圧を変化させることで電圧をフィードバ
ックする構成をとっており、入力電位と出力電位が等電
位となるところでつりあう。この構成により参照電位Ｍ
９と同じ電位をＲＥＦＶＰＰＴＭに出力することを実現
している。
るテストモードでは、Ｔ２３が非活性化され、Ｔ２４が
活性化され第２の比較手段としての差動増幅器８６が活
性化されることで参照電圧測定回路８０が作動し、Ｍ９
の電位が出力ＲＥＦＶＰＰＴＭにコピーされる。参照電
圧測定回路８０は、差動増幅器８６の一方にＭ９の電位
を、他方の入力に出力ＲＥＦＶＰＰＴＭに接続し、その
比較結果によってＰチャネルトランジスタＴ２５の制御
を行い、出力電圧を変化させることで電圧をフィードバ
ックする構成をとっており、入力電位と出力電位が等電
位となるところでつりあう。この構成により参照電位Ｍ
９と同じ電位をＲＥＦＶＰＰＴＭに出力することを実現
している。
【０１０９】なお、本明細書においては、メモリ活性化
信号の１周期の立ち上がり、立ち下がりエッジに２台の
チャージポンプ回路を用いて昇圧タイミングを合わせた
という例を挙げて説明を行ったが、理論上、メモリのサ
イクルタイムが更に短くなった時を考えると、例えばメ
モリの読み出し、書き込みサイクルの２倍の周期で立ち
上がり、立ち下がりエッジを持つ制御信号を作る方が昇
圧能力や動作速度マージンの点で望ましいという場合が
考えられる。この時、上記の実施の形態と同じところに
昇圧タイミングを持たせようとすると、チャージポンプ
回路が４基必要と考えられる。従って、本発明の請求要
件としては、昇圧電源回路が備えるメインチャージポン
プ回路の個数や、内部メモリ活性化信号を種信号として
作る制御信号の周期に対して制限を設けるものではな
い。
信号の１周期の立ち上がり、立ち下がりエッジに２台の
チャージポンプ回路を用いて昇圧タイミングを合わせた
という例を挙げて説明を行ったが、理論上、メモリのサ
イクルタイムが更に短くなった時を考えると、例えばメ
モリの読み出し、書き込みサイクルの２倍の周期で立ち
上がり、立ち下がりエッジを持つ制御信号を作る方が昇
圧能力や動作速度マージンの点で望ましいという場合が
考えられる。この時、上記の実施の形態と同じところに
昇圧タイミングを持たせようとすると、チャージポンプ
回路が４基必要と考えられる。従って、本発明の請求要
件としては、昇圧電源回路が備えるメインチャージポン
プ回路の個数や、内部メモリ活性化信号を種信号として
作る制御信号の周期に対して制限を設けるものではな
い。
【０１１０】
【発明の効果】以上のように本発明の半導体集積回路に
よると、 （１）複数の昇圧回路を用いることで消費タイミングに
同期した昇圧動作を実現でき、単独の昇圧回路を用いて
昇圧電源回路を構成した場合と比較して昇圧電位ＶＰＰ
の変動を抑えることが可能となる。 （２）昇圧回路として用いているチャージポンプ回路の
能力限界は、２・ＶＤＤであり、電源電圧ＶＤＤの低電
圧化に対しても充分マージンを持って動作が可能とな
る。さらに、チャージポンプ回路は３倍、４倍昇圧回路
へと容易に構成展開を持たせることが可能であり、その
制御信号は２倍昇圧回路の場合と全く同じものを用いる
ことが可能である。 （３）検知回路は電源電圧依存性を持たない、という特
性を有していることで、電源電圧が高い場合において過
昇圧防止回路を必要としない特徴を有する。 （４）昇圧回路の動作時間を分散させることにより、チ
ャージポンプ回路１基あたりの電荷転送時間に余裕が生
じる。このため、回路全体の効率が向上するという特徴
を有する。 （５）分散昇圧による効果として、昇圧電源電位ＶＰＰ
の変動が小さくなるが、このため、単独の昇圧回路を用
いる昇圧電源回路に比べ、平滑容量が小さく済むため、
レイアウトサイズを小さくできるという利点がある。
よると、 （１）複数の昇圧回路を用いることで消費タイミングに
同期した昇圧動作を実現でき、単独の昇圧回路を用いて
昇圧電源回路を構成した場合と比較して昇圧電位ＶＰＰ
の変動を抑えることが可能となる。 （２）昇圧回路として用いているチャージポンプ回路の
能力限界は、２・ＶＤＤであり、電源電圧ＶＤＤの低電
圧化に対しても充分マージンを持って動作が可能とな
る。さらに、チャージポンプ回路は３倍、４倍昇圧回路
へと容易に構成展開を持たせることが可能であり、その
制御信号は２倍昇圧回路の場合と全く同じものを用いる
ことが可能である。 （３）検知回路は電源電圧依存性を持たない、という特
性を有していることで、電源電圧が高い場合において過
昇圧防止回路を必要としない特徴を有する。 （４）昇圧回路の動作時間を分散させることにより、チ
ャージポンプ回路１基あたりの電荷転送時間に余裕が生
じる。このため、回路全体の効率が向上するという特徴
を有する。 （５）分散昇圧による効果として、昇圧電源電位ＶＰＰ
の変動が小さくなるが、このため、単独の昇圧回路を用
いる昇圧電源回路に比べ、平滑容量が小さく済むため、
レイアウトサイズを小さくできるという利点がある。
【図１】本発明における昇圧電源回路のブロック図
【図２】本発明における昇圧電源回路の動作タイミング
チャート図
チャート図
【図３】タイミング制御回路の構成図
【図４】タイミング制御回路のタイミングチャート（通
常動作時）図
常動作時）図
【図５】タイミング制御回路のタイミングチャート（低
速動作時）図
速動作時）図
【図６】補助昇圧電源制御用の発振器の構成図
【図７】昇圧回路のタイミング発生回路の構成図
【図８】昇圧回路のチャージポンプ回路の構成図
【図９】昇圧回路の動作タイミングチャート図
【図１０】チャージポンプ回路の拡張（出力が電源電圧
の３倍の場合）例の構成図
の３倍の場合）例の構成図
【図１１】検知回路の構成図
【図１２】メモリセルアレイおよびセンスアンプ部の回
路図
路図
【図１３】従来の昇圧電源回路の構成図
【図１４】ＤＲＡＭ動作のタイミングチャート図
１１ 第１の昇圧回路 １２ 第２の昇圧回路 １３ 補助昇圧回路 １４ タイミング制御回路 １５ 発振器 １６ 検知回路 １７〜２６ 遅延回路 ２７，３１ 排他的論理和 ２８，３２ Ｄ型フリップフロップ ２９，３３ マルチプレクサ ３０，３４，３５ バッファ ３６ リングオシレータ ３７〜３９ Ｔフリップフロップ ４０〜４２ 遅延回路 ４５，４６ コンデンサ（第１の昇圧手段） ４７，４８ コンデンサ（第２の昇圧手段） ４９〜５２ Ｎチャネルトランジスタ ５３，５４ レベルシフタ ７７ 定電圧発生回路 ７８ 降圧回路 ７９ 差動増幅回路（第１の比較手段） ８０ 参照電圧測定回路 ８１ スタートアップ回路 ８２ 電圧変換回路 ８３〜８５ 差動増幅器 ８６ 差動増幅器（第２の比較手段） １１１ メモリセルブロック １１２ ビット線対 １１３ ワード線 １１４ ビット線プリチャージ回路 １１５ センスアンプ １１６ シェアードゲート １１７ 昇圧回路 １１８ 補助昇圧回路 １１９ タイミング制御回路 １２０ 発振器 １２１ 検知回路 １２２ 過昇圧防止回路 ＩＲＡＳ メモリブロックの動作を制御する信号 ＰＰＭＡＩＮ１，ＰＰＭＡＩＮ２ 昇圧回路の制御信
号
号
フロントページの続き (72)発明者 藤本 知則 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 住本 善彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B024 AA07 AA15 BA21 BA23 BA27 5F038 BB04 BB08 BG03 BG05 BG06 DF05 DF07 EZ20 5L106 AA01 DD11 DD12 DD36 GG07
Claims (14)
- 【請求項１】機能ブロックと前記機能ブロックで使用す
る昇圧電源回路とを内蔵した半導体集積回路において、
前記昇圧電源回路は、 前記機能ブロックの動作を制御する信号に同期して動作
する複数の昇圧回路と、 前記機能ブロックの動作を制御する信号を受けて上記複
数の昇圧回路の制御信号を発生するタイミング制御回路
とを有し、上記タイミング制御回路を、上記複数の昇圧
回路を互いに分散動作させるよう構成した半導体集積回
路。 - 【請求項２】メモリブロックと前記メモリブロックで使
用する昇圧電源回路とを内蔵した半導体集積回路におい
て、前記昇圧電源回路は、 前記メモリブロックの動作を制御する信号に同期して動
作する複数の昇圧回路と、 前記メモリブロックの動作を制御する信号を受けて上記
複数の昇圧回路の制御信号を発生するタイミング制御回
路とを有し、上記タイミング制御回路を、 メモリ活性化信号の活性化タイミングに対し、第一の遅
延時間の後でかつ前記メモリ活性化信号の非活性へのタ
イミングで反転する第一の制御信号を生成し、上記第一
の制御信号に対し第二の遅延時間の後に動作する第二の
制御信号を生成し、以下同様にして、上記複数の昇圧回
路を制御する複数の制御信号を生成し、上記複数の制御
信号により、上記複数の昇圧回路の分散動作を行う半導
体集積回路。 - 【請求項３】メモリ活性化信号に同期して動作する複数
の昇圧回路と、 メモリ活性化信号とは非同期に動作する上記昇圧回路よ
り小さい電荷供給能力を有する補助昇圧回路と、 メモリ活性化信号を受けて上記複数の昇圧回路の制御信
号を発生するタイミング制御回路と、 上記補助昇圧回路の自励発振を行う発振器と、 昇圧電源の電位を検知して上記タイミング制御回路およ
び発振器の動作制御を行う検知回路とを設け、上記タイ
ミング制御回路を上記複数の昇圧回路を分散動作させる
よう構成するとともに、上記昇圧回路は、チャージポン
プ回路と上記チャージポンプ回路の制御信号を発生する
制御信号発生回路を備えており、 上記チャージポンプ回路は、電荷転送ゲートと、電源電
圧をもとに上記電源電圧の２倍に昇圧するための第１の
昇圧手段と、上記電源電圧と上記第１の昇圧電位をもと
に上記電源電圧の３倍に昇圧するための第２の昇圧手段
とを備えており、 上記電荷転送ゲートのソース電極が出力端子に、ドレイ
ン電極が上記第１の昇圧電位に接続され、上記第２の昇
圧電位を上記電荷転送ゲートのゲート電極に接続するこ
とで上記第１の昇圧電位が上記出力端子に供給可能であ
る半導体集積回路。 - 【請求項４】メモリ活性化信号に同期して動作する複数
の昇圧回路と、 メモリ活性化信号とは非同期に動作する上記昇圧回路よ
り小さい電荷供給能力を有する補助昇圧回路と、 メモリ活性化信号を受けて上記複数の昇圧回路の制御信
号を発生するタイミング制御回路と、 上記補助昇圧回路の自励発振を行う発振器と、 昇圧電源の電位を検知して上記タイミング制御回路およ
び発振器の動作制御を行う検知回路とを設け、上記タイ
ミング制御回路を上記複数の昇圧回路を分散動作させる
よう構成するとともに、上記昇圧回路は、チャージポン
プ回路と上記チャージポンプ回路の制御信号を発生する
制御信号発生回路を備えており、 上記チャージポンプ回路は、荷転送ゲートと、電源電圧
をもとに上記電源電圧の２倍に昇圧するための第１の昇
圧手段と、上記電源電圧と上記第１の昇圧電位をもとに
上記電源電圧の３倍に昇圧するための第２の昇圧手段
と、以下同様に上記電源電圧と電源電圧の（ｎ−１）倍
の昇圧電位をもとに上記電源電圧のｎ倍に昇圧するため
の第（ｎ−１）の昇圧手段と、上記第（ｎ−１）の昇圧
電位と第１の昇圧電位をもとに上記電源電圧の（ｎ＋
１）倍に昇圧された第ｎの昇圧手段を備えており、 上記電荷転送ゲートのソース電極が出力端子に、ドレイ
ン電極が上記第（ｎ−１）の昇圧電位に接続され、上記
第ｎの昇圧電位を上記電荷転送ゲートのゲート電極に接
続することで上記第（ｎ−１）の昇圧電位が上記出力端
子に供給可能であることを特徴とする半導体集積回路。 - 【請求項５】上記チャージポンプ回路は、上記チャージ
ポンプ回路の昇圧倍数によらず、上記チャージポンプ回
路を制御するための上記制御信号発生回路で生成される
同一の制御信号を用いて制御することが可能であること
を特徴とする請求項４記載の半導体集積回路。 - 【請求項６】メモリ活性化信号に同期して動作する複数
の昇圧回路と、 メモリ活性化信号とは非同期に動作する上記昇圧回路よ
り小さい電荷供給能力を有する補助昇圧回路と、 メモリ活性化信号を受けて上記複数の昇圧回路の制御信
号を発生するタイミング制御回路と、 上記補助昇圧回路の自励発振を行う発振器と、 昇圧電源の電位を検知して上記タイミング制御回路およ
び発振器の動作制御を行う検知回路とを設け、上記タイ
ミング制御回路を、上記複数の昇圧回路を分散動作させ
るよう構成するとともに、上記検知回路は、 昇圧電位を定電流動作で降圧する降圧回路と、カレント
ミラー回路により定電圧を発生する定電圧発生回路と、
第１の比較手段とを備えており、上記定電圧発生回路よ
り作られる参照電位と上記降圧回路の出力電位を、上記
第１の比較手段で大小判定を行うよう構成した半導体集
積回路。 - 【請求項７】第１の比較手段は３個の差動増幅器によっ
て構成されており、 第一の差動増幅器の一方の入力に昇圧電圧を上記降圧回
路で生成された降圧電位を、他方の入力に上記定電圧回
路で生成される定電圧を、第二の差動増幅器の一方の入
力に上記定電圧を、他方の入力に上記降圧回路で生成さ
れた上記降圧電位を入力し、さらに第三の差動増幅器の
一方の入力として上記第一の差動増幅器の出力信号を、
他方の入力として上記第二の差動増幅器の出力信号を用
いることで微小な電圧変化を高速に検出可能であること
を特徴とする請求項６記載の半導体集積回路。 - 【請求項８】上記検知回路は、電圧測定端子と、第２の
比較手段と、ＰチャネルトランジスタとＮチャネルトラ
ンジスタを備えており、 上記第２の比較手段は、上記定電圧を上記第２の比較手
段の一方の入力に、上記電圧測定端子を上記第２の比較
手段の他方の入力に接続される構成をとるものであり、
上記Ｐチャネルトランジスタのゲート電極は上記第２の
比較手段の出力に、ドレイン電極は電源電位に、ソース
電極は上記電圧測定端子に接続され、上記Ｎチャネルト
ランジスタのゲート電極は電源電位に、ドレイン電極は
上記電圧測定端子に、ソース電極は接地電位に接続され
たもので、上記定電圧回路から生成される上記定電圧と
等しい電位を電圧測定端子に出力することで上記定電圧
を測定可能であることを特徴とする請求項６記載の半導
体集積回路。 - 【請求項９】上記検知回路に備えられた上記降圧回路に
は、 電源電圧を昇圧電源電位に変換する電圧変換回路と、 ＰチャネルトランジスタおよびＮチャネルトランジスタ
で構成されるスイッチと、 上記スイッチがオン状態となった時だけ活性化する第二
の降圧回路とを備えており、上記電圧変換回路を通して
上記状態判定信号の反転信号の振幅を昇圧電源電位と等
しくした電位を上記Ｐチャネルトランジスタスイッチの
ゲート電位に、上記Ｎチャネルトランジスタスイッチの
ゲート電位に上記状態判定信号を加えることで、状態判
定信号により上記降圧回路に流れる出力電流を変えるこ
とにより高速に動作する機能を有することを特徴とする
請求項６記載の半導体集積回路。 - 【請求項１０】上記比較手段は、それぞれの上記差動増
幅器に、２個の駆動トランジスタを含む差動増幅器を備
えており、一方の駆動トランジスタのゲート電極には上
記定電圧回路で生成される定電圧を、もう一方の駆動ト
ランジスタのゲート電極には状態判定信号を加えること
によって、状態判定信号により上記差動増幅器の応答速
度を変えることによって動作速度を変化させる機能を有
することを特徴とする請求項６記載の半導体集積回路。 - 【請求項１１】上記検知回路は、複数の検査モード制御
信号を入力として備えており、上記検知回路の判定出力
および上記複数の検査モード制御信号のうちの第一の検
査モード制御信号との論理和をとることで、昇圧電位に
よらず常時昇圧回路を動作させる検査モードを備えてい
ることを特徴とする請求項６記載の半導体集積回路。 - 【請求項１２】上記検知回路は、上記複数の検査モード
制御信号のうちの第二の検査モード制御信号によって上
記第２の比較演算器を活性化することで、上記定電圧を
上記電圧測定端子から測定する検査モードを備えている
ことを特徴とする請求項６記載の半導体集積回路。 - 【請求項１３】上記チャージポンプ回路を制御するため
の上記制御信号発生回路は、上記制御信号発生回路の入
力信号と、上記複数の検査モード制御信号のうちの第三
の検査モード制御信号の論理和の反転をとることで上記
チャージポンプ回路を停止することを可能とする検査モ
ードを備えていることを特徴とする請求項３記載の半導
体集積回路。 - 【請求項１４】上記タイミング制御回路は、メモリが活
性化状態あるいは非活性状態にあることを判定する状態
判定信号を生成し、上記状態判定信号は上記メモリ活性
化信号の活性タイミングに応じて活性化し、かつメモリ
活性化信号の非活性タイミングに所定の遅延時間の後非
活性となることを特徴とする構成を有する請求項９また
は請求項１０記載の半導体集積回路。
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