KR20020053482A - 전하 펌프 오실레이터 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 전하 펌프 오실레이터에 관한 것으로, 동작 모드에 따라 전하 펌프를 구동하는 오실레이터의 주기를 변화시킴으로써, 전력 소비를 줄일 수 있다. 이를 위한 본 발명의 전하 펌프 오실레이터는 파워업 신호에 의해 고전압(Vpp)과 기준전압(Vref)을 비교하여 Vpp 전압이 목표값에 미치는 지를 검출한 신호를 출력하는 Vpp 레벨 검출부와, 상기 Vpp 레벨 검출부에서 출력된 신호에 의해 동작되며 상기 반도체 메모리 장치의 동작 모드(파워다운 모드, 파워업 모드, 리프레시 모드, 엑티브 모드)에 의해 각기 다른 주기를 갖는 펄스 신호를 발생하는 오실레이터부와, 상기 오실레이터부로부터 발생된 펄스 신호에 의해 Vpp 전압이 목표값에 도달할 때까지 전하를 펌핑시켜 주는 전하 펌프부를 포함하여 구성된다.

Description

전하 펌프 오실레이터{CHARGE PUMP OSCILLATOR}
본 발명은 반도체 메모리 장치의 전하 펌프 오실레이터에 관한 것으로, 특히 동작 모드에 따라 전하 펌프를 구동하는 오실레이터의 주기를 변화시킴으로써, 전력 소비를 줄인 전하 펌프 오실레이터에 관한 것이다.
일반적으로, 디램(DRAM)은 하나의 트랜지스터와 하나의 캐패시터로 구성된 메모리 셀에 데이타를 라이트하거나 리드할 수 있는 랜덤 억세스 메모리(random access memory)로써, 로오 어드레스 스트로버(Row Address Strobe) 신호인 라스(/RAS)가 액티브(Active)되면, 이때 입력된 로오 어드레스를 디코딩하여 선택된 워드라인을 구동시키게 된다.
그런데, 상기 디램은 메모리 셀을 구성하는 하나의 셀 트랜지스터가 NMOS를 사용하므로, 문턱전압(Vtn)에 의한 전압 손실을 고려하여 전원전압(Vcc) + 문턱전압(Vtn) + ΔV의 전위를 발생하는 워드라인 구동용 Vpp 발생기를 포함하고 있다.
즉, 트랜지스터의 특성에서 PMOS형 트랜지스터의 경우는 고전위를 잘 전달하지만 저전위를 전달하는 경우는 문턱전압 이하의 전위를 전달하기는 어렵고, NMOS형 트랜지스터의 경우는 저전위는 잘 전달하지만 고전위를 전달하는 경우에는 게이트 전위보다 문턱전압 만큼 낮은 전위 이상의 전위를 전달하기가 어렵기 때문에 상기 메모리 셀과 같이 소자의 크기를 줄이거나 래치-업(latch-up)을 방지할 목적으로 NMOS형 트랜지스터를 사용하는 경우에는 고전위를 잘 전달하도록 하기 위하여 NMOS 트랜지스터의 게이트에 전달하려고 하는 고전위 보다 최소한 문턱전압(Vt) 이상으로 높은 전위를 인가해야한다. 따라서 디램소자의 워드라인을 구동하기 위해서는 전원전압(Vcc) 보다 더 높은 전위인 고전압(Vpp)을 필요로 하게 된다.
도 1은 종래의 전하 펌프 오실레이터를 구비하고 있는 고전압 발생 회로의블록구성도이다.
종래의 고전압 발생 회로는 파워업 신호(pwrup)에 의해 고전압(Vpp)과 기준전압(Vref)을 비교하여 고전압(Vpp)이 목표값에 미치는 지를 검출한 신호(OSCH_ON)를 출력하는 Vpp 레벨 검출부(10)와, 상기 Vpp 레벨 검출부(10)에서 출력된 신호(OSCH_ON)에 의해 펄스 신호(OSCH)를 주기적으로 발생하는 오실레이터부(20)와, 상기 오실레이터부(20)로부터 발생된 펄스 신호(OSCH)에 의해 Vpp 전압이 목표값에 도달할 때까지 전하를 펌핑시켜 주는 전하 펌프부(30)로 구성되어 있다.
디램 칩에서 처음 파워를 인가하면 맨 처음 기판전위(Vbb) 펌프가 동작을 개시하고 상기 기판전위(Vbb) 레벨이 일정한 값에 도달하였을 때, 그 사실을 알리는 신호인 파워-업 신호(pwrup)가 상기 오실레이터부(20)로 액티브된다. 그리고 이 신호를 받아들인 상기 오실레이터부(20)가 동작을 개시하면, 이때 출력된 펄스신호(OSCH)에 의해 상기 전하 펌프부(30)가 동작하여 Vpp 전압을 상승시키게 된다. 이때, 상기 Vpp 레벨 검출부(10)는 Vpp 전압을 검출하여 목표값에 도달하게 되면 상기 오실레이터부(20)의 동작을 멈추게 하여 상기 전하 펌프부(30)가 더이상 동작되지 못하게 한다. 이러한 동작의 반복으로, Vpp 전압은 일정한 전위를 유지하게 된다.
그런데, 상기 구성을 갖는 종래의 전하 펌프 오실레이터는 파워업 이후 Vpp 전압이 목표값에 도달할 때까지 전하 펌프부(30)를 동작시키는 오실레이터부(20)의 출력 신호가 전원전압(Vdd)의 레벨이 낮아져도 항상 일정한 주기를 갖는 펄스 신호를 발생시킴으로써, 파워업 모드나 파워 다운(Power Down)시 많은 전류를 소모하게 되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 동작 모드에 따라 전하 펌프를 구동하는 오실레이터의 주기를 변화시킴으로써, 전력 소비를 줄인 전하 펌프 오실레이터를 제공하는데 있다.
도 1은 종래의 전하 펌프 오실레이터를 구비한 고전압 발생 회로의 블록구성도
도 2는 본 발명에 의한 전하 펌프 오실레이터를 구비한 고전압 발생 회로의 블록구성도
도 3은 도 2에 도시된 오실레이터부의 상세 회로도
도 4는 도 3에 도시된 오실레이터부의 각 동작 모드에서의 동작 타이밍도
도 5는 본 발명에 의해 내부 전원 전압이 생성되는 순서를 시간에 따라 나타낸 동작 타이밍도
(도면의 주요 부분에 대한 부호의 설명)
10, 100 : Vpp 레벨 검출부20, 200 : 오실레이터부
30, 300 : 전하 펌프부
상기 목적을 달성하기 위한 본 발명의 전하 펌프 오실레이터는,
파워업 신호에 의해 고전압(Vpp)과 기준전압(Vref)을 비교하여 Vpp 전압이 목표값에 미치는 지를 검출한 신호를 출력하는 Vpp 레벨 검출부와,
상기 Vpp 레벨 검출부에서 출력된 신호에 의해 동작되며 상기 반도체 메모리 장치의 동작 모드(파워다운 모드, 파워업 모드, 리프레시 모드, 엑티브 모드)에 의해 각기 다른 주기를 갖는 펄스 신호를 발생하는 오실레이터부와,
상기 오실레이터부로부터 발생된 펄스 신호에 의해 Vpp 전압이 목표값에 도달할 때까지 전하를 펌핑시켜 주는 전하 펌프부를 포함하여 구성된다.
상기 오실레이터부는 상기 리프레시 모드와 파워 다운 모드에서 가장 긴 주기를 갖는 펄스 신호를 발생하고, 상기 엑티브 모드시 가장 짧은 주기를 갖는 펄스 신호를 발생한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 전하 펌프 오실레이터를 구비한 고전압 발생 회로의 블록구성도이다.
본 발명의 전하 펌프 오실레이터는 파워업 신호(pwrup)에 의해 고전압(Vpp)과 기준전압(Vref)을 비교하여 고전압(Vpp)이 목표값에 미치는 지를 검출한 신호(OSCH_ON)를 출력하는 Vpp 레벨 검출부(10)와, 상기 Vpp 레벨 검출부(10)에서 출력된 신호(OSCH_ON)에 의해 동작되며 반도체 메모리 장치의 동작 모드(파워다운 모드, 파워업 모드, 리프레시 모드, 엑티브 모드)에 의해 각기 다른 주기를 갖는 펄스 신호(OSCH)를 발생하는 오실레이터부(20)와, 상기 오실레이터부(20)로부터 발생된 펄스 신호(OSCH)에 의해 Vpp 전압이 목표값에 도달할 때까지 전하를 펌핑시켜 주는 전하 펌프부(30)를 포함하여 구성된다.
도 3은 도 2에 도시된 오실레이터부(200)의 상세 회로도이다.
본 발명에 의한 오실레이터부(200)는 파워다운신호(pwrdn)에 의해 노드(Nd1)의 신호를 노드(Nd2)로 전송하는 전달 게이트(P1,N1)와, 상기 노드(Nd2)의 신호를 일정시간 지연시킨 신호를 노드(Nd3)로 출력하는 제1 딜레이부(210)와, 상기 Vpp 레벨 검출부(100)의 출력 신호(OSCH_ON) 및 노드(Nd12)의 신호를 입력하여 OR 연산한 신호를 노드(Nd4)로 출력하는 OR 게이트(OR)와, 상기 노드(Nd3)의 신호와 상기 노드(Nd4)의 신호를 입력하여 NAND 연산한 신호를 노드(Nd5)로 출력하는 NAND 게이트(NAND1)와, 파워업신호(pwrup)에 의해 상기 노드(Nd1)의 신호를 노드(Nd5)로 전송하는 전달 게이트(P2,N2)와, 상기 노드(Nd5)의 신호를 일정시간 지연시킨 신호를 노드(Nd6)로 출력하는 제2 딜레이부(220)와, 상기 노드(Nd6)의 신호와 상기노드(Nd4)의 신호를 입력하여 NAND 연산한 신호를 노드(Nd7)로 출력하는 NAND 게이트(NAND2)와, 리프레시신호(refresh)에 의해 상기 노드(Nd1)의 신호를 노드(Nd7)로 전송하는 전달 게이트(P3,N3)와, 상기 노드(Nd7)의 신호를 일정시간 지연시킨 신호를 노드(Nd8)로 출력하는 제3 딜레이부(230)와, 상기 노드(Nd8)의 신호와 상기 노드(Nd4)의 신호를 입력하여 NAND 연산한 신호를 노드(Nd9)로 출력하는 NAND 게이트(NAND3)와, 라스신호(RAS)에 의해 상기 노드(Nd1)의 신호를 노드(Nd9)로 전송하는 전달 게이트(P4,N4)와, 상기 노드(Nd9)의 신호를 일정시간 지연시킨 신호를 노드(Nd10)로 출력하는 제4 딜레이부(240)와, 상기 노드(Nd10)의 신호와 상기 노드(Nd4)의 신호를 입력하여 NAND 연산한 신호를 노드(Nd11)로 출력하는 NAND 게이트(NAND4)와, 상기 노드(Nd11)의 신호를 반전시킨 신호를 상기 노드(Nd1)로 전송하는 인버터(IN5)와, 상기 노드(Nd11)의 신호를 반전시킨 신호를 상기 노드(Nd12)로 전송하는 인버터(IN6)와, 상기 노드(Nd12)의 신호를 입력하여 버퍼링한 신호(OSCH)를 출력하는 인버터(IN7, IN8)로 구성된다.
상기 구성을 갖는 오실레이터부(200)의 동작을 도 4에 도시된 각 동작 모드에서의 동작 타이밍을 참조하여 설명한다.
먼저, Vpp 레벨 검출부(100)에서 출력된 신호(OSCH_ON)가 인에이블되면 오실레이터부(200)는 동작을 시작한다. 상기 오실레이터부(200)는 각각의 입력신호(pwrdn, pwrup, refresh, RAS)에 따라 오실레이터부(200)에서 출력되는 펄스 신호(OSCH)의 주기가 달라지게 된다.
pwrdn 신호의 인에이블시(파워 다운 모드) 제1 내지 제4 딜레이부(210∼240)및 출력단에 접속된 2개의 인버터(IN7,IN8)를 통해 딜레이된 펄스 신호가 출력되기 때문에, 4개의 동작 모드(파워다운 모드, 파워업 모드, 리프레시 모드, 엑티브 모드)중 가장 느린 주기를 갖는 펄스 신호를 발생한다.
pwrup 신호의 인에이블시(파워 업 모드) 제2 내지 제4 딜레이부(220∼240) 및 출력단에 접속된 2개의 인버터(IN7,IN8)를 통해 딜레이된 펄스 신호를 출력한다. 이때, 출력된 펄스 신호는 상기 파워다운 모드시 발생되는 펄스 신호보다는 주기가 빠르고 리프레시 모드시 발생되는 펄스 신호보다는 주기가 느리다.
refresh 신호의 인에이블시(리프레시 모드) 제3 내지 제4 딜레이부(230∼240) 및 출력단에 접속된 2개의 인버터(IN7,IN8)를 통해 딜레이된 펄스 신호를 출력한다. 이때, 출력된 펄스 신호는 상기 파워업 모드시 발생되는 펄스 신호보다는 주기가 빠르고 엑티브 모드시 발생되는 펄스 신호보다는 주기가 느리다.
RAS 신호의 인에이블시(엑티브 모드) 제4 딜레이부(240) 및 출력단에 접속된 2개의 인버터(IN7,IN8)를 통해 딜레이된 펄스 신호가 출력되기 때문에, 4개의 동작 모드(파워다운 모드, 파워업 모드, 리프레시 모드, 엑티브 모드)중 가장 빠른 주기를 갖는 펄스 신호를 발생한다.
도 5는 본 발명에 의해 내부 전원 전압이 생성되는 순서를 시간에 따라 나타낸 동작 타이밍도이다.
먼저 외부 전원이 생성된 후, 어느정도 레벨까지 외부전압(Vdd)이 올라가면, 내부 회로의 스탠바이 레벨(standby level)을 잡거나 백 바이어스 전압(Back BiasVoltage: VBB)를 생성시키기 위한 파워업(Pwrup) 신호가 생성된다. 파워업 신호가 생성된후 VBB 전하 펌프부에 의해 VBB 전압이 목표값까지 내려가면 BVBBOK 신호가 생성되고, 그 이후 필요한 전원 전압(VDC,VCP,VBLP,VPP)을 생성한다. 파워업시는 주어진 시간(Power Up Specification)안에 내부 전원 전압이 생성되면 되므로 스탠바이 전류(Standby Current)를 줄이기 위해 발진기 주기를 길게 한다.
디램(Dram) 동작을 위해서는 로오 어드레스 스트로브(Row Address Strobe: RAB)신호가 인에이블되면 그 이후부터 내부 전원 전압을 발생하기 위해 디램이 동작을 하게 되는데, 이때 디램은 가장 많은 전류를 소비한다. 이 상태에서 오실레이터는 가장 짧은 주기를 갖는 펄스 신호를 발생한다.
반도체 소자는 일정한 주기에 한번 다시 데이타를 리드나 라이트해주는 리프레시 동작이 있고, 일정시간 반도체 소자를 쉬게 하는 파워 다운 모드(Power Down mode) 또는 슬리프 모드(Sleep Mode)가 있다. 이 모드에서 디램은 가장 적은 전류를 소모하게 된다. 따라서, 오실레이터는 주기가 가장 느린 펄스 신호를 발생한다. 따라서, 오실레이터는 반도체 소자의 상황에 따라 주기가 바뀌어, 필요한 만큼의 전원만 소비하게 된다.
최근의 반도체 소자는 뱅크 인버리브(Bank Interleave)동작을 하는데, 본 발명은 반도체 엑티브 모드시 엑티브 뱅크의 갯수에 따라 오실레이터의 주기를 조절하는 전하 펌프 오실레이터로도 사용이 가능하다.
이상에서 설명한 바와 같이, 본 발명에 의한 전하 펌프 오실레이터에 의하면, 파워 업 모드에서는 주어진 시간안에 파워가 안정화되면 되므로 천천히 전하 펌핑을 하도록 제어하고, 엑티브 모드에서는 빠른 시간내에 안정된 전압을 요하므로 오실레이터의 주기를 빠르게 하고, 리프레시 모드나 파워 다운 모드에서는 전류 소모가 적으므로 가장 긴 주기를 갖고 발진기를 구동한다. 따라서, 본 발명은 필요한 상황에 맞게 전류를 사용하는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 반도체 메모리 장치에 있어서,
    파워업 신호에 의해 고전압(Vpp)과 기준전압(Vref)을 비교하여 Vpp 전압이 목표값에 미치는 지를 검출한 신호를 출력하는 Vpp 레벨 검출부와,
    상기 Vpp 레벨 검출부에서 출력된 신호에 의해 동작되며 상기 반도체 메모리 장치의 동작 모드(파워다운 모드, 파워업 모드, 리프레시 모드, 엑티브 모드)에 의해 각기 다른 주기를 갖는 펄스 신호를 발생하는 오실레이터부와,
    상기 오실레이터부로부터 발생된 펄스 신호에 의해 Vpp 전압이 목표값에 도달할 때까지 전하를 펌핑시켜 주는 전하 펌프부를 포함하여 구성된 것을 특징으로 하는 전하 펌프 오실레이터.
  2. 제 1 항에 있어서,
    상기 오실레이터부는
    파워다운신호(pwrdn)에 의해 제1 노드의 신호를 제2 노드로 전송하는 제1 전달 게이트와, 상기 제2 노드의 신호를 일정시간 지연시킨 신호를 제3 노드로 출력하는 제1 딜레이부와, 상기 Vpp 레벨 검출부의 출력 신호 및 제12 노드의 신호를 입력하여 OR 연산한 신호를 제4 노드로 출력하는 OR 게이트와, 상기 제3 노드의 신호와 상기 제4 노드의 신호를 입력하여 NAND 연산한 신호를 제5 노드로 출력하는 제1 NAND 게이트와,
    파워업신호(pwrup)에 의해 상기 제1 노드의 신호를 제5 노드로 전송하는 제2 전달 게이트와, 상기 제5 노드의 신호를 일정시간 지연시킨 신호를 제6 노드로 출력하는 제2 딜레이부와, 상기 제6 노드의 신호와 상기 제4 노드의 신호를 입력하여 NAND 연산한 신호를 제7 노드로 출력하는 제2 NAND 게이트와,
    리프레시신호(refresh)에 의해 상기 제1 노드의 신호를 제7 노드로 전송하는 제3 전달 게이트와, 상기 제7 노드의 신호를 일정시간 지연시킨 신호를 제8 노드로 출력하는 제3 딜레이부와, 상기 제8 노드의 신호와 상기 제4 노드의 신호를 입력하여 NAND 연산한 신호를 제9 노드로 출력하는 제3 NAND 게이트와,
    라스신호(RAS)에 의해 상기 제1 노드의 신호를 제9 노드로 전송하는 제4 전달 게이트와, 상기 제9 노드의 신호를 일정시간 지연시킨 신호를 제10 노드로 출력하는 제4 딜레이부와, 상기 제10 노드의 신호와 상기 제4 노드의 신호를 입력하여 NAND 연산한 신호를 제11 노드로 출력하는 제4 NAND 게이트와,
    상기 제11 노드의 신호를 반전시킨 신호를 상기 제1 노드로 전송하는 제1 인버터와, 상기 제11 노드의 신호를 반전시킨 신호를 상기 제12 노드로 전송하는 제2 인버터와, 상기 제12 노드의 신호를 입력하여 버퍼링한 신호(OSCH)를 출력하는 제3 및 제4 인버터로 구성된 것을 특징으로 하는 전하 펌프 오실레이터.
  3. 제 2 항에 있어서,
    상기 제1 내지 제4 전달 게이트는 PMOS 및 NMOS 트랜지스터로 각각 구성된 것을 특징으로 하는 전하 펌프 오실레이터.
  4. 제 2 항에 있어서,
    상기 제1 내지 제4 딜레이부는 입력 신호를 일정시간 지연시키는 짝수개의 인버터로 구성된 것을 특징으로 하는 전하 펌프 오실레이터.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 오실레이터부는
    상기 리프레시 모드와 파워 다운 모드에서 가장 긴 주기를 갖는 펄스 신호를 발생하고, 상기 엑티브 모드시 가장 짧은 주기를 갖는 펄스 신호를 발생하는 것을 특징으로 하는 전하 펌프 오실레이터.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7315195B2 (en) 2004-04-19 2008-01-01 Hynix Semiconductor Inc. High voltage generation circuit
US7352636B2 (en) 2005-01-05 2008-04-01 Samsung Electronics Co., Ltd. Circuit and method for generating boosted voltage in semiconductor memory device
KR100871390B1 (ko) * 2007-10-23 2008-12-02 주식회사 하이닉스반도체 전원 생성 장치 및 그에 적용 가능한 발진 회로
KR100881540B1 (ko) * 2007-11-12 2009-02-05 주식회사 하이닉스반도체 반도체 메모리 소자의 오실레이터 회로

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7315195B2 (en) 2004-04-19 2008-01-01 Hynix Semiconductor Inc. High voltage generation circuit
US7352636B2 (en) 2005-01-05 2008-04-01 Samsung Electronics Co., Ltd. Circuit and method for generating boosted voltage in semiconductor memory device
KR100871390B1 (ko) * 2007-10-23 2008-12-02 주식회사 하이닉스반도체 전원 생성 장치 및 그에 적용 가능한 발진 회로
KR100881540B1 (ko) * 2007-11-12 2009-02-05 주식회사 하이닉스반도체 반도체 메모리 소자의 오실레이터 회로

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