KR100306859B1 - 소비전류를억제하는인터페이스회로를구비하는반도체기억장치 - Google Patents

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Abstract

본 발명의 반도체 기억 장치에서의 클럭 버퍼는 2종류의 인터페이스 회로, 즉 LVTTL 인터페이스(NOR 회로) 및 SSTL 인터페이스(차동 증폭기)를 구비한다. 반도체 기억 장치가 소비 전력을 억제하는 특정한 모드(셀프 리프레시 모드)로 설정된 경우, LVTTL 인터페이스를 이용해서 외부로부터 신호를 취득한다. 또한, 셀프 리프레시 모드 이외의 모드에서는 SSTL 인터페이스를 이용해서 외부로부터 신호를 취득한다. 또한, 셀프 리프레시 모드 이외의 모드에서는 SSTL 인터페이스를 이용해서 외부로부터 신호를 취득한다. 이에 따라, 특정한 모드에서는 커런트 전류를 억제할 수 있다.

Description

소비 전류를 억제하는 인터페이스 회로를 구비하는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE PROVIDED WITH AN INTERFACE CIRCUIT CONSUMING A REDUCED AMOUNT OF CURRENT CONSUMPTION}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 복수의 동작 모드로 동작 가능한 반도체 기억 장치의 저소비 전류 및 고속 동작을 실현하기 위한 구성에 관한 것이다.
종래의 반도체 기억 장치에 대해 도 11을 이용하여 간단하게 설명한다.
도 11에 도시한 종래의 반도체 기억 장치(9000)는 입력 버퍼(1.1, 1.2, …, 1.m), 내부 회로(900) 및 출력 버퍼(9.1, 9.2, …, 9.n)를 구비한다.
입력 버퍼[1.1, 1.2, …, 1.m ; 이하, 총칭하여 입력 버퍼(1)로 칭함]는 각각 외부로부터 전송되는 신호 EXT1, EXT2, …, EXTm의 논리 레벨을 판정하여, 대응하는 논리 레벨의 내부 신호를 생성해 내부 회로(900)로 출력한다. 내부 회로(900)는 입력 버퍼(1)의 각각으로부터 부여되는 내부 신호에 따라서 소정의 동작을 행한다. 출력 버퍼(9. 1, 9. 2, …, 9. n)는 내부 회로(900)에서 생성된 신호를 증폭하여 외부로 출력(신호 D1, D2, …, Dn)한다. 입력 버퍼(1)로서는 TTL(Transistor Transistor Logic)계 인터페이스의 대표예인 LVTTL 인터페이스를 들 수 있다.
여기서, 입력 버퍼(1)의 구체적 구성의 일례에 대해 도 12를 이용하여 설명한다.
도 12에 도시한 입력 버퍼(1)는 종래의 LVTTL 인터페이스의 일종이며, NOR 회로로 구성되어 있다[이하, 간단하게 NOR 회로(1)로 칭함].
도 12에 도시한 NOR 회로(1)는 P 채널형 MOS 트랜지스터 PLT1 및 PLT2, 및 N 채널형 MOS 트랜지스터 NLT1 및 NLT2를 포함한다. P 채널형 MOS 트랜지스터 PLT1 및 PLT2는 전원 전위 VDD와 N 채널형 MOS 트랜지스터 NLT1 및 NLT2 중 한쪽의 도통 단자와의 사이에 직렬로 접속된다. N 채널형 MOS 트랜지스터 NLT1 및 NLT2의 다른쪽의 도통 단자는 접지 전위에 접속된다.
P 채널형 MOS 트랜지스터 PLT2 및 N 채널형 MOS 트랜지스터 NLT1은 각각의 게이트 전극은 입력 신호 VIN(도 11에서의 신호 EXT1, EXT2, …, EXTm 중 어느 하나)을 받는다.
P 채널형 MOS 트랜지스터 PLT2와 N 채널형 MOS 트랜지스터 NLT1과는 CMOS 인버터를 구성한다. P 채널형 MOS 트랜지스터 PLT1과 N 채널형 MOS 트랜지스터 NLT2는 제어 트랜지스터로서, 각각의 게이트 전극은 활성화 신호 SEL을 받는다. NOR 회로(1)는 P 채널형 MOS 트랜지스터 PLT1과 N 채널형 MOS 트랜지스터 NLT2와의 도통/비도통 상태에 응답하여 인에이블/디스에이블 상태로 된다.
P 채널형 MOS 트랜지스터 PLT2와 N 채널형 MOS 트랜지스터 NLT1 및 N 채널형 MOS 트랜지스터 NLT2의 접속 노드로부터 입력 신호 VIN에 응답하여 신호 VOUT가 출력된다. 신호 VOUT는 도 11에 도시한 내부 회로(900)에 전송된다.
LVTTL 인터페이스일 경우, 칩 외부로부터 입력되는 입력 신호 VIN의 전위의 상한은 2. 0V이며, 하한은 0. 8V이다(LVTTL 레벨).
LVTTL 레벨에서는 인터페이스 회로(1)를 구성하는 MOS 트랜지스터는 모두 도통 상태로 되어 관통 전류가 발생한다. 이 때문에, 칩이 비선택 상태일 경우에 인터페이스 부분으로 헛되이 전력을 소비하지 않도록, 인터페이스 회로(1)는 활성화 신호 SEL에 응답하여 비활성(디스에이블) 상태로 되도록 구성되어 있다.
다음에, 도 12에 도시한 NOR 회로(1)의 동작에 대해 설명한다. 활성화 신호 SEL이 L 레벨이 활성 상태인 경우, P 채널형 MOS 트랜지스터 PLT1은 도통 상태로, N 채널형 MOS 트랜지스터 NLT2는 비도통 상태로 된다. 이로써, 입력 신호 VIN이 입력 가능한 상태로 된다. 예를 들어, H 레벨의 입력 신호 VIN(2. 0V)이 입력되면, N 채널형 MOS 트랜지스터 NLT1이 도통 상태로 되어 L 레벨의 신호 VOUT 출력된다. 또, L 레벨의 입력 신호 VIN(0. 8V)이 입력되면 P 채널형 MOS 트랜지스터 PLT2가 도통 상태로 되어 H 레벨의 신호 VOUT가 출력된다.
활성화 신호 SEL이 H 레벨의 비활성 상태일 경우, P 채널형 MOS 트랜지스터 PLT1이 비도통 상태로, N 채널형 MOS 트랜지스터 NLT2가 도통 상태로 된다. 이로써, NOR 회로(2)는 디스에이블 상태가 되고, 출력 신호 VOUT는 입력 신호 VIN에 상관없이 L 레벨로 고정된다.
전술한 LVTTL 인터페이스는 전원 전압 VDD의 3.3V에 대응한 사양으로, 60㎒ ∼ 100㎒ 정도까지의 동작 주파수를 커버할 수 있다.
그런데, 최근 CPU, MPU 등의 동작 주파수가 높아져서, 이들과 메모리를 연결하는 논리 인터페이스의 고속화의 요구가 더욱 강해지고 있다.
이러한 상황 하에서는, LVTTL 인터페이스도 한계에 이르고 있다. TTL계 인터페이스를 이용한 경우, 동작 주파수가 낮은 경우는 문제없지만, 동작 주파수가 커지면 신호에 오버 슈트나 언더 슈트가 눈에 띄게 되며, 또한 스위칭에 의해 변동하는 전원 전위나 접지 전위가 원인이 되어 발생하는 잡음이나 반사 잡음 또는 크로스토크 잡음 등의 잡음이 증대하여 칩 전체의 동작에 심각한 문제를 일으키게 된다. 또한, 버스계에서는 전송하는 신호의 진폭(LVTTL 레벨의 폭)이 크기 때문에, 디바이스의 소비 전력이 커지는 문제도 일어나게 되었다. 이 때문에, 신호의 진폭을 억제한 고속 인터페이스의 실용화가 필요하게 되었다.
이에 대한 하나의 해결책으로서, 고속 인터페이스인 SSTL(Stub Series Terminated Logic) 인터페이스가 있다. SSTL 인터페이스의 구성에 대해 도 13을 이용하여 설명한다.
도 13에 도시한 바와 같이, SSTL 인터페이스 회로(2)는 P 채널형 MOS 트랜지스터 PST1 및 PST2 및 N 채널형 MOS 트랜지스터 NST1, NST2 및 NST3를 포함한다. SSTL 인터페이스 회로(2)는 차동 증폭 회로로 구성되어 있다. 이하, 간단하게 하기 위해, SSTL 인터페이스 회로(2)를 차동 증폭기(2)라고 칭한다.
도 13에 도시한 바와 같이, P 채널형 MOS 트랜지스터 PST1과 N 채널형 MOS 트랜지스터 NST1는 전원 전위 VDD와 노드 Z1 사이에서 직렬로 접속되어 있다. P 채널형 MOS 트랜지스터 PST2와 N 채널 MOS 트랜지스터 NST2는 전원 전위 VDD와 노드 Z1 사이에 직렬로 접속되어 있다.
P 채널형 MOS 트랜지스터 PST1의 게이트 전극 및 P 채널형 MOS 트랜지스터 PST2의 각각 게이트 전극은 모두 P 채널형 MOS 트랜지스터 PST1과 N 채널형 MOS 트랜지스터 NST1 접속 노드(노드 X1이라고 표기함)에 접속되어 있다.
N 채널형 MOS 트랜지스터 NST1의 게이트 전극은 중간 전위, 예를 들어, 전원 전위 VDD×0. 45V(전원 전위 VDD가 3. 3V인 경우는 약 1. 5V)의 기준 전위 Vref를 수신한다. N 채널형 MOS 트랜지스터 NST2는 게이트 전극에 입력 신호 VIN을 받는다. 입력 신호 VIN은 기준 전위 Vref의 전위에 대해 미소한 진폭 VH(예를 들어, ±0. 4V)에서 상하로 소진폭하는 신호이다.
N 채널형 MOS 트랜지스터 NST3는 노드 Z1과 접지 전위 사이에 접속된다. N 채널형 MOS 트랜지스터 NST3는 게이트 전극에 활성화 신호 SEL을 수신한다. N 채널형 MOS 트랜지스터 NST3는 제어 트랜지스터로서, 차동 증폭기(2)는 N 채널형 MOS 트랜지스터 NST3의 도통/비도통 상태로 응답하여 인에이블/디스에이블 상태가 된다.
P 채널형 MOS 트랜지스터 PST2와 N 채널형 MOS 트랜지스터 NST2의 접속 노드로부터 입력 신호 VIN에 응답하여 신호 VOUT이 출력된다. 신호 VOUT는, 예를 들어 도 11에 도시한 내부 회로(900)로 전송된다.
다음에, 도 13에 도시한 차동 증폭기(2)의 동작에 대해 설명한다. 활성화 신호 SEL이 H레벨인 경우, 차동 증폭기(2)는 인에이블 상태가 되어, 입력 신호 VIN과 기준 전위 Vref와의 전위차를 증폭하여 출력한다. 예를 들어, H 레벨의 입력 신호 VIN이 입력되면 신호 VOUT가 L 레벨로 하강한다. 또한, L 레벨의 입력 신호 VIN이 입력되면 신호 VOUT가 H 레벨로 상승한다.
활성화 신호 SEL이 L레벨인 경우, 차동 증폭기(2)는 디스에이블 상태가 되어, 출력 신호 VOUT는 입력 신호 VIN에 상관없이 L 레벨로 고정된다.
또, 차동 증폭기(2)의 구성은 전기적으로 평행한 쌍대 구성이기 때문에 잡음 성분이 상쇄된다. 따라서, 작은 진폭의 신호를 고속으로 전송할 수 있다고 하는 이점이 있다.
그런데, 도 13에 도시한 차동 증폭기(2)는 항상 중간 전위인 기준 전위 Vref가 공급되어 있기 때문에, N 채널형 MOS 트랜지스터 NST1은 항상 도통 상태에 있다.
따라서, 활성화 신호 SEL이 H 레벨인 경우(인에이블 상태), 노드 X1은 접지 전위에 끌린다. 이 때문에, 노드 X1의 전위가 P 채널형 MOS 트랜지스터의 임계치 전압을 넘게 되면, P 채널형 MOS 트랜지스터 PST1이 도통하기 시작하여 P 채널형 MOS 트랜지스터 PST1으로부터 공급되는 전류의 능력과 N 채널형 MOS 트랜지스터 NST1으로부터 공급되는 전류의 능력이 평형을 이루는 전위에 노드 X1의 전위가 고정되게 된다.
즉, 활성화 신호 SEL이 H 레벨일 경우(인에이블 상태), P 채널형 MOS 트랜지스터 PST1의 트랜지스터로부터 N 채널형 MOS 트랜지스터 NST1을 통해 관통 전류(커런트 전류)가 흐르는 것을 의미한다.
따라서, 반도체 기억 장치(9000)에서 도 13에 도시한 차동 증폭기(2)를 채용했을 경우, 힘껏 소비 전력을 막고자 하는 동작 모드에서도 입력 신호를 접수하는 한 대량의 관통 전류(소비 전류)가 흐르게 된다고 하는 문제가 있었다.
그렇기 때문에, 본 발명의 목적은 고속인 신호 전송을 실현함과 동시에, 소비 전류를 막는 특정한 모드에서는 인터페이스 부분에서 발생하는 소비 전류를 저감할 수 있는 반도체 기억 장치를 제공하는 것에 있다.
본 발명에 따른 반도체 기억 장치는, 외부로부터 입력되는 모드 지정 신호에 응답하여 특정한 모드가 지정된 것을 검출하여 검출 결과로서 대응하는 모드 트리거 신호를 출력하는 모드 검출 회로와, 외부로부터 전송되는 입력 신호를 받는 입력 단자와 입력 신호에 응답하여 동작하는 내부 회로를 구비하고, 외부로부터 전송되는 입력 신호는 특정한 모드에서는 제1 전위 레벨의 신호이며, 특정한 모드 이외의 모드에서는 제2 전위 레벨에 작은 진폭 논리 신호가 중첩된 신호이고, 특정한 모드에서 활성화하고 입력 단자로부터 입력되는 입력 신호의 전위 레벨과 임계치와의 비교에 기초하여 입력 신호의 논리 레벨을 판정해 판정 결과에 따른 내부 신호를 내부 회로에 출력하는 제1 인터페이스 회로와, 특정한 모드 이외의 모드에서 활성화하고 입력 단자로부터 입력되는 입력 신호의 전위 레벨과, 제2 전위 레벨과의 비교에 기초하여 입력 신호의 논리 레벨을 판정해 판정 결과에 따른 내부 신호를내부 회로로 출력하는 제2 인터페이스 회로를 더 구비한다.
따라서, 본 발명의 주요한 이점은 인터페이스 회로를 2종류 설치하여 이것을 전환함으로써, 통상의 모드에서는 작은 진폭의 신호를 전송함으로써 고속 인터페이스를 실현하고 특정한 모드에서는 인터페이스 부분에서의 소비 전류를 저감시킬 수 있다는 점이다.
또한, 셀프 리프레시 모드에서 인터페이스 회로를 전환함으로써 소비 전력을 억제할 수 있다.
또, 셀프 리프레시 모드에서는 LVTTL 인터페이스를 동작시킴으로써 셀프 리프레시 모드에서의 인터페이스 부분의 소비 전류를 억제할 수 있다.
또한, 셀프 리프레시 모드 이외의 모드에서는 SSTL 인터페이스인 차동 증폭기를 동작시킴으로써 고속으로 신호를 전송하는 것이 가능해진다.
본 발명의 또 다른 목적, 특징 및 우수한 점은, 이하에 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은 첨부 도면을 참조하여 행하는 다음 설명으로 명백해 질 것이다.
도 1은 본 발명의 제1 실시 형태에서의 반도체 기억 장치(1000)의 주요부의 구성의 일례를 나타낸 개략 블럭도.
도 2는 본 발명의 제1 실시 형태에서의 클럭 버퍼(120)의 주요부에서의 구성의 일례를 나타낸 도면.
도 3은 본 발명의 제1 실시 형태에서의 인터페이스 회로(100)의 구체적 구성의 일례를 나타낸 회로도.
도 4의 (a) ∼ 도 4의 (h)는 도 1 ∼ 도 3에 도시한 본 발명의 제1 실시 형태에서의 반도체 기억 장치(1000)의 동작을 설명하기 위한 타이밍차트.
도 5는 제2 실시 형태에서의 인터페이스 회로(200)의 구체적 구성의 일례를 나타낸 회로도.
도 6의 (a) ∼ 도 6의 (h)는 도 5에 도시한 인터페이스 회로(200. 1)의 동작을 설명하기 위한 타이밍차트.
도 7은 본 발명의 제2 실시 형태에서의 인터페이스 회로(200)의 다른 구체적 구성을 나타낸 회로도.
도 8의 (a) ∼ 도 8의 (h)는 도 7에 도시한 인터페이스 회로(200. 2)의 동작을 설명하기 위한 타이밍차트.
도 9는 본 발명의 제2 실시 형태에서의 인터페이스 회로(200)의 구체적 구성의 일례를 나타낸 회로도.
도 10의 (a) ∼ 도 10의 (h)는 도 9에 도시한 인터페이스 회로(200. 3)의 동작을 설명하기 위한 타이밍차트.
도 11은 종래의 반도체 기억 장치(9000)의 주요부의 구성을 나타낸 블럭도.
도 12는 종래의 입력 버퍼(1 ; LVTTL 인터페이스)의 구체적 구성의 일례를 나타낸 회로도.
도 13은 종래의 SSTL 인터페이스 회로(2)의 구체적 구성의 일례를 나타낸 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1, 104 : NOR 회로
2, 4, 5, 6 : 차동 증폭기
3 : NAND 회로
100, 200 : 인터페이스 회로
102 : 논리 회로
120 : 클럭 버퍼
121 : 어드레스 버퍼
122 : 제어 버퍼
123 : 제어 회로
124 : 모드 레지스터
125 : 셀프 리프레시 카운터
126 : 메모리 셀 어레이
128 : 입출력 버퍼
1000 : 반도체 기억 장치
I1∼I4 : 인버터 회로
＜제1 실시 형태＞
본 발명의 제1 실시 형태에서의 반도체 기억 장치는 복수의 인터페이스 회로를 구비하고, 동작 모드에 응답하여 인터페이스 회로를 전환함으로써 고속 전송 및 소비 전류의 저감화를 가능하게 하는 것이다.
본 발명의 제1 실시 형태에서의 반도체 기억 장치에 대해 도 1을 이용하여설명한다.
도 1에 도시한 반도체 기억 장치(1000)는 어드레스 버퍼(121), 제어 버퍼(122), 제어 회로(123) 및 모드 레지스터(124)를 포함한다.
어드레스 버퍼(121)는 어드레스 핀으로부터 외부 어드레스 신호 A를 취득하고, 대응하는 내부 어드레스 신호를 제어 회로(123)에 출력한다. 제어 버퍼(122)는 복수의 제어 핀으로부터 외부 제어 신호(예를 들어, 외부 로우 어드레스 스트로브 신호 /RAS, 외부 칼럼 어드레스 스트로브 신호 /CAS, 외부 기록 허가 신호 /WE 등)를 받아 대응하는 내부 제어 신호를 제어 회로(123)에 출력한다.
제어 회로(123)는 어드레스 버퍼(121)로부터 받는 내부 어드레스 신호 및 제어 버퍼(122)로부터 받는 내부 제어 신호에 응답하여 내부 회로를 동작시키는 내부 신호를 생성한다. 모드 레지스터(124)는 제어 회로(123)로부터 내부 신호를 받는다. 내부 신호 중 하나를 모드 레지스터(124)에서 수신함으로써, 반도체 기억 장치(1000)의 동작 모드가 결정된다.
반도체 기억 장치(1000)는 더욱 메모리 셀 어레이(126), 입출력 버퍼(128), 셀프 리프레시 카운터(125) 및 클럭 버퍼(120)를 포함한다.
메모리 셀 어레이(126)는 도시하지 않은 복수의 메모리 셀을 포함한다. 제어 회로(123)로부터 수신하는 내부 신호 및 모드 레지스터(124)에서 결정된 모드에 응답하여 도시하지 않은 메모리 셀로의 데이타의 기록 혹은 판독이 행해진다. 입출력 버퍼(128)는 입출력 데이타 핀으로부터 메모리 셀 어레이(126)에 기록하는 데이타 DQ를 받거나 혹은 메모리 셀 어레이(126)로부터 판독한 데이타를 데이타 입출력 핀으로 출력(DQ)한다.
예를 들어, 판독 동작 모드에서는 외부 제어 신호의 편성에 의해 모드 레지스터(124)가 판독 동작 모드로 셋된다. 또한, 외부 어드레스 신호 A에 대응하는 메모리 셀이 선택 상태로 된다. 그리고, 제어 회로(123)의 제어에 기초해서 선택된 메모리 셀의 기억 정보의 판독이 행해진다. 판독된 메모리 셀의 기억 정보는 입출력 버퍼(128)에 전송되고, 데이타 입출력 핀으로부터 외부로 출력(DQ)된다. 기록 동작 모드로는 어느 하나의 메모리 셀이 선택된 후에 선택된 메모리 셀에 데이타 입출력 핀에 의해 입력된 데이타 DQ가 기록된다.
클럭 버퍼(120)는 외부 클럭 신호 ext. CLK를 수신하여 이것에 동기한 내부 클럭 신호를 출력한다. 제어 회로(123), 어드레스 버퍼(121) 및 제어 버퍼(122)를 포함하는 내부 회로는 외부 클럭 신호 ext. CLK에 대응하는 내부 클럭 신호의 상승 타이밍에 동기하여 동작한다.
클럭 버퍼(120)는 또한 외부 클럭 인에이블 신호 ext. CKE를 수신하여 대응하는 내부 신호를 출력한다. 외부 클럭 인에이블 신호 ext. CKE는 셀프 리프레시 모드에서는 일정한 전위 레벨(구체적으로는 L 레벨)을 유지하고, 셀프 리프레시 모드 이외의 모드에서는 항상 H 레벨(기준 전위 Vref + 진폭 VH)의 상태를 유지한다.
모드 레지스터(124)는 복수의 외부 제어 신호와 L 레벨의 외부 클럭 인에이블 신호 ext. CKE에 대응하는 내부 신호와의 조합에 의해, 셀프 리프레시 모드가 지정된 것을 검출하여 셀프 리프레시 트리거 신호 SEL을 출력한다. 셀프 리프레시 카운터(125)는 셀프 리프레시 트리거 신호 SEL에 응답하여 내부 어드레스 신호를발생한다.
셀프 리프레시 모드에서는 셀프 리프레시 카운터(125)에 의해 발생한 내부 어드레스 신호에 기초하여 메모리 셀 어레이(126)에 포함되는 메모리 셀의 리프레시가 자동적으로 행해진다. 클럭 버퍼(120) 이외의 버퍼[어드레스 버퍼(121), 제어 버퍼(122) 및 입출력 버퍼(128)]는 L 레벨의 외부 클럭 인에이블 신호 ext. CKE에 대응하는 내부 신호에 응답하여 각각 동작을 정지한다. 즉, 셀프 리프레시 모드에서는 어드레스 핀, 제어 핀 및 데이타 입출력 핀으로부터의 입력은 각각 접수 금지 상태로 되고, 동작 상태에 있는 것은 클럭 버퍼(120)만 된다.
클럭 버퍼(120)는 후술한 바와 같이 복수의 인터페이스 회로를 포함하고, 특정한 모드에 따라 입력 신호를 수신하는 인터페이스 회로를 전환한다. 이하, 구체예로서 특정한 동작 모드로서 셀프 리프레시 모드를 인터페이스의 변환의 대상으로 되는 입력 신호로서 외부 클럭 인에이블 신호 ext. CKE에 대응하는 내부 신호인 클럭 인에이블 신호 CKE를 일례로서 채택한다.
다음에, 본 발명의 제1 실시 형태에서의 클럭 버퍼(120)에 포함되는 인터페이스 회로에 대해 도 2를 이용해 설명한다.
도 2에 도시한 클럭 버퍼(120)는 인터페이스 회로(100), 논리 회로(102) 및 NOR 회로(104)를 포함한다.
인터페이스 회로(100)는 후술한 바와 같이 2종류의 인터페이스 회로를 포함한다. 인터페이스 회로(100)는 노드 N1으로부터 셀프 리프레시 트리거 신호 SEL을 노드 N2로부터 내부 신호인 클럭 인에이블 신호 CKE를 노드 N3로부터 기준 전위Vref를 각각 받는다. 인터페이스 회로(100)는 셀프 리프레시 트리거 신호 SEL에 응답하여 클럭 인에이블 신호 CKE에 대응하는 신호 VOUT1 또는 VOUT2를 노드 N4 또는 노드 N5로부터 각각 출력한다.
논리 회로(102)는 신호 VOUT1 또는 VOUT2을 받아 논리 레벨을 맞춘다. NOR 회로(104)는 신호 VOUT1에 대응하는 신호 또는 신호 VOUT2에 대응하는 신호를 논리 회로(102)로부터 수신하여 클럭 인에이블 신호 CKE에 대응하는 내부 신호를 출력한다(도 2에서 OUT).
다음에, 인터페이스 회로(100)의 구체적 구성예에 대해 도 3을 이용해 설명한다.
인터페이스 회로(100)는 NOR 회로(1)와 차동 증폭기(2)를 포함한다.
도 12에서 설명한 바와 같이, NOR 회로(1)는 P 채널형 MOS 트랜지스터(PLT1 및 PLT2) 및 N 채널형 MOS 트랜지스터(NLT1 및 NLT2)를 포함한다.
P 채널형 MOS 트랜지스터 PLT1 및 N 채널형 MOS 트랜지스터 NLT2 각각의 게이트 전극은 셀프 리프레시 트리거 신호 SEL을 받는다. 또한, P 채널형 MOS 트랜지스터 PLT2 및 N 채널형 MOS 트랜지스터 NLT1 각각의 게이트 전극은 클럭 인에이블 신호 CKE를 수신한다.
P 채널형 MOS 트랜지스터 PLT2와 N 채널형 MOS 트랜지스터 NLT1과의 접속 노드와 접속되는 노드 N4로부터 클럭 인에이블 신호 CKE에 응답하여 신호 VOUT1이 출력된다. 또, NOR 회로(1)는 상술한 바와 같이 LVTTL 인터페이스이며 LVTTL 레벨의 입력 신호에 응답해서 신호 VOUT1을 출력한다.
도 13에서 설명한 바와 같이, 차동 증폭기(2)는 P 채널형 MOS 트랜지스터 PST1 및 PST2 및 N 채널형 MOS 트랜지스터 NST1, NST2 및 NST3를 포함한다.
N 채널형 MOS 트랜지스터 NST3의 게이트 전극은 셀프 리프레시 트리거 신호 SEL을 수신한다. N 채널형 MOS 트랜지스터 NST2의 게이트 전극은 클럭 인에이블 신호 CKE를 받는다. 또한, N 채널형 MOS 트랜지스터 NST1의 게이트 전극은 기준 전위 Vref를 받는다. P 채널형 MOS 트랜지스터 PST2와 N 채널형 MOS 트랜지스터 NST2와의 접속 노드와 접속되는 노드 N5로부터 클럭 인에이블 신호 CKE에 응답하여 신호 VOUT2가 출력된다. 또, 차동 증폭기(2)는 상술한 바와 같이 SSTL 인페이스이며 중간 전위인 기준 전위 Vref를 기준으로서 미소하게 진폭하는 신호에 응답하여 신호 VOUT2를 출력한다.
다음에, 도 1 ∼ 도 3에 도시한 반도체 기억 장치(1000)에서의 주요부의 동작을 타이밍차트인 도 4의 (a) ∼ 도 4의 (h)를 이용해 설명한다.
우선, 셀프 리프레시 모드 이외의 모드에서의 반도체 기억 장치(1000)의 동작에 대해 설명한다(시각 t0 ∼ t1). 이 경우, 셀프 리프레시 트리거 신호 SEL은 H 레벨의 비활성 상태에 있다. N 채널형 MOS 트랜지스터 NST3는 도통 상태에 있고, 노드 Z1(N 채널형 MOS 트랜지스터 NST1과 N 채널형 MOS 트랜지스터 NST2와의 접속 노드)의 전위는 L 레벨의 상태에 있다. 따라서, 차동 증폭기(2)가 인에이블 상태에 있다.
한편, P 채널형 MOS 트랜지스터 PLT1은 비도통 상태이며 N 채널형 MOS 트랜지스터 NLT2는 도통 상태이다. 노드 Y1(P 채널형 MOS 트랜지스터 PLT1과 P 채널형MOS 트랜지스터 PLT2와의 접속 노드)의 전위는 L 레벨보다 조금 부상하는 상태에 있다. 이로써, NOR 회로(1)이 디스에이블 상태가 된다.
이 상태에서 H 레벨(기준 전위 Vref + 진폭 VH)의 클럭 인에이블 신호 CKE가 입력되면, 차동 증폭기(2)는 클럭 인에이블 신호 CKE와 기준 전위 Vref와의 전위차를 증폭하여, 신호 VOUT2를 출력한다. NOR 회로(1)로부터 출력되는 신호 VOUT1은 L 레벨 그대로이다.
다음에, 셀프 리프레시 모드가 지정된 경우에 대해 설명한다. 이 경우, 셀프 리프레시 모드에 대응하여 L 레벨의 셀프 리프레시 트리거 신호 SEL이 발생한다(시각 t1 ∼ ).
N 채널형 MOS 트랜지스터 NST3가 비도통 상태가 되며 P 채널형 MOS 트랜지스터 PST1과 N 채널형 MOS 트랜지스터 NST1과의 전류량이 평형을 이룰 때까지 노드 Z1의 전위는 상승한다. 이에 따라, 차동 증폭기(2)는 디스에이블 상태가 된다.
한편, P 채널형 MOS 트랜지스터 PLT1이 도통 상태로 되어, 노드 Y1의 전위가 전원 전위 VDD에까지 상승한다. 이에 따라, NOR 회로(1)가 인에이블 상태가 된다. NOR 회로(1)에서 클럭 인에이블 신호 CKE에 응답하여 신호 VOUT1이 출력된다.
또, 보다 구체적으로는 셀프 리프레시 모드에서는 외부 클럭 인에이블 신호 ext. CKE는 0.2V 이하이고 NOR 회로(1)를 구성하는 트랜지스터 임계치 전압보다도 낮은 전압 레벨에 있기 때문에, NOR 회로(1)를 구성하는 CMOS 인버터에서 관통 전류가 흘러 없어진다. 또한, 차동 증폭기(2)는 디스에이블 상태로 되기 때문에, 커런트 전류가 발생하지 않는다. 따라서, 인터페이스 회로로서 단독으로 차동 증폭기(2)를 이용한 경우에 비교해 소비 전력이 저감되게 된다.
이상과 같이, 본 발명의 제1 실시 형태에서의 반도체 기억 장치는 소비 전류를 억제할 필요가 있는 모드(예를 들어, 셀프 리프레시 모드)에서 인터페이스 회로를 전환함으로써 소비 전류를 감소시킬 수 있다.
＜제2 실시 형태＞
실시 형태에서의 반도체 기억 장치에 대해 설명한다. 제2 실시 형태에서의 반도체 기억 장치의 전체 구성은 도 1에 도시한 반도체 기억 장치(1000)와 동일하다.
제2 실시 형태에서의 반도체 기억 장치(1000)는 도 1에 도시한 인터페이스 회로(100) 대신에 이하에 도시한 인터페이스 회로(200)를 구비한다. 제2 실시 형태에서의 인터페이스 회로(200)의 구체적 구성의 일례에 대해 회로도인 도 5를 이용하여 설명한다.
도 3에 도시한 제1 실시 형태에서의 인터페이스 회로(100)와 동일한 구성 요소에는 동일한 기호 및 부호를 붙이고 그 설명은 생략한다. 도 5에 도시한 인터페이스 회로[200 ; 이하, 인터페이스 회로(200. 1)라고 칭함]는 인버터 회로(I2), NAND 회로(3) 및 차동 증폭기(4)를 포함한다.
인버터 회로(I2)는 노드 N1에서 받는 셀프 리프레시 트리거 신호 SEL을 반전해서 출력한다(반전 셀프 리프레시 트리거 신호 /SEL이라고 칭함).
차동 증폭기(4)는 P 채널형 MOS 트랜지스터 PST1 및 PST2 및 N 채널형 MOS 트랜지스터 NST1, NST2 및 NST3를 포함한다. 이들의 구성에 대해서는 도 2에서 설명한 바와 같다.
또한, 차동 증폭기(4)는 인버터 회로(I1)를 포함한다. 인버터 회로(I1)는 반전 셀프 리프레시 트리거 신호 /SEL을 반전하여 출력한다. N 채널형 MOS 트랜지스터 NST3의 게이트 전극은 인버터 회로(I1)를 통해, 셀프 리프레시 트리거 신호 SEL에 동기한 신호를 수신한다. P 채널형 MOS 트랜지스터 PST2와 N 채널형 MOS 트랜지스터 NST2와의 접속 노드와 접속되는 노드 N5로부터 클럭 인에이블 신호 CKE에 응답하여 신호 VOUT2가 출력된다. 또, 차동 증폭기(4)는 SSTL 인터페이스이다.
NAND 회로(3)는 P 채널형 MOS 트랜지스터 PLT3 및 PLT4, 및 N 채널형 MOS 트랜지스터 NLT3 및 NLT4를 포함한다. P 채널형 MOS 트랜지스터 PLT3와 P 채널형 MOS 트랜지스터 PLT4는 전원 전위 VDD와 N 채널형 MOS 트랜지스터 NLT3의 한쪽 도통 단자의 사이에서 병렬로 접속된다. N 채널형 MOS 트랜지스터 NLT4의 한쪽 도통 단자는 접지 전위와 접속되고, 다른쪽의 도통 단자는 N 채널형 MOS 트랜지스터 NLT3의 다른쪽 도통 단자와 노드 Y2에 접속된다.
P 채널형 MOS 트랜지스터 PLT3 및 N 채널형 MOS 트랜지스터 NLT3 각각의 게이트 전극은 클럭 인에이블 신호 CKE를 수신한다. P 채널형 MOS 트랜지스터 PLT4 및 N 채널형 MOS 트랜지스터 NLT4 각각의 게이트 전극은 인버터 회로(I2)로부터 반전 셀프 리프레시 트리거 신호 /SEL을 수신한다. P 채널형 MOS 트랜지스터 PLT3와 N 채널형 MOS 트랜지스터 NLT3의 접속 노드와 접속되는 노드 N4로부터, 클럭 인에이블 신호 CKE에 응답하여 신호 VOUT1이 출력된다. 또, NAND 회로(3)는 LVTTL 인터페이스의 일종으로서 LVTTL 레벨의 입력 신호에 응답하여 신호 VOUT1을 출력한다.
다음에, 도 5에 도시한 인터페이스 회로(200. 1)의 동작에 대해 타이밍차트인 도 6의 (a) ∼ 도 6의 (h)를 이용해 설명한다.
우선, 셀프 리프레시 모드 이외의 모드에서의 동작에 대해 설명한다(시각 t0 ∼ t1). 이 경우, 셀프 리프레시 트리거 신호 SEL은 H 레벨(반전 셀프 리프레시 트리거 신호/SEL은 L 레벨)의 비활성 상태에 있다. N 채널형 MOS 트랜지스터 NST3는 도통 상태이고, 노드 Z1(N 채널형 MOS 트랜지스터 NLT1과 N 채널형 MOS 트랜지스터 NLT2와의 접속 노드)의 전위는 L 레벨의 상태에 있다. 이로써, 차동 증폭기(4)는 인에이블 상태로 된다.
한편, N 채널형 MOS 트랜지스터 NLT4는 비도통 상태, P 채널형 MOS 트랜지스터 PLT4는 도통 상태이고, 노드 Y2(N 채널형 MOS 트랜지스터 NLT3와 N 채널형 MOS 트랜지스터 NLT4와의 접속 노드)의 전위는 L 레벨보다 조금 부상한다. 이로써, NAND 회로(3)가 디스에이블 상태가 된다.
이 상태에서 H 레벨(기준 전위 Vref + 진폭 VH)의 클럭 인에이블 신호 CKE가 입력되면, 차동 증폭기(4)는 클럭 인에이블 신호 CKE와 기준 전위 Vref와의 전위차를 증폭해서 신호 VOUT2를 출력한다. NAND 회로(3)로부터 출력되는 신호 VOUT1은 L 레벨 그대로이다.
다음에, 셀프 리프레시 모드가 지정되었을 경우에 대해 설명한다. 이 경우, 셀프 리프레시 모드에 대응해서 L 레벨의 셀프 리프레시 트리거 신호 SEL이 발생한다(시각 t1 ∼ ).
N 채널형 MOS 트랜지스터 NST3가 비도통 상태가 되고, P 채널형 MOS 트랜지스터 PST1과 N 채널형 MOS 트랜지스터 NST1과의 전류량이 평형을 이룰 때까지 노드 Z1의 전위는 상승한다. 이로써, 차동 증폭기(4)는 디스에이블 상태로 된다.
한편, N 채널형 MOS 트랜지스터 NLT4가 도통 상태, P 채널형 MOS 트랜지스터 PLT4가 비도통 상태로 되며 노드 Y2의 전위가 L 레벨까지 하강한다. 이로써, NAND 회로(3)가 인에이블 상태로 된다. NAND 회로(3)에서 내부 신호인 클럭 인에이블 신호 CKE에 응답하여 신호 VOUT1이 출력된다.
상술한 바와 같이, 보다 구체적으로는 셀프 리프레시 모드에서는 외부 클럭 인에이블 신호 ext. CKE는 0. 2V 이하이고, NAND 회로(3)를 구성하는 트랜지스터 임계치 전압보다도 낮은 전압 레벨로 있기 때문에, NAND 회로(3)을 구성하는 CMOS 인버터에서의 관통 전류가 흘러 없어진다. 또한, 차동 증폭기(4)는 디스에이블 상태가 되기 때문에, 커런트 전류가 발생하지 않는다. 따라서, 인터페이스 회로로서 단독으로 차동 증폭기(4)를 이용한 경우에 비해 소비 전력이 저감된다.
다음에, 본 발명의 제2 실시 형태에서의 인터페이스 회로(200)의 다른 구체적 구성의 일례에 대해 도 7을 이용하여 설명한다.
도 3에 도시한 인터페이스 회로(100)와 동일한 구성 요소에는 동일한 부호 및 기호를 붙이고 그 설명을 생략한다.
도 7에 도시한 인터페이스 회로[200 ; 이하, 인터페이스 회로(200.2)라고 칭함]는 NOR 회로(1) 및 차동 증폭기(5)를 포함한다. 상술한 바와 같이 NOR 회로(1)는 LVTTL 인터페이스로서 셀프 리프레시 트리거 신호 SEL에 응답하여 클럭 인에이블 신호 CKE에 대응하는 신호 VOUT1을 출력한다.
차동 증폭기(5)는 P 채널형 MOS 트랜지스터 PST1 및 PST2 및 N 채널형 MOS 트랜지스터 NST1 및 NST2를 포함한다. P 채널형 MOS 트랜지스터 PST1 및 PST2, N 채널형 MOS 트랜지스터 NST1 및 NST2의 접속 관계에 대해서는 도 3에서의 차동 증폭기(2)의 구성과 동일하다.
차동 증폭기(5)는 인버터 회로(I3) 및 P 채널형 MOS 트랜지스터 PST3를 더 포함한다. 인버터 회로(I3)는 셀프 리프레시 트리거 신호 SEL을 반전하여 출력한다.
P 채널형 MOS 트랜지스터 PST3는 전원 전위 VDD와 P 채널형 MOS 트랜지스터 PST1 및 PST2 각각의 한쪽 도통 단자와의 사이에 접속된다. P 채널형 MOS 트랜지스터 PST3는 제어 트랜지스터로서, 그 게이트 전극은 인버터 회로(I3)을 통해 셀프 리프레시 트리거 신호 SEL을 반전한 신호(반전 셀프 리프레시 트리거 신호 /SEL이라고 칭한다)를 받는다. 차동 증폭기(5)는 P 채널형 MOS 트랜지스터 PST3의 도통/비도통 상태에 응답하여 인에이블/디스에이블 상태로 된다. 또, 차동 증폭기(5)는 SSTL 인터페이스이다.
다음에, 도 7에 도시한 인터페이스 회로(200.2)의 동작에 대해 타이밍차트인 도 8의 (a) ∼ 도 8의 (h)를 이용해 설명한다.
우선, 셀프 리프레시 모드 이외의 모드에서의 동작에 대해 설명한다(시각 t0 ∼ t1). 이 경우, 셀프 리프레시 트리거 신호 SEL은 H 레벨(반전 셀프 리프레시 트리거 신호/SEL은 L 레벨)의 비활성 상태로 있다. P 채널형 MOS 트랜지스터 PST3는 도통 상태이고, 노드 Z1(N 채널형 MOS 트랜지스터 NST1 및 NST2의 접속 노드)은 L 레벨의 상태로 있다. 이로써, 차동 증폭기(5)는 인에이블 상태로 된다.
한편, N 채널형 MOS 트랜지스터 NLT2는 도통 상태이고, P 채널형 MOS 트랜지스터 PLT1은 비도통 상태이다. 노드 Y1(P 채널형 MOS 트랜지스터 PLT1과 P 채널형 MOS 트랜지스터 PLT2와의 접속 노드)의 전위는 L 레벨보다 조금 부상한 상태에 있다. 이로써, NOR 회로(1)가 디스에이블 상태로 된다.
이 상태에서 H 레벨(기준 전위 Vref + 진폭 VH)의 클럭 인에이블 신호 CKE가 입력되면, 차동 증폭기(5)는 클럭 인에이블 신호 CKE와 기준 전위 Vref와의 전위차를 증폭하여 신호 VOUT2를 출력한다. NOR 회로(1)로부터 출력되는 신호 VOUT1은 L 레벨 그대로이다.
다음에, 셀프 리프레시 모드가 지정된 경우에 대해 설명한다. 이 경우, 셀프 리프레시 모드에 대응하여 L 레벨의 셀프 리프레시 트리거 신호 SEL이 발생한다(시각 t1 ∼ ).
P 채널형 MOS 트랜지스터 PST3가 비도통 상태가 되며 차동 증폭기(5)는 디스에이블 상태로 된다.
한편, P 채널형 MOS 트랜지스터 PLT1이 도통 상태가 되며 노드 Y1의 전위가 전원 전위 VDD까지 상승한다. 이로써, NOR 회로(1)가 인에이블 상태가 된다. NOR 회로(1)에서 클럭 인에이블 신호 CKE에 응답하여 신호 VOUT1이 출력된다.
상술한 바와 같이, 보다 구체적으로는 셀프 리프레시 모드에서는 외부 클럭 인에이블 신호 ext. CKE는 0. 2V 이하이며, NOR 회로(1)를 구성하는 트랜지스터임계치 보다도 낮은 전압 레벨에 있기 때문에, NOR 회로(1)를 구성하는 CMOS 인버터에서의 관통 전류가 흘러 없어진다. 또한, 차동 증폭기(5)는 디스에이블 상태가 되기 때문에, 커런트 전류가 발생하지 않는다. 따라서, 인터페이스 회로로서 단독으로 차동 증폭기(5)를 이용했을 경우에 비해 소비 전력이 저감된다.
다음에, 본 발명의 제2 실시 형태에서의 인터페이스 회로(200)의 다른 구체적 구성의 일례에 대해 도 9를 이용해서 설명한다.
도 3, 도 5 및 도 7에 도시한 인터페이스 회로(100, 200)와 동일한 구성 요소에는 동일한 부호 및 기호를 붙이고 그 설명은 생략한다. 도 9에 도시한 인터페이스 회로[200 ; 이하, 인터페이스 회로(200. 3)로 칭함]는 인버터 회로(I4), NAND 회로(3) 및 차동 증폭기(6)를 포함한다.
인버터 회로(I4)는 노드 N1에서 받는 셀프 리프레시 트리거 신호 SEL을 반전하여 출력한다(반전 셀프 리프레시 트리거 신호 /SEL로 칭한다).
차동 증폭기(6)는 P 채널형 MOS 트랜지스터 PST1, PST2 및 PST3 및 N 채널형 MOS 트랜지스터 NST1, NST2 및 NST3를 포함한다. 이들의 구성에 대해서는 도 7에서 설명한 그대로이다.
P 채널형 MOS 트랜지스터 PST3는 제어 트랜지스터로서, P 채널형 MOS 트랜지스터 PST3의 게이트 전극은 인버터 회로(I4)를 통해 반전 셀프 리프레시 트리거 신호 /SEL을 받는다. 차동 증폭기(6)는 P 채널형 MOS 트랜지스터 PST3의 도통/비도통 상태에 응답하여 인에이블/디스에이블 상태가 된다. 또, 차동 증폭기(6)는 SSTL 인터페이스이다.
NAND 회로(3)의 제어 트랜지스터인 P 채널형 MOS 트랜지스터 PLT4 및 N 채널형 MOS 트랜지스터 NLT4의 게이트 전극은 각각 인버터 회로(I4)를 통해 반전 셀프 리프레시 트리거 신호 /SEL을 수신한다. 상술한 바와 같이 NAND 회로(3)는 LVTTL 인터페이스의 일종이며, 셀프 리프레시 트리거 신호 SEL에 응답하여 클럭 인에이블 신호 CKE에 대응하는 신호 VOUT1을 출력한다.
다음에, 도 9에 도시한 인터페이스 회로(200. 3)의 동작에 대해 타이밍차트인 도 10의 (a) ∼ 도 10의 (h)를 이용하여 설명한다.
우선, 셀프 리프레시 모드 이외의 모드에서의 동작에 대해 설명한다(시각 t0 ∼ t1). 이 경우, 셀프 리프레시 트리거 신호 SEL은 H 레벨(반전 셀프 리프레시 트리거 신호 /SEL은 L 레벨)의 비활성 상태에 있다. P 채널형 MOS 트랜지스터 PST3는 도통 상태이며 노드 Z1(N 채널형 MOS 트랜지스터 NST1 및 NST2의 접속 노드)은 L 레벨의 상태에 있다. 이로써, 차동 증폭기(6)는 인에이블 상태로 된다.
한편, N 채널형 MOS 트랜지스터 NLT4는 비도통 상태, P 채널형 MOS 트랜지스터 PLT4는 도통 상태이고, 노드 Y2(N 채널형 MOS 트랜지스터 NLT3와 N 채널형 MOS 트랜지스터 NLT4와의 접속 노드)의 전위는 L 레벨보다 조금 부상한다. 이로써, NAND 회로(3)가 디스에이블 상태로 된다.
이 상태에서 H 레벨(기준 전위 Vref + 진폭 VH)의 클럭 인에이블 신호 CKE가 입력되면, 차동 증폭기(6)는 클럭 인에이블 신호 CKE와 기준 전위 Vref와의 전위차를 증폭하여 신호 VOUT2를 출력한다. NAND 회로(3)로부터 출력되는 신호 VOUT1은 L 레벨 그대로이다.
다음에, 셀프 리프레시 모드가 지정된 경우에 대해서 설명한다. 이 경우, 셀프 리프레시 모드에 대응하여 L 레벨의 셀프 리프레시 트리거 신호 SEL이 발생한다(시각 t1 ∼ ).
P 채널형 MOS 트랜지스터 PST3가 비도통 상태가 되고, 차동 증폭기(6)는 디스에이블 상태가 된다.
한편, N 채널형 MOS 트랜지스터 NLT4가 도통 상태가 되고, 노드 Y2의 전위가 L 레벨로 하강한다. 이로써, NAND 회로(3)가 인에이블 상태로 된다. NAND 회로(3)보다 클럭 인에이블 신호 CKE에 응답하여 신호 VOUT1이 출력된다.
상술한 바와 같이, 보다 구체적으로는 셀프 리프레시 모드에서는 외부 클럭 인에이블 신호 ext. CKE는 0.2V 이하이고, NAND 회로(3)를 구성하는 트랜지스터 임계치 전압보다도 낮은 전압 레벨에 있기 때문에, NAND 회로(3)를 구성한 CMOS 인버터에서의 관통 전류가 흘러 없어진다. 또한, 차동 증폭기(6)는 디스에이블 상태로 되기 때문에, 커런트 전류가 발생하지 않는다. 따라서, 인터페이스 회로로서 단독으로 차동 증폭기(6)를 이용한 경우에 비해 소비 전력이 저감된다.
이상과 같이, 본 발명의 제2 실시 형태에서의 반도체 기억 장치에서도 소비 전류를 억제할 필요가 있는 모드(예를 들어, 셀프 리프레시 모드)에서 인터페이스 회로를 전환함으로써 소비 전류를 감소시킬 수 있다.
발명의 상세한 설명의 항에서 이루어지는 구체적인 실시 형태 또는 실시예는, 어디까지나 본 발명의 기술 내용을 명확하게 하기 위한 것으로, 그와 같은 구체예에만 한정하여 협의로 해석되어야 하는 것이 아니라, 본 발명의 정신과 다음에기재하는 특허 청구 범위 내에서 여러가지 변경하여 실시할 수 있다.
이상과 같이 본 발명에 따른 반도체 기억 장치에 의하면, 인터페이스 회로를 2종류 설치하여 이것을 전환함으로서, 통상의 모드에서는, 작은 진폭의 신호를 전송함으로써 고속 인터페이스를 실현하고, 특정한 모드에 있어서는 인터페이스 부분에서의 소비 전류를 저감시킬 수 있다.
또한, 본 발명에 따른 반도체 기억 장치는, 상기의 반도체 기억 장치에 있어서, 셀프 리프레시 모드에서 인터페이스 회로를 전환함으로써 소비 전력을 막을 수 있다.

Claims (2)

  1. 외부로부터 입력되는 모드 지정 신호에 응답하여, 특정 모드가 지정된 것을 검출하여 검출 결과로서 대응하는 모드 트리거 신호를 출력하는 모드 검출 수단(124);
    상기 특정 모드에서는 제1 전위 레벨의 신호이고, 상기 특정 모드 이외의 모드에서는 제2 전위 레벨로 소진폭(小振幅) 논리 신호가 중첩된 신호인, 외부로부터 전송되는 입력 신호를 수신하는 입력 단자; 및
    상기 입력 신호에 응답하여 동작하는 내부 회로
    를 구비하고,
    상기 특정 모드에서 활성화하고, 상기 입력 단자로부터 입력되는 상기 입력 신호의 전위 레벨과 임계치와의 비교에 기초하여, 상기 입력 신호의 논리 레벨을 판정하고, 판정 결과에 따른 내부 신호를 상기 내부 회로로 출력하는 제1 인터페이스 수단(1, 3)과,
    상기 특정 모드 이외의 모드에서 활성화하고, 상기 입력 단자로부터 입력되는 상기 입력 신호의 전위 레벨과 상기 제2 전위 레벨과의 비교에 기초하여, 상기 입력 신호의 논리 레벨을 판정하고, 판정 결과에 따른 내부 신호를 상기 내부 회로로 출력하는 제2 인터페이스 수단(2, 4)을 더 구비한 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    행렬상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이(126); 및
    상기 모드 검출 수단의 검출 결과에 응답하여, 상기 메모리 셀 어레이의 상기 메모리 셀을 지정하는 내부 어드레스 신호를 발생하는 어드레스 발생 수단(125)
    을 더 포함하고,
    상기 특정 모드는, 상기 어드레스 발생 수단(125)이 발생하는 상기 내부 어드레스 신호에 응답하여, 상기 메모리 셀의 데이타를 리프레시하는 셀프 리프레시 모드인 것을 특징으로 하는 반도체 기억 장치.
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