JP4592281B2 - Lsiのインタフェース回路 - Google Patents
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この場合、SDR SDRAMとDDR SDRAMとでは、その動作仕様の違いに基づいて、アクセスのためのインタフェースを異にしており、SDR SDRAMに対しは、LVTTL(Low Voltage Trasistor Trasistor Logic )によるインタフェースを必要とし、DDR SDRAMに対しては、SSTL(Stub Series terminated Tranceiver Logic )2によるインタフェースを必要とする。
そのため、任意のLSIがSDR SDRAMとDDR SDRAMのいずれにも対応可能なようにするためには、両者のインタフェースを備えることが必要となる。
また、SDR SDRAMは、シングル・クロック方式であり、DDR SDRAMは、ディファレンシャル(差動)クロック方式であって、動作方法を異にしている。
これに対して、特許文献2においては、SDRモードでは、クロック信号の立ち上がりエッジでデータを取り込み、DDRモードでは、データストローブ信号の立ち上がりエッジと立ち下がりエッジでデータを取り込むことによって、データの転送タイミングを調整することが記載されている。
さらに、図1において、(a)はSDR SDRAMモード選択時の出力とメモリの接続を、(b)はDDR SDRAMモード選択時の出力とメモリの接続をそれぞれ示し、図2において、(a)はシングル・クロックの生成を、(b)は差動クロックの生成をそれぞれ示す。
LVTTLバッファ1は、LVTTLレベルのクロック入力CLKをバッファリングして、セレクタ3に出力する。差動バッファ2は、SSTL2バッファ11と、インバータ12と、SSTL2バッファ13とからなり、SSTL2バッファ11において、SSTL2レベルのクロック入力CLKをリファレンシャル電圧VREFによって識別して第1の差動クロック出力O1を発生し、SSTL2バッファ13において、SSTL2レベルのクロック入力CLKをインバータ12によって反転した信号を、リファレンシャル電圧VREFによって識別して第2の差動クロック出力O2を発生する。セレクタ3は、モード切り換え信号入力がSDR SDRAMモード時の場合、LVTTLバッファ1の出力を選択し、モード切り換え信号入力がDDR SDRAMモード時の場合、差動バッファ2の第1の出力O1を選択して出力端子5に接続する。セレクタ4は、常時、差動バッファ2の第2の出力O2を選択して出力端子6に接続する。
モード切り換え信号が、SDR SDRAMモード時の場合、セレクタ3は、LVTTLバッファ1の出力を選択する状態になっている。LVTTLバッファ1は、クロック入力CLKに応じて、LVTTL出力CLK1をセレクタ3に入力し、セレクタ3は、LVTTL出力CLK1を、第1の出力端子5を経て、SDR SDRAM21とSDR SDRAM22のそれぞれのCLK端子に並列に出力する。
モード切り換え信号が、DDR SDRAMモード時の場合、セレクタ4は、差動バッファ2の第2の出力O2を常時選択する状態になっている。差動バッファ2では、SSTL2バッファ13において、クロック入力CLKをインバータ12を介して反転した信号を、リファレンシャル電圧VREFによって識別してSSTL2差動クロックCLK−を第2の出力O2に発生し、セレクタ4は、出力O2のSSTL2差動クロックCLK−を、第2の出力端子6を経てDDR SDRAM31とDDR SDRAM32のそれぞれのCLK−端子に並列に出力する。
この場合におけるLVTTL1バッファ1の駆動能力の切り換えは、例えば、2個のSDR SDRAMを同時に駆動できる能力を有する出力用トランジスタを4個設けておき、図3に示す真理値表のように、駆動能力切り換え信号S0,S1の1,0の組み合わせによって定まる2進数の値に応じて、並列に動作させるトランジスタの数を切り換えることによって行われる。
このように、この例のインタフェース回路では、第1の出力端子5に接続される負荷であるSDR SDRAMの仕様に応じて、第1の出力端子5のLVTTL駆動能力を変更することができる。
さらに、図4において、(a)はSDR−SDRAMモード選択時の出力とメモリの接続を、(b)はDDR SDRAMモード選択時の出力とメモリの接続をそれぞれ示す。
この例のインタフェース回路における、SDR SDRAM用シングル・クロックの生成と、DDR SDRAM用差動クロックの生成とは、図2に示された第1実施例の場合と同様にして行われる。
モード切り換え信号が、SDR SDRAMモード時の場合、セレクタ3は、LVTTLバッファ1の出力を選択する状態になっている。LVTTLバッファ1は、クロック入力CLKに応じて、LVTTL出力CLK1をセレクタ3に入力し、セレクタ3は、LVTTL出力CLK1を第1の出力端子5を経て、SDR SDRAM41のCLK端子に出力する。
モード切り換え信号が、SDR SDRAMモード時の場合、セレクタ4Aは、LVTTLバッファ7の出力を選択する状態になっている。LVTTLバッファ7は、クロック入力CLKに応じて、LVTTL出力CLK2をセレクタ4Aに入力し、セレクタ4Aは、LVTTL出力CLK2を、第2の出力端子6を経てSDR SDRAM42のCLK端子に出力する。
モード切り換え信号が、DDR SDRAMモード時の場合、セレクタ4Aは、差動バッファ2の第2の出力O2を選択する状態になっている。差動バッファ2では、SSTL2バッファ13において、クロック入力CLKをインバータ12によって反転した信号を、リファレンシャル電圧VREFによって識別して差動クロックCLK−を出力O2に発生し、セレクタ4Aは、出力O2のSSTL2差動クロックCLK−を、第2の出力端子6を経てDDR SDRAM51とDDR SDRAM52のそれぞれのCLK−端子に並列に出力する。
この場合におけるLVTTLバッファ1,7の駆動能力の切り換えは、例えば1個のSDR SDRAMを駆動できる能力を有する出力用トランジスタを4個設けておき、図5に示す真理値表のように、駆動能力切り換え信号S0,S1の1,0の組み合わせによって定まる2進数の値に応じて、並列に動作させるトランジスタの数を切り換えることによって行われる。
このように、この例のインタフェース回路では、第1の出力端子5および第2の出力端子6に接続される負荷であるSDR SDRAMの仕様に応じて、第1の出力端子5および第2の出力端子6のLVTTL駆動能力を変更することができる。
2 差動バッファ
3 セレクタ
4,4A セレクタ
5 出力端子
6 出力端子
7 LVTTLバッファ
11 SSTL2バッファ
12 インバータ
13 SSTL2バッファ
21,22,41,42 SDR SDRAM
31,32,51,52 DDR SDRAM
Claims (9)
- 第1のクロック出力端子と第2のクロック出力端子とを備えてなると共に、
前記第1のクロック出力端子にSDR(シングル・データ・レート) SDRAMのクロック端子を接続する第1のモードでは、前記第1のクロック出力端子からシングル・クロックを出力する一方、前記第1および第2のクロック出力端子にDDR(ダブル・データ・レート) SDRAMの相補クロック端子を接続する第2のモードでは、前記第1および第2のクロック出力端子から、互いに位相が反対の差動クロックを出力することを特徴とするLSIのインタフェース回路。 - シングル・クロックからなる入力クロックをバッファリングして出力するバッファと、前記入力クロックから互いに位相が反対の差動クロックを生成する差動バッファと、前記第1のモードで、前記バッファの出力クロックを第1および第2の前記SDR SDRAMに並列に接続し、前記第2のモードで、前記差動バッファからの一方の位相の差動クロックを第1および第2の前記DDR SDRAMのそれぞれの一方の差動クロック入力に接続する第1のセレクタと、前記第2のモードで、前記差動バッファからの他方の位相の差動クロックを前記第1および第2のDDR SDRAMのそれぞれの他方の差動クロック入力に接続する第2のセレクタとを備えたことを特徴とする請求項1記載のLSIのインタフェース回路。
- 前記バッファが、4個の出力回路を有し、2つの信号の1,0の組み合わせに応じて変化する数の出力回路を並列に接続することによって、前記並列に接続された前記第1および第2のSDR SDRAMに対する駆動能力を、1倍から4倍まで段階的に切り換え可能に構成されていることを特徴とする請求項2記載のLSIのインタフェース回路。
- 第1のクロック出力端子と第2のクロック出力端子とを備えてなると共に、
前記第1および第2のクロック出力端子にSDR(シングル・データ・レート) SDRAMのクロック端子を接続する第1のモードでは、前記第1および第2のクロック出力端子から、それぞれシングル・クロックを出力する一方、
前記第1および第2のクロック出力端子にDDR(ダブル・データ・レート) SDRAMの相補クロック端子を接続する第2のモードでは、前記第1および第2のクロック出力端子から、互いに位相が反対の差動クロックを出力することを特徴とするLSIのインタフェース回路。 - シングル・クロックからなる入力クロックをバッファリングして出力する第1および第2のバッファと、前記入力クロックから互いに位相が反対の差動クロックを生成する差動バッファと、前記第1のモードで、前記第1のバッファの出力クロックを第1の前記SDR SDRAMに接続し、前記第2のモードで、前記差動バッファからの一方の位相の差動クロックを第1および第2の前記DDR SDRAMの一方の差動クロック入力に接続する第1のセレクタと、前記第1のモードで、前記第2のバッファの出力クロックを第2のSDR SDRAMに接続し、前記第2のモードで、前記差動バッファからの他方の位相の差動クロックを前記第1および第2のDDR SDRAMの他方の差動クロック入力に接続する第2のセレクタとを備えたことを特徴とする請求項4記載のLSIのインタフェース回路。
- 前記第1および第2のバッファが、それぞれ4個の出力回路を有し、2つの信号の1,0の組み合わせに応じて変化する数の出力回路を並列に接続することによって、前記第1および第2のSDR SDRAMに対する駆動能力を、1倍から4倍まで段階的に切り換え可能に構成されていることを特徴とする請求項5記載のLSIのインタフェース回路。
- 前記バッファまたは第1および第2のバッファが、LVTTL(Low Voltage Transistor Transistor Logic )バッファであることを特徴とする請求項2、3、5および6のうちのいずれか一に記載のLSIのインタフェース回路。
- 前記差動バッファが、入力シングル・クロックを所定のリファレンシャル電圧で識別して前記一方の位相の差動クロックを出力する第3のバッファと、入力シングル・クロックを反転するインバータと、該インバータの出力を所定のリファレンシャル電圧で識別して前記他方の位相の差動クロックを出力する第4のバッファとからなることを特徴とする請求項2、3、5および6のうちのいずれか一に記載のLSIのインタフェース回路。
- 前記第3および第4のバッファが、SSTL(Stub Series terminated Transceiver Logic)2バッファであることを特徴とする請求項8記載のLSIのインタフェース回路。
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