JP2005182904A

JP2005182904A - インタフェース回路

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Publication number: JP2005182904A
Application number: JP2003421678A
Authority: JP
Inventors: Mitsuaki Kamimoto; 光昭神本
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2003-12-18
Filing date: 2003-12-18
Publication date: 2005-07-07
Anticipated expiration: 2023-12-18
Also published as: JP4592281B2

Abstract

【課題】シングル・クロック方式のクロックを用いて、シングル・クロックと差動クロックとを、シングル・クロックで動作する回路と差動クロックで動作する回路とに切り換えて供給可能にするためのインタフェース回路を提供する。
【解決手段】開示されるインタフェース回路は、シングル・クロックからなる入力クロックをバッファリングして出力するLVTTLバッファ１と、入力クロックから互いに位相が反対の差動クロックを生成する差動バッファ２と、SDR SDRAMモード時、LVTTLバッファ１のLVTTL出力CLK１を並列に２個のSDR SDRAM２１，２２に接続し、DDR SDRAMモード時、差動バッファ２のSSTL２出力CLK＋をDDR SDRAM３１，３２のCLK＋端子に接続するセレクタ３と、DDR SDRAMモード時、差動バッファ２のSSTL２出力CLK−をDDR SDRAM３１，３２のCLK−端子に接続するセレクタ４とを備えている。
【選択図】図１

Description

この発明は、ＬＳＩどうしを接続するためのインタフェース（ＩＦ）回路に係り、詳しくは、このような場合に必要となる、適切なクロックをＬＳＩに供給するためのインタフェース回路に関する。

近年において、メモリ市場は、ＳＤＲ（Single Data Rate）ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）からＤＤＲ（Double Data Rate）ＳＤＲＡＭに移行しつつある。このような過渡期においては、市場において、ＳＤＲＳＤＲＡＭにもＤＤＲＳＤＲＡＭにも対応可能な、ＬＳＩ（Large Scale Integrated circuit）が要望されている。
この場合、ＳＤＲＳＤＲＡＭとＤＤＲＳＤＲＡＭとでは、その動作仕様の違いに基づいて、アクセスのためのインタフェースを異にしており、ＳＤＲＳＤＲＡＭに対しは、ＬＶＴＴＬ（Low Voltage Trasistor Trasistor Logic ）によるインタフェースを必要とし、ＤＤＲＳＤＲＡＭに対しては、ＳＳＴＬ（Stub Series terminated Tranceiver Logic ）２によるインタフェースを必要とする。
そのため、任意のＬＳＩがＳＤＲＳＤＲＡＭとＤＤＲＳＤＲＡＭのいずれにも対応可能なようにするためには、両者のインタフェースを備えることが必要となる。

これに対して、特許文献１においては、インタフェースＬＶＴＴＬに対して互換性を有する半導体装置において、インタフェース選択モードの設定に応じて該当するインタフェースイネーブル信号をアクティブにしたとき、インタフェース制御回路からインタフェースＳＳＴＬイネーブル信号を出力し、これによってＳＳＴＬ従属回路がインタフェースＳＳＴＬによる動作を行うことによって、システムレベルでインタフェースＬＶＴＴＬおよびインタフェースＳＳＴＬに対する互換性を構成することが記載されている。
また、ＳＤＲＳＤＲＡＭは、シングル・クロック方式であり、ＤＤＲＳＤＲＡＭは、ディファレンシャル（差動）クロック方式であって、動作方法を異にしている。
これに対して、特許文献２においては、ＳＤＲモードでは、クロック信号の立ち上がりエッジでデータを取り込み、ＤＤＲモードでは、データストローブ信号の立ち上がりエッジと立ち下がりエッジでデータを取り込むことによって、データの転送タイミングを調整することが記載されている。
特開平１０−３０８０９５号公報特開２００２−００７２００号公報

しかしながら、従来、任意のＬＳＩと、シングル・クロック方式のクロックによって動作するＬＳＩまたは差動クロック方式のクロックによって動作するＬＳＩのいずれかとを切り換えて接続するためのインタフェース回路であって、シングル・クロック方式のクロックを用い、差動クロックを内部的に生成して、ＬＳＩの選択に応じて、シングル・クロック方式のクロックまたは差動クロック方式のクロックのいずれかを選択して供給することが可能なインタフェース回路は知られていない。

この発明は上述の事情に鑑みてなされたものであって、シングル・クロック方式のクロックを入力し、内部的に差動クロックを生成して、ＬＳＩの選択に応じて、シングル・クロック方式のクロックによって動作するＬＳＩの選択時には、当該ＬＳＩに対してシングル・クロック方式のクロックを供給することができ、差動クロック方式のクロックによって動作するＬＳＩの選択時には、当該ＬＳＩに対して差動クロック方式のクロックを供することが可能な、インタフェース回路を提供することを目的としている。

上記課題を解決するため、請求項１記載の発明はインタフェース回路に係り、第１のモードでは、シングル・クロックを出力し、第２のモードでは、差動クロックを出力することを特徴としている。

また、請求項２記載の発明は、請求項１記載のインタフェース回路に係り、第１および第２のクロック出力端子を備え、上記第１のモードでは、第１のクロック出力端子からシングル・クロックを出力し、上記第２のモードでは、第１のクロック出力端子と第２のクロック出力端子から、それぞれ位相が反対の差動クロックを出力することを特徴としている。

また、請求項３記載の発明は、請求項２記載のインタフェース回路に係り、シングル・クロックからなる入力クロックをバッファリングして出力するバッファと、上記入力クロックから互いに位相が反対の差動クロックを生成する差動バッファと、上記第１のモードで、上記バッファの出力クロックを第１および第２のシングル・クロックで動作する回路に並列に接続し、上記第２のモードで、上記差動バッファからの一方の位相の差動クロックを第１および第２の差動クロックで動作する回路の一方の差動クロック入力に接続する第１のセレクタと、上記第２のモードで、上記差動バッファからの他方の位相の差動クロックを上記第１および第２の差動クロックで動作する回路の他方の差動クロック入力に接続する第２のセレクタとを備えたことを特徴としている。

また、請求項４記載の発明は、請求項３記載のインタフェース回路に係り、上記バッファが、４個の出力回路を有し、２つの信号の１，０の組み合わせに応じて変化する数の出力回路を並列に接続することによって、上記並列に接続された第１および第２のシングル・クロックで動作する回路に対する駆動能力を、１倍から４倍まで段階的に切り換え可能に構成されていることを特徴としている。

また、請求項５記載の発明は、請求項１記載のインタフェース回路に係り、第１および第２のクロック出力端子を備え、上記第１のモードでは、第１のクロック出力端子と第２のクロック出力端子から、それぞれシングル・クロックを出力し、上記第２のモードでは、第１のクロック出力端子と第２のクロック出力端子から、それぞれ位相が反対の差動クロックを出力することを特徴としている。

また、請求項６記載の発明は、請求項５記載のインタフェース回路に係り、シングル・クロックからなる入力クロックをバッファリングして出力する第１および第２のバッファと、上記入力クロックから互いに位相が反対の差動クロックを生成する差動バッファと、上記第１のモードで、上記第１のバッファの出力クロックを第１のシングル・クロックで動作する回路に接続し、上記第２のモードで、上記差動バッファからの一方の位相の差動クロックを第１および第２の差動クロックで動作する回路の一方の差動クロック入力に接続する第１のセレクタと、上記第１のモードで、上記第２のバッファの出力クロックを第２のシングル・クロックで動作する回路に接続し、上記第２のモードで、上記差動バッファからの他方の位相の差動クロックを第１および第２の差動クロックで動作する回路の他方の差動クロック入力に接続する第２のセレクタとを備えたことを特徴としている。

また、請求項７記載の発明は、請求項６記載のインタフェース回路に係り、上記第１および第２のバッファが、それぞれ４個の出力回路を有し、２つの信号の１，０の組み合わせに応じて変化する数の出力回路を並列に接続することによって、上記第１および第２のシングル・クロックで動作する回路に対する駆動能力を、１倍から４倍まで段階的に切り換え可能に構成されていることを特徴としている。

また、請求項８記載の発明は、請求項３，４，６，７のいずれか一記載のインタフェース回路に係り、上記バッファまたは第１および第２のバッファが、ＬＶＴＴＬ（Low Voltage Transistor Transistor Logic ）バッファであることを特徴としている。

また、請求項９記載の発明は、請求項３，４，６，７のいずれか一記載のインタフェース回路に係り、上記差動バッファが、入力シングル・クロックを所定のリファレンシャル電圧で識別して上記一方の位相の差動クロックを出力する第３のバッファと、入力シングル・クロックを反転するインバータと、該インバータの出力を所定のリファレンシャル電圧で識別して上記他方の位相の差動クロックを出力する第４のバッファとからなることを特徴としている。

また、請求項１０記載の発明は、請求項９記載のインタフェース回路に係り、上記第３および第４のバッファが、ＳＳＴＬ（Stub Series terminated Transceiver Logic）２バッファであることを特徴としている。

また、請求項１１記載の発明は、請求項３，４，６，７，８，９，１０のいずれか一記載のインタフェース回路に係り、上記第１および第２のシングル・クロックで動作する回路がＳＤＲ（Single Data Rate）ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であり、上記第１および第２の差動クロックで動作する回路がＤＤＲ（Double Data Rate）ＳＤＲＡＭであることを特徴としている。

この発明のインタフェース回路によれば、シングル・クロック方式のクロックを入力し、内部的に差動クロック方式のクロックを生成して、動作モードの選択に応じて、シングル・クロック方式のクロックまたは差動クロック方式のクロックのいずれかを選択して供給することによって、シングル・クロックによって動作する２つの回路または差動クロックによって動作する２つの回路のいずれかを選択して動作させることができる。

シングル・クロックからなる入力クロックをバッファリングして出力するバッファと、入力クロックから互いに位相が反対の差動クロックを生成する差動バッファと、第１のモードで、バッファの出力クロックを第１および第２のシングル・クロックで動作する回路に並列に接続し、第２のモードで、差動バッファからの一方の位相の差動クロックを第１および第２の差動クロックで動作する回路の一方の差動クロック入力に接続する第１のセレクタと、第２のモードで、差動バッファからの他方の位相の差動クロックを第１および第２の差動クロックで動作する回路の他方の差動クロック入力に接続する第２のセレクタとを備えてインタフェース回路を構成する。

図１は、本発明のインタフェース回路の第１実施例の構成を示す図、図２は、ＳＤＲＳＤＲＡＭ用シングル・クロックの生成と、ＤＤＲＳＤＲＡＭ用差動クロックの生成とを説明するための図、図３は、本実施例におけるＬＶＴＴＬ駆動能力の切り換え例を示す図である。
さらに、図１において、（ａ）はＳＤＲＳＤＲＡＭモード選択時の出力とメモリの接続を、（ｂ）はＤＤＲＳＤＲＡＭモード選択時の出力とメモリの接続をそれぞれ示し、図２において、（ａ）はシングル・クロックの生成を、（ｂ）は差動クロックの生成をそれぞれ示す。

この例のインタフェース回路は、図１に示すように、ＬＶＴＴＬバッファ１と、差動バッファ２と、セレクタ３と、セレクタ４と、第１の出力端子５と、第２の出力端子６とから概略構成されている。
ＬＶＴＴＬバッファ１は、ＬＶＴＴＬレベルのクロック入力ＣＬＫをバッファリングして、セレクタ３に出力する。差動バッファ２は、ＳＳＴＬ２バッファ１１と、インバータ１２と、ＳＳＴＬ２バッファ１３とからなり、ＳＳＴＬ２バッファ１１において、ＳＳＴＬ２レベルのクロック入力ＣＬＫをリファレンシャル電圧ＶＲＥＦによって識別して第１の差動クロック出力Ｏ１を発生し、ＳＳＴＬ２バッファ１３において、ＳＳＴＬ２レベルのクロック入力ＣＬＫをインバータ１２によって反転した信号を、リファレンシャル電圧ＶＲＥＦによって識別して第２の差動クロック出力Ｏ２を発生する。セレクタ３は、モード切り換え信号入力がＳＤＲＳＤＲＡＭモード時の場合、ＬＶＴＴＬバッファ１の出力を選択し、モード切り換え信号入力がＤＤＲＳＤＲＡＭモード時の場合、差動バッファ２の第１の出力Ｏ１を選択して出力端子５に接続する。セレクタ４は、常時、差動バッファ２の第２の出力Ｏ２を選択して出力端子６に接続する。

ＳＤＲＳＤＲＡＭ用シングル・クロックの生成は、ＬＶＴＴＬバッファ１において、図２（ａ）に示すように、０〜３．３ＶのＬＶＴＴＬレベルのシングル・クロックからなるクロック入力ＣＬＫの立ち上がりを、１／２レベルの１．６５Ｖで識別して、１．６５Ｖ以下であればロウレベルと判定し、１．６５Ｖ以上であればハイレベルと判定することによって、クロック入力ＣＬＫの立ち上がりに同期して制御して、０〜３．３ＶのＬＶＴＴＬ出力からなるシングル・クロックを発生することによって行われる。

また、ＤＤＲＳＤＲＡＭ用差動クロックの生成は、差動バッファ２において、図２（ｂ）に示すように、０〜２．５ＶのＳＳＴＬ２レベルのシングル・クロックからなるクロック入力ＣＬＫおよびインバータ１２を介するその反転出力を、リファレンシャル電圧ＶＲＥＦ（＝１．２５Ｖ）で識別して、１．２５Ｖ以下であればロウレベルと判定し、１．２５Ｖ以上であればハイレベルと判定して、０〜２．５Ｖの互いに位相が反転したＳＳＴＬ２出力であるクロックＣＬＫ＋とクロックＣＬＫ−とからなる差動クロックを発生することによって行われる。なお、この際、クロックＣＬＫ＋とクロックＣＬＫ−の交点で同期して制御することによって、出力端子５，６における差動ＣＬＫの位相合わせが行われて、正しく反転した位相関係にあるクロックＣＬＫ＋とクロックＣＬＫ−が得られる。

次に、図１，図２を参照して、この例のインタフェース回路の動作を説明する。
モード切り換え信号が、ＳＤＲＳＤＲＡＭモード時の場合、セレクタ３は、ＬＶＴＴＬバッファ１の出力を選択する状態になっている。ＬＶＴＴＬバッファ１は、クロック入力ＣＬＫに応じて、ＬＶＴＴＬ出力ＣＬＫ１をセレクタ３に入力し、セレクタ３は、ＬＶＴＴＬ出力ＣＬＫ１を、第１の出力端子５を経て、ＳＤＲＳＤＲＡＭ２１とＳＤＲＳＤＲＡＭ２２のそれぞれのＣＬＫ端子に並列に出力する。

モード切り換え信号が、ＤＤＲＳＤＲＡＭモード時の場合、セレクタ３は、差動バッファ２の第１の出力Ｏ１を選択する状態になっている。差動バッファ２では、ＳＳＴＬ２バッファ１１において、クロック入力ＣＬＫをリファレンシャル電圧ＶＲＥＦによって識別してＳＳＴＬ２差動クロックＣＬＫ＋を第１の出力Ｏ１に発生し、セレクタ３は、差動バッファ２のＳＳＴＬ２差動クロックＣＬＫ＋を、第１の出力端子５を経てＤＤＲＳＤＲＡＭ３１とＤＤＲＳＤＲＡＭ３２のそれぞれのＣＬＫ＋端子に並列に出力する。
モード切り換え信号が、ＤＤＲＳＤＲＡＭモード時の場合、セレクタ４は、差動バッファ２の第２の出力Ｏ２を常時選択する状態になっている。差動バッファ２では、ＳＳＴＬ２バッファ１３において、クロック入力ＣＬＫをインバータ１２を介して反転した信号を、リファレンシャル電圧ＶＲＥＦによって識別してＳＳＴＬ２差動クロックＣＬＫ−を第２の出力Ｏ２に発生し、セレクタ４は、出力Ｏ２のＳＳＴＬ２差動クロックＣＬＫ−を、第２の出力端子６を経てＤＤＲＳＤＲＡＭ３１とＤＤＲＳＤＲＡＭ３２のそれぞれのＣＬＫ−端子に並列に出力する。

このように、図１に示されたインタフェース回路によれば、ＳＤＲＳＤＲＡＭモード選択時には、第１の出力端子５に接続された２個のＳＤＲＳＤＲＡＭにＬＶＴＴＬレベルのシングル・クロックを並列に供給することができるとともに、ＤＤＲＳＤＲＡＭモード選択時には、第１の出力端子５と第２の出力端子６とに接続された２個のＤＤＲＳＤＲＡＭに、ＳＳＴＬ２レベルの差動クロックを、差動的に同時に供給することができる。

図３は、図１に示されたインタフェース回路における、ＬＶＴＴＬ駆動能力の切り換え例を示したものであって、駆動能力切り換え信号Ｓ０，Ｓ１の組み合わせに応じて、ＬＶＴＴＬバッファ１の出力能力を切り換えることによって、第１の出力端子５に並列に接続された２個のＳＤＲＳＤＲＡＭに対する駆動能力を、１倍から４倍まで４段階に切り換えられることが示されている。
この場合におけるＬＶＴＴＬ１バッファ１の駆動能力の切り換えは、例えば、２個のＳＤＲＳＤＲＡＭを同時に駆動できる能力を有する出力用トランジスタを４個設けておき、図３に示す真理値表のように、駆動能力切り換え信号Ｓ０，Ｓ１の１，０の組み合わせによって定まる２進数の値に応じて、並列に動作させるトランジスタの数を切り換えることによって行われる。
このように、この例のインタフェース回路では、第１の出力端子５に接続される負荷であるＳＤＲＳＤＲＡＭの仕様に応じて、第１の出力端子５のＬＶＴＴＬ駆動能力を変更することができる。

図４は、本発明のインタフェース回路の第２実施例の構成を示す図、図５は、本実施例におけるＬＶＴＴＬ駆動能力の切り換え例を示す図である。
さらに、図４において、（ａ）はＳＤＲ−ＳＤＲＡＭモード選択時の出力とメモリの接続を、（ｂ）はＤＤＲＳＤＲＡＭモード選択時の出力とメモリの接続をそれぞれ示す。

この例のインタフェース回路は、図４に示すように、ＬＶＴＴＬバッファ１と、差動バッファ２と、セレクタ３と、セレクタ４Ａと、第１の出力端子５と、第２の出力端子６と、ＬＶＴＴＬバッファ７とから概略構成されている。

この例のインタフェース回路において、ＬＶＴＴＬバッファ１，差動バッファ２，セレクタ３の機能は、図１に示された第１実施例の場合と同様である。セレクタ４Ａは、モード切り換え信号入力がＳＤＲＳＤＲＡＭモード時の場合、ＬＶＴＴＬバッファ７の出力を選択し、モード切り換え信号入力がＤＤＲＳＤＲＡＭモード時の場合、差動バッファ２の第２の出力Ｏ２を選択して出力端子６に接続する。ＬＶＴＴＬバッファ７は、ＬＶＴＴＬレベルのクロック入力ＣＬＫをバッファリングして、セレクタ４Ａに出力する。
この例のインタフェース回路における、ＳＤＲＳＤＲＡＭ用シングル・クロックの生成と、ＤＤＲＳＤＲＡＭ用差動クロックの生成とは、図２に示された第１実施例の場合と同様にして行われる。

次に、図４を参照して、この例のインタフェース回路の動作を説明する。
モード切り換え信号が、ＳＤＲＳＤＲＡＭモード時の場合、セレクタ３は、ＬＶＴＴＬバッファ１の出力を選択する状態になっている。ＬＶＴＴＬバッファ１は、クロック入力ＣＬＫに応じて、ＬＶＴＴＬ出力ＣＬＫ１をセレクタ３に入力し、セレクタ３は、ＬＶＴＴＬ出力ＣＬＫ１を第１の出力端子５を経て、ＳＤＲＳＤＲＡＭ４１のＣＬＫ端子に出力する。
モード切り換え信号が、ＳＤＲＳＤＲＡＭモード時の場合、セレクタ４Ａは、ＬＶＴＴＬバッファ７の出力を選択する状態になっている。ＬＶＴＴＬバッファ７は、クロック入力ＣＬＫに応じて、ＬＶＴＴＬ出力ＣＬＫ２をセレクタ４Ａに入力し、セレクタ４Ａは、ＬＶＴＴＬ出力ＣＬＫ２を、第２の出力端子６を経てＳＤＲＳＤＲＡＭ４２のＣＬＫ端子に出力する。

モード切り換え信号が、ＤＤＲＳＤＲＡＭモード時の場合、セレクタ３は、差動バッファ２の第１の出力Ｏ１を選択する状態になっている。差動バッファ２では、ＳＳＴＬ２バッファ１１において、クロック入力ＣＬＫをリファレンシャル電圧ＶＲＥＦによって識別してＳＳＴＬ２差動クロックＣＬＫ＋を第１の出力Ｏ１に発生し、セレクタ３は、出力Ｏ１のＳＳＴＬ２差動クロックＣＬＫ＋を、第１の出力端子５を経てＤＤＲＳＤＲＡＭ５１とＤＤＲＳＤＲＡＭ５２のそれぞれのＣＬＫ＋端子に並列に出力する。
モード切り換え信号が、ＤＤＲＳＤＲＡＭモード時の場合、セレクタ４Ａは、差動バッファ２の第２の出力Ｏ２を選択する状態になっている。差動バッファ２では、ＳＳＴＬ２バッファ１３において、クロック入力ＣＬＫをインバータ１２によって反転した信号を、リファレンシャル電圧ＶＲＥＦによって識別して差動クロックＣＬＫ−を出力Ｏ２に発生し、セレクタ４Ａは、出力Ｏ２のＳＳＴＬ２差動クロックＣＬＫ−を、第２の出力端子６を経てＤＤＲＳＤＲＡＭ５１とＤＤＲＳＤＲＡＭ５２のそれぞれのＣＬＫ−端子に並列に出力する。

このように、図４に示されたインタフェース回路によれば、ＳＤＲＳＤＲＡＭモード選択時には、第１の出力端子５と第２の出力端子６とにそれぞれ接続された２個のＳＤＲＳＤＲＡＭに、ＬＶＴＴＬレベルのシングル・クロックをそれぞれ供給することができるとともに、ＤＤＲＳＤＲＡＭモード選択時には、第１の出力端子５と第２の出力端子６とに接続された２個のＤＤＲＳＤＲＡＭに、ＳＳＴＬ２レベルの差動クロックを差動的に同時に供給することができる。

図５は、図４に示されたインタフェース回路における、ＬＶＴＴＬ駆動能力の切り換え例を示したものであって、駆動能力切り換え信号Ｓ０，Ｓ１の組み合わせに応じて、ＬＶＴＴＬバッファ１，ＬＶＴＴＬバッファ７の出力能力を切り換えることによって、第１の出力端子５に接続されたＳＤＲＳＤＲＡＭ４１と、第２の出力端子６に接続されたＳＤＲＳＤＲＡＭ４２とに対する駆動能力を、１倍から４倍まで４段階に切り換えられることが示されている。
この場合におけるＬＶＴＴＬバッファ１，７の駆動能力の切り換えは、例えば１個のＳＤＲＳＤＲＡＭを駆動できる能力を有する出力用トランジスタを４個設けておき、図５に示す真理値表のように、駆動能力切り換え信号Ｓ０，Ｓ１の１，０の組み合わせによって定まる２進数の値に応じて、並列に動作させるトランジスタの数を切り換えることによって行われる。
このように、この例のインタフェース回路では、第１の出力端子５および第２の出力端子６に接続される負荷であるＳＤＲＳＤＲＡＭの仕様に応じて、第１の出力端子５および第２の出力端子６のＬＶＴＴＬ駆動能力を変更することができる。

この例のインタフェース回路では、ＳＤＲＳＤＲＡＭモードを選択した場合でも、第１の出力端子５と第２の出力端子６には、それぞれ１個のＳＤＲＳＤＲＡＭが接続されるので、図１に示された第１実施例の場合のように、出力端子がノンコネクションとなることがないとともに、１つの出力端子には１個のＳＤＲＳＤＲＡＭのみが接続される。そのため、第１実施例の場合のように、１つのＬＶＴＴＬバッファが２つのＳＤＲＳＤＲＡＭを並列に駆動する必要がなく、第１実施例に比べて、ＬＶＴＴＬバッファの駆動能力が１／２ですみ、バッファサイズを節約することができる。従って、チップサイズもより小さくすることができる。

以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、この例のインタフェース回路では、ＬＶＴＴＬバッファの駆動能力を固定にして、駆動能力の切り換えを行わないようにしてもよい。

この発明のインタフェース回路は、シングル・クロックと差動クロックとを、ＳＤＲＳＤＲＡＭとＤＤＲＳＤＲＡＭとに切り換えて供給する場合に限らず、シングル・クロックで動作する任意のＬＳＩと差動クロックで動作する任意のＬＳＩとに切り換えて供給する場合にも適用することが可能である。

本発明のインタフェース回路の第１実施例の構成を示す図である。ＳＤＲＳＤＲＡＭ用シングル・クロックの生成と、ＤＤＲＳＤＲＡＭ用差動クロックの生成とを説明するための図である。同実施例におけるＬＶＴＴＬ駆動能力の切り換え例を示す図である。本発明のインタフェース回路の第２実施例の構成を示す図である。同実施例におけるＬＶＴＴＬ駆動能力の切り換え例を示す図である。

符号の説明

１ＬＶＴＴＬバッファ
２差動バッファ
３セレクタ
４，４Ａセレクタ
５出力端子
６出力端子
７ＬＶＴＴＬバッファ
１１ＳＳＴＬ２バッファ
１２インバータ
１３ＳＳＴＬ２バッファ
２１，２２，４１，４２ＳＤＲＳＤＲＡＭ
３１，３２，５１，５２ＤＤＲＳＤＲＡＭ

Claims

第１のモードでは、シングル・クロックを出力し、第２のモードでは、差動クロックを出力することを特徴とするインタフェース回路。
第１および第２のクロック出力端子を備え、前記第１のモードでは、第１のクロック出力端子からシングル・クロックを出力し、前記第２のモードでは、第１のクロック出力端子と第２のクロック出力端子から、それぞれ位相が反対の差動クロックを出力することを特徴とする請求項１記載のインタフェース回路。
シングル・クロックからなる入力クロックをバッファリングして出力するバッファと、前記入力クロックから互いに位相が反対の差動クロックを生成する差動バッファと、前記第１のモードで、前記バッファの出力クロックを第１および第２のシングル・クロックで動作する回路に並列に接続し、前記第２のモードで、前記差動バッファからの一方の位相の差動クロックを第１および第２の差動クロックで動作する回路の一方の差動クロック入力に接続する第１のセレクタと、前記第２のモードで、前記差動バッファからの他方の位相の差動クロックを前記第１および第２の差動クロックで動作する回路の他方の差動クロック入力に接続する第２のセレクタとを備えたことを特徴とする請求項２記載のインタフェース回路。
前記バッファが、４個の出力回路を有し、２つの信号の１，０の組み合わせに応じて変化する数の出力回路を並列に接続することによって、前記並列に接続された第１および第２のシングル・クロックで動作する回路に対する駆動能力を、１倍から４倍まで段階的に切り換え可能に構成されていることを特徴とする請求項３記載のインタフェース回路。
第１および第２のクロック出力端子を備え、前記第１のモードでは、第１のクロック出力端子と第２のクロック出力端子から、それぞれシングル・クロックを出力し、前記第２のモードでは、第１のクロック出力端子と第２のクロック出力端子から、それぞれ位相が反対の差動クロックを出力することを特徴とする請求項１記載のインタフェース回路。
シングル・クロックからなる入力クロックをバッファリングして出力する第１および第２のバッファと、前記入力クロックから互いに位相が反対の差動クロックを生成する差動バッファと、前記第１のモードで、前記第１のバッファの出力クロックを第１のシングル・クロックで動作する回路に接続し、前記第２のモードで、前記差動バッファからの一方の位相の差動クロックを第１および第２の差動クロックで動作する回路の一方の差動クロック入力に接続する第１のセレクタと、前記第１のモードで、前記第２のバッファの出力クロックを第２のシングル・クロックで動作する回路に接続し、前記第２のモードで、前記差動バッファからの他方の位相の差動クロックを第１および第２の差動クロックで動作する回路の他方の差動クロック入力に接続する第２のセレクタとを備えたことを特徴とする請求項５記載のインタフェース回路。
前記第１および第２のバッファが、それぞれ４個の出力回路を有し、２つの信号の１，０の組み合わせに応じて変化する数の出力回路を並列に接続することによって、前記第１および第２のシングル・クロックで動作する回路に対する駆動能力を、１倍から４倍まで段階的に切り換え可能に構成されていることを特徴とする請求項６記載のインタフェース回路。
前記バッファまたは第１および第２のバッファが、ＬＶＴＴＬ（Low Voltage Transistor Transistor Logic ）バッファであることを特徴とする請求項３，４，６，７のいずれか一記載のインタフェース回路。
前記差動バッファが、入力シングル・クロックを所定のリファレンシャル電圧で識別して前記一方の位相の差動クロックを出力する第３のバッファと、入力シングル・クロックを反転するインバータと、該インバータの出力を所定のリファレンシャル電圧で識別して前記他方の位相の差動クロックを出力する第４のバッファとからなることを特徴とする請求項３，４，６，７のいずれか一記載のインタフェース回路。
前記第３および第４のバッファが、ＳＳＴＬ（Stub Series terminated Transceiver Logic）２バッファであることを特徴とする請求項９記載のインタフェース回路。
前記第１および第２のシングル・クロックで動作する回路がＳＤＲ（Single Data Rate）ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であり、前記第１および第２の差動クロックで動作する回路がＤＤＲ（Double Data Rate）ＳＤＲＡＭであることを特徴とする請求項３，４，６，７，８，９，１０のいずれか一記載のインタフェース回路。