JP2015125564A - 半導体装置及び半導体装置における差動ストローブ信号のクロスポイントレベルの調整方法 - Google Patents

Abstract

【課題】半導体装置における差動信号のクロスポイントレベルを自動的に調整する。
【解決手段】本発明はＤＲＡＭ部とこれを制御するＡＳＩＣ部とを含む半導体装置において、ＡＳＩＣ部からＤＲＡＭ部の第１及び第２の差動入力バッファに差動信号を出力し、該差動信号の一方と基準電圧とに基づき第１の差動入力バッファより信号を出力するとともに、該差動信号の他方と該基準電圧とに基づき第２の差動入力バッファより信号を出力し、測定基準信号を出力し、第１及び第２の差動入力バッファから出力される各信号と該測定基準信号とに基づき各被評価信号を生成し、ＡＳＩＣ部が該測定基準信号の位相を初期値から所定量ずつシフトさせながら、該被評価信号の値に基づき、該差動信号のクロスポイントレベルが所定範囲内にあるかを判断し、該差動信号の位相関係を調整することで、該差動信号のクロスポイントレベルを調整する。
【選択図】 図１

Description

本発明は、半導体装置及び半導体装置における差動ストローブ信号のクロスポイントレベルの調整方法に関する。

ＤＲＡＭやＳＤＲＡＭ等の半導体メモリは、例えば、メモリコントローラ機能を備えたＡＳＩＣとともにオンボードされた半導体装置として構成される。半導体装置のデータ転送速度は、一般に、クロックの周波数（動作周波数）に依存するため、半導体装置の高速化の要求は、より高いクロック周波数の要求に拍車をかけている。このような状況の中、ＤＤＲ（Double-Data-Rate）型ＳＤＲＡＭが提唱され、広く普及されるに至っている。このＤＤＲ型ＳＤＲＡＭは、クロックのエッジの立ち上がり／立ち下がりの両方を用いて動作させることで、通常のＳＤＲＡＭの倍速でデータを転送することができる半導体装置である。これまでのところ、ＤＤＲ２やＤＤＲ３規格が実用化され、ＤＤＲ４規格もまた実用化されるものと期待されている。

このようなＤＤＲ２又はＤＤＲ３型ＳＤＲＡＭ等の半導体装置では、ＡＳＩＣとのインターフェースに、相互に位相が異なる２つの相補ストローブ信号（差動ストローブ信号）が用いられており、これによって、相補ストローブ信号のエッジの立ち上がり／立ち下がりによるクロスポイント周期を一定にし、安定的、ひいては高速なデータ転送を実現している。このようなインターフェースの仕様上、クロスポイントの電圧レベル（クロスポイントレベル）は、基準電圧ＶRefから所定の範囲内に収まる必要がある。

しかしながら、現実問題として、クロスポイントレベルは、例えば素子や伝送路の特性に起因するＳｋｅｗによって、仕様で定められた範囲内に収まらない場合があるという問題があった。即ち、例えば、図１４は、図１３に示す従来の半導体装置における差動ストローブ信号の例を示す図であるが、同図に示すように、ＡＳＩＣのＮ側出力バッファが出力したデータストローブ信号（ｄ）の位相がＰ側のもの（ｃ）に比べて遅れることによって、クロスポイントレベルは、（ｅ）点では電圧上限値を超え、（ｆ）点では電圧下限値を下回る現象が発生する。このようなクロスポイントレベルのずれは、半導体装置の誤動作等の原因になる。

このため、例えば下記特許文献１は、データストローブ信号のスルーレートを変更することなくデータストローブ信号のクロスポイントの電位を調整可能な半導体装置を開示する。具体的には、下記特許文献１の半導体装置は、外部クロックに基づき第１内部クロックを発生する発生回路と、第１内部クロックに基づき第２及び第３内部クロックを生成する分割回路であって、第３内部クロックの立ち上がり及び立ち下がりの少なくとも一方のタイミングを調整するエッジ調整回路を含む分割回路と、エッジ調整回路にエッジ調整信号を供給する調整情報保持部と、第２内部クロックに応じて第１データストローブ信号を発生し第３内部クロックに応じて第１データストローブ信号と位相が異なる第２データストローブ信号を発生する出力回路を備え、エッジ調整回路はエッジ調整信号に応じて第３内部クロックの立ち上がり及び立ち下がりの少なくとも一方のタイミングを可変に調整する。

特開２０１１-２２２０８０号公報

特許文献１に示すような従来の半導体装置では、相補データストローブ信号のクロスポイントの電位を外部のテスト装置等によって測定し、該測定した電位に基づいて外部からテストコード信号を供給し、内部クロックのエッジの立ち上がり／立ち下がりを調整する方法が採用されている。

しかしながら、かかる従来の調整方法は、外部のテスト装置等を用いていたため、１つの半導体装置内部で調整動作を自動的に完結させることができず、従って、調整のための工程が煩雑であった。

また、メモリコントローラ機能を備えたＡＳＩＣとＤＲＡＭ等とをオンボードした半導体装置においては、本来、ＡＳＩＣとＤＲＡＭ等との間の伝送路をも考慮して、差動信号のクロスポイントレベルが仕様に沿うように調整される必要があるが、従来の半導体装置ではこのような観点では調整がなされていなかった。即ち、例えば、半導体装置上でＡＳＩＣから出力された差動信号は、ＰＮ側それぞれの伝送路の配線容量等に起因して、ＤＲＡＭ等の入力端子で異なるＳｋｅｗが発生し、クロスポイントレベルがずれてしまうことがある。しかしながら、従来の半導体装置では、ＡＳＩＣ及びＤＲＡＭ等全体を含めて、その特性を考慮した調整がなされていなかった。

そこで、本発明は、ＡＳＩＣとＤＲＡＭ等とをオンボードした半導体装置において、差動ストローブ信号のクロスポイントレベルを自動的に調整する方法、及び該調整する機能を備えた半導体装置を提供することを目的とする。

より具体的には、本発明は、オンボードのＡＳＩＣとＤＲＡＭ等との間の伝送路及びＤＡＲＭ等自体の特性を考慮した、差動ストローブ信号に対するＤＲＡＭ等からのフィードバック信号を利用して、クロスポイントレベルを自動的に調整する方法、及び該調整する機能を備えた半導体装置を提供することを目的とする。

上記課題を解決するため、本発明は、以下の技術的特徴を含んで構成される。

即ち、ある観点に従う本発明は、ＤＲＡＭ部と、差動ストローブ信号を伝送するための一対の伝送路を介して該ＤＲＡＭ部に接続されたＡＳＩＣ部とを備える半導体装置であって、前記ＡＳＩＣ部は、前記ＤＲＡＭ部の動作を制御するためのメモリコントローラと、前記差動ストローブ信号を伝送するための前記一対の伝送路の少なくとも一方の伝送路上に配置され、該差動ストローブ信号の位相関係を調整可能に構成された第１の位相調整回路と、測定基準信号を伝送するための伝送路上に配置され、該測定基準信号の位相を所定量ずつシフト可能に構成された第２の位相調整回路と、を備え、前記ＤＲＡＭ部は、前記一対の伝送路の一方の伝送路に接続され、該ＤＲＡＭ部における基準電圧と前記差動ストローブ信号の一方の信号とに基づいて動作する第１の差動入力バッファと、前記一対の伝送路の他方の伝送路に接続され、前記基準電圧と前記差動ストローブ信号の他方の信号とに基づいて動作する第２の差動入力バッファと、前記第１の入力差動バッファ及び前記第２の入力差動バッファのそれぞれの出力と前記測定基準信号とに基づいて、被評価信号のそれぞれを生成し、出力する回路と、を備え、前記メモリコントローラは、前記第２の位相調整回路を制御して、前記測定基準信号の位相を初期値から前記所定量ずつシフトさせながら、前記ＤＲＡＭ部から出力される前記被評価信号の値に基づいて、前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まっているか否かを判断し、該判断の結果に従って、前記第１の位相調整回路を制御して前記差動ストローブ信号の位相関係を調整することによって、前記差動ストローブ信号のクロスポイントレベルを調整する、半導体装置である。

従って、本発明によれば、ＡＳＩＣとＤＲＡＭ等とをオンボードした半導体装置において、差動ストローブ信号のクロスポイントレベルを自動的に調整することができるようになる。

具体的には、前記メモリコントローラは、前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まっていないと判断する場合に、前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まるように、前記第１の位相調整回路を制御して前記差動ストローブ信号の位相関係を調整する。

また、前記メモリコントローラは、前記被評価信号のそれぞれの値が一致した場合に、前記クロスポイントレベルが所定の範囲内にないと判断することができる。

さらに、前記メモリコントローラは、前記クロスポイントレベルが所定の範囲内にないと判断する場合に、前記測定基準信号の位相を初期値にリセットした後、再度、該測定基準信号の位相を所定量ずつシフトさせることができる。

さらにまた、前記メモリコントローラは、前記測定基準信号の位相のシフト量が所定の上限値に達した場合に、前記差動ストローブ信号の位相関係の調整を終了することができる。

ここで、前記差動ストローブ信号は、差動クロック信号及び差動データ信号の少なくとも一方であり得る。

また、前記メモリコントローラは、前記差動クロック信号の位相関係の調整後、前記差動データ信号の位相関係の調整を行うように制御することができる。

また、前記メモリコントローラは、前記ＤＲＡＭ部のクロックモードがシングルエンド入力モードとなるように制御を行うことができる。

また、前記メモリコントローラは、前記差動データ信号の位相関係の調整を行う場合に、前記クロックモードが差動入力モードとなるように制御を行うことができる。

さらに、前記第１の位相調整回路は、前記差動ストローブ信号のうちの対応する信号の位相を所定量だけシフトすることにより、該差動ストローブ信号の位相関係を調整することができる。

また、ある観点に従う本発明は、ＤＲＡＭ部と該ＤＲＡＭ部の動作を制御するメモリコントローラを含むＡＳＩＣ部とを接続する、半導体装置のインターフェース構造であって、前記ＡＳＩＣ部は、前記メモリコントローラから出力される差動ストローブ信号を伝送するための一対の伝送路の少なくとも一方の伝送路上に配置され、該差動ストローブ信号の位相関係を調整可能に構成された第１の位相調整回路と、前記メモリコントローラから出力される測定基準信号を伝送するための伝送路上に配置され、該測定基準信号の位相を所定量ずつシフト可能に構成された第２の位相調整回路と、を備えるインターフェース部を備え、前記ＤＲＡＭ部は、前記一対の伝送路の一方の伝送路に接続され、該ＤＲＡＭ部における基準電圧と前記差動ストローブ信号の一方の信号とに基づいて動作する第１の差動入力バッファと、前記一対の伝送路の他方の伝送路に接続され、前記基準電圧と前記差動ストローブ信号の他方の信号とに基づいて動作する第２の差動入力バッファと、前記第１の入力差動バッファ及び前記第２の入力差動バッファのそれぞれの出力と前記測定基準信号とに基づいて、被評価信号のそれぞれを生成し、出力する回路と、を備えるインターフェース部を備え、前記第２の位相調整回路は、前記メモリコントローラの制御の下、前記測定基準信号の位相を初期値から前記所定量ずつシフトさせ、前記第１の位相調整回路は、前記メモリコントローラの制御の下、前記ＤＲＡＭ部から出力される前記被評価信号の値に基づいて前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まっていないと判断される場合に、前記差動ストローブ信号の位相関係を調整することによって、前記差動ストローブ信号のクロスポイントレベルを調整する、半導体装置のインターフェース構造である。

さらに、ある観点に従う本発明は、差動ストローブ信号により動作可能に構成されたＤＲＡＭであって、メモリコントローラから出力される差動ストローブ信号を伝送するための一対の伝送路の一方の伝送路に接続され、前記ＤＲＡＭの基準電圧と前記差動ストローブ信号の一方の信号とに基づいて動作する第１の差動入力バッファと、前記一対の伝送路の他方の伝送路に接続され、前記基準電圧と前記差動ストローブ信号の他方の信号とに基づいて動作する第２の差動入力バッファと、前記第１の入力差動バッファ及び前記第２の入力差動バッファのそれぞれの出力と前記測定基準信号とに基づいて、被評価信号のそれぞれを生成し、出力する回路と、を備える、ＤＲＡＭである。

さらにまた、ある観点に従う本発明は、ＤＲＡＭ部と、該ＤＲＡＭ部の動作を制御するメモリコントローラを含むＡＳＩＣ部とを含んで構成される半導体装置における差動ストローブ信号のクロスポイントレベルを調整するための方法であって、ＤＲＡＭ部に設けられた第１の差動入力バッファ及び第２の差動入力バッファに対して差動ストローブ信号を出力することと、前記差動ストローブ信号の一方の信号と前記ＤＲＡＭ部における基準電圧とに基づいて前記第１の差動入力バッファより信号を出力するとともに、前記差動ストローブ信号の他方の信号と前記ＤＲＡＭ部における基準電圧とに基づいて前記第２の差動入力バッファより信号を出力することと、測定基準信号を出力することと、前記第１の差動入力バッファ及び前記第２の差動入力バッファのそれぞれから出力される信号と前記測定基準信号とに基づいて、被評価信号のそれぞれを生成し、出力することと、を含み、前記メモリコントローラの制御の下、前記測定基準信号の位相を初期値から所定量ずつシフトさせながら、前記被評価信号の値に基づいて、前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まっているか否かを判断し、該判断の結果に従って、前記差動ストローブ信号の位相関係を調整することによって、前記差動ストローブ信号のクロスポイントレベルを調整する、方法である。

本発明によれば、ＡＳＩＣとＤＲＡＭ等とをオンボードした半導体装置において、差動ストローブ信号のクロスポイントレベルを自動的に調整することができ、従って、半導体装置の調整工程を簡略化できるようになる。

本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。

本発明の一実施形態に係る半導体装置の一例を説明するブロックダイアグラムである。 本発明の一実施形態に係る半導体装置における位相調整回路の一例を説明するためのブロックダイアグラムである。 本発明の一実施形態に係る半導体装置におけるキャリブレーションモードでの動作を概略的に説明するためのフローチャートである。 本発明の一実施形態に係る半導体装置におけるキャリブレーションモードでの動作を概略的に説明するためのフローチャートである。 本発明の一実施形態に係る半導体装置におけるキャリブレーションモードでの動作を概略的に説明するためのフローチャートである。 本発明の一実施形態に係る半導体装置におけるキャリブレーションモードでの動作を概略的に説明するためのフローチャートである。 本発明の一実施形態に係る半導体装置におけるキャリブレーションモードでの動作を概略的に説明するためのフローチャートである。 本発明の一実施形態に係る半導体装置におけるキャリブレーションモード動作時の信号のタイミングチャートの一例である。 本発明の一実施形態に係る半導体装置の一例を説明するブロックダイアグラムである。 本発明の一実施形態に係る半導体装置におけるキャリブレーションモードでの動作を概略的に説明するためのフローチャートである。 本発明の一実施形態に係る半導体装置におけるキャリブレーションモード動作時の信号のタイミングチャートの一例である。 本発明の一実施形態に係る半導体装置におけるキャリブレーションモード動作時の信号のタイミングチャートの一例である。 本発明の一の実施形態に係る半導体装置の一例を説明するブロックダイアグラムである。 本発明の一の実施形態に係る半導体装置における被評価信号の値を記録したテーブルの一例を示す図である。 本発明の一の実施形態に係る半導体装置の一例を説明するブロックダイアグラムである。 本発明の一の実施形態に係る半導体装置における差動ストローブ信号のキャリブレーション処理の結果の一例を説明するための図である。 従来の半導体装置のインターフェース構成を説明するための図である。 図１３に示す従来の半導体装置における差動ストローブ信号の例を示す図である。

次に、本発明の実施の形態について、図面を参照しつつ説明する。

［第１の実施形態］
図１は、本発明の一実施形態に係る半導体装置の一例を説明するブロックダイアグラムであり、特に、該半導体装置のインターフェース部分の構成の一例を示している。同図に示すように、本実施形態の半導体装置１０は、ＤＲＡＭ部２０と、ＡＳＩＣ部３０とを含んで１つボード上に一体的に構成された電子デバイスである。或いは、半導体装置１０は、ＤＲＡＭ部２０とＡＳＩＣ部３０とがパッケージされた電子デバイスであっても良い。ＤＲＡＭ部２０及びＡＳＩＣ部３０は、ボード上に配された伝送路（データバス）と接続したそれぞれのインターフェース部を介して相互に接続される（図中、全ての伝送路が図示されているわけではない。）。

ＤＲＡＭ部２０は、典型的には、相補ストローブ信号（差動ストローブ信号）によって動作するＤＤＲ型ＳＤＲＡＭである。差動ストローブ信号は、それぞれの位相が相補の関係にある一対のストローブ信号である。ＤＲＡＭ部２０は、例えば、基準電圧Ｖ_Refを生成するための定電圧源（図示せず）をその内部に含む。本実施形態では、ＤＲＡＭ部２０のインターフェース部は、後述するように、ＡＳＩＣ部３０の制御の下で差動ストローブ信号のクロスポイントレベルのずれを検出するための被評価信号を生成し、該生成した被評価信号をＡＳＩＣ部２０にフィードバックする機構を含む。

より具体的には、ＤＲＡＭ部２０は、そのインターフェース部において、例えば、差動ＩＯバッファ２１と、第１の差動入力バッファ２２ａと、第２の差動入力バッファ２２ｂと、複数のデータＩＯ部２３ａ〜２３ｃと、コントロールＩＯ部２４とを含む。これらのコンポーネント２１〜２４は、例えばラッチ回路２５ａ及び２５ｂ等の他のコンポーネントを介して図示のように接続される。

差動ＩＯバッファ２１は、入力される差動ストローブ信号を所定の係数（差動利得）で増幅する差動増幅回路である。例えば、差動ＩＯバッファ２１は、ＡＳＩＣ部３０から差動クロック信号を受け取る場合、これを所定の差動利得で増幅して、ＤＲＡＭ部２０の内部クロックとして出力する（図示せず）。

第１の差動入力バッファ２２ａは、基準電圧Ｖ_Refと、差動ＩＯバッファ２１に入力される差動ストローブ信号のうちの一方（例えばＰ（正）側）の信号とによって動作する差動増幅回路である。また、第２の差動入力バッファ２２ｂは、基準電圧Ｖ_Refと差動ＩＯバッファ２１に入力される差動ストローブ信号のうちの他方（例えばＮ（負）側）の信号とによって動作する差動増幅回路である。第１の差動入力バッファ２２ａ及び第２の差動入力バッファ２２ｂのそれぞれの出力は、ラッチ回路２５ａ及び２５ｂを介して、データＩＯ部２３ｃ及び２３ｂにそれぞれ入力される。

複数のデータＩＯ部２３ａ〜２３ｃは、ＡＳＩＣ部３０との間でデータ信号の入出力を行うためのバッファ回路である（例えば、既知のＤＲＡＭのＤＱ０〜ＤＱ２端子に対応する）。このうち、データＩＯ部２３ａは、ＡＳＩＣ部３０から後述する測定基準信号Ｓ_Refを受け取り、ラッチ回路２５ａ及び２５ｂに出力する。これにより、第１の差動入力バッファ２２ａ及び第２の差動入力バッファ２２ｂのそれぞれの出力は、測定基準信号Ｓ_Refの立ち上がりのタイミングでラッチされることになる。一方、データＩＯ部２３ｂ及び２３ｃは、該ラッチされた信号を受け取り、ＡＳＩＣ部３０に被評価信号Ｅ（即ち、Ｅ_n及びＥ_P）として出力する。

コントロールＩＯ部２４は、ＡＳＩＣ部３０との間でアドレス指定信号やコントロール信号の入出力を行うためのバッファ回路である（例えば、既知のＤＲＡＭのＣＭＤ端子に対応する。）。本実施形態では、ＤＲＡＭ部２０は、コントロールＩＯ部２４を介して受け取った所定の制御信号に基づいてモードレジスタ（図５参照）の値を書き換える。これにより、ＤＲＡＭ部３０は、該モードレジスタの値に従ったモードで動作することになる。本実施形態では、例えば、ノーマルモード及びキャリブレーションモードが用意されている。ノーマルモードは、ＤＲＡＭ部２０本来のメモリ機能を提供するためのモードである。また、キャリブレーションモードは、クロスポイントレベルが適正な範囲に収まるように該クロスポイントレベルを調整するためのモードである。キャリブレーションモードは、例えば、ノーマルモードによる実行に先だって、実行される。或いは、半導体装置１０の製品出荷前に実行されても良い。

ＡＳＩＣ部３０は、ＤＲＡＭ部２０の動作を統括的に制御するメモリコントローラ３１を含んで構成される。典型的には、ＡＳＩＣ部３０は、メモリコントローラ３１の制御の下、差動ストローブ信号を用いて、ＤＲＡＭ部２０のメモリセルからデータの読み出し／メモリセルにデータの書き込みを行う。また、ＡＳＩＣ部３０は、メモリコントローラ３１の制御の下、メモリセルのリフレッシュ動作も行う。さらに本実施形態では、ＡＳＩＣ部３０は、後述するように、メモリコントローラ３１の制御の下、ＤＲＡＭ部２０をキャリブレーションモードで動作させて、差動ストローブ信号に従ってＤＲＡＭ部２０により生成されるフィードバック信号（被評価信号Ｅ_P及びＥ_n）に基づいて、差動ストローブ信号のクロスポイントレベルのずれを検出し、これが適正な範囲に収まるように調整するキャリブレーションを行う。クロスポイントレベルの検出・調整は、例えば、差動ストローブ信号間の位相関係を調整、即ち、差動ストローブ信号のうちの少なくとも一方の信号の位相をシフトすることにより行われる。本実施形態では、ＡＳＩＣ部３０のインターフェース部にキャリブレーション機能が設けられている。

即ち、本実施形態のＡＳＩＣ部３０のインターフェース部は、例えば、位相調整回路３２ａ〜３２ｃと、出力バッファ部３３ａ及び３３ｂと、複数のデータＩＯ部３４ａ〜３４ｃと、コントロールＩＯ部３５を含んで構成される。

位相調整回路３２ａ〜３２ｃは、メモリコントローラ３１の制御の下、入力される信号の位相をシフトするための回路である。位相調整回路３２ａは、メモリコントローラ３１から入力される差動ストローブ信号のうちのＰ側信号の位相をシフトする一方、位相調整回路３２ｂは、Ｎ側信号の位相をシフトすることができるように、伝送路上にそれぞれ配置される。また、位相調整回路３２ｃは、メモリコントローラ３１からの測定基準信号Ｓ_Refの伝送路上に配置される。位相調整回路３２ａ及び３２ｂによる出力は、出力バッファ３３ａ及び３３ｂにそれぞれ入力され、また、位相調整回路３２ｃによる出力は、データＩＯ部３４ａに入力される。なお、位相調整回路３２が伝送路上に配置されることにより、実際上、僅かな遅延が生じてしまう可能性があるが、ＤＲＡＭ部２０に対する信号の相対的遅延が確保されれば良く、設計上、特に問題になることはない。

出力バッファ部３３ａ及び３３ｂは、ＤＲＡＭ部２０との間でデータ信号の入出力を行うためのバッファ回路である。即ち、出力バッファ部３３ａ及び３３ｂは、ＤＲＡＭ部２０の差動ＩＯバッファ２１に接続される。さらに、本実施形態では、出力バッファ部３３ａは、第１の差動入力バッファ２２ａに接続され、出力バッファ部３３ｂは、第２の差動入力バッファ２２ｂに接続される。

データＩＯ部３４ａ〜３４ｃもまた、ＤＲＡＭ部２０との間でデータ信号の入出力を行うためのバッファ回路である。本実施形態では、データＩＯ部３４ａは、ＤＲＡＭ部２０のデータＩＯ部２３ａに接続される。また、データＩＯ部３４ｂ及び３４ｃは、ＤＲＡＭ部２０のデータＩＯ部２３ｂ及び２３ｃにそれぞれ接続される。

図２は、本発明の一実施形態に係る半導体装置における位相調整回路の一例を説明するためのブロックダイアグラムである。前述の位相調整回路３２ａ〜３２ｃはいずれも同一の構成を採用でき、例えば既知のＤＬＬ回路を用いて構成することができる。

即ち、同図に示すように、位相調整回路３２は、マスターＤＬＬ部３２１と、スレーブＤＬＬ部３２２とを含んで構成される。また、位相調整回路３２は、デューティ調整部３２３を含んでも良い。位相調整回路３２は、データ信号の立ち上がり／立ち下がりを、メモリコントローラ３１から与えられる遅延設定信号に基づいて、補正パラメータ（補正信号）を用いて例えば遅延させた後、該遅延させた信号のデューティ比を調整し、出力する。データ信号は、例えばＤＲＡＭ部２０に供給されるべき差動クロック信号を構成する一方の信号である。或いは、ＤＲＡＭ部２０のＤＱ端子に入力される差動データストローブ信号であっても良い。

より具体的には、マスターＤＬＬ部３２１は、例えば可変遅延セルを含んで構成され、入力される基準クロックに同期した所定の位相分だけ遅延した補正信号を生成し、スレーブＤＬＬ部３２２に出力する。所定の位相分は、例えばデータ信号の１周期に対する可変遅延セルの段数により決定される。換言すれば、位相調整回路３２の最小分解能は可変遅延セルの性能に依存しうる。スレーブＤＬＬ部３２２は、例えば可変遅延セルを含んで構成され、該補正信号とメモリコントローラ３１から与えられる遅延設定信号とに基づいて決定される可変遅延セルの段数に従ってデータ信号を遅延させ、位相調整された信号としてデューティ調整部３２３に出力する。メモリコントローラ３１は、例えば、初期値に対してどれだけ位相を遅延させたかを記録する内部レジスタを備える。

上記では、データ信号の立ち上がり／立ち下がりの組に対して時間的にずらす位相調整回路３２の例を説明したが、これに限られるものではない。他の例として、位相調整回路３２は、データ信号の立ち上がり／立ち下がりのそれぞれを独立に遅延させる構成であっても良い。この場合には、例えばスレーブＤＬＬ部３２２は、立ち上がり遅延設定信号及び立ち下がり遅延設定信号をそれぞれ受け取り、データ信号の立ち上がり及び立ち下がりのそれぞれについて位相をずらすように構成される。

さらに、位相調整回路３２は、多相クロック選択方式により入力信号の立ち上がり／立ち下がりを遅延させる構成であっても良い。かかる位相調整回路３２は、例えば、基準クロックに対して２倍の周波数を有する１２相クロックについて、出力されるべき位相クロックをマルチプレクサにより選択することにより、データ信号の位相を調整する。この場合もまた、位相調整回路３２は、データ信号の立ち上がり／立ち下がりを独立に遅延させるように構成されても良い。

なお、差動ストローブ信号に対する位相調整回路３２ａ及び３２ｂの最小分解能をそれぞれ異ならせることによって、より小さな分解能が得られる。例えば、位相調整回路３２ａの最小分解能が１０ピコ秒で位相調整回路３２ｂのそれが１５ピコ秒である場合、位相調整回路３２ａ及び３２ｂの双方を用いて位相をシフトさせることで、位相関係は５ピコ秒単位で調整が可能になる。

図３Ａ乃至図３Ｅは、本発明の一実施形態に係る半導体装置におけるキャリブレーションモードでの動作を概略的に説明するためのフローチャートである。

同図Ａに示すように、まず、ＡＳＩＣ部３０は、ＤＲＡＭ部２０に対してキャリブレーションモード実行コマンドに従う制御信号を出力し、これを受けて、ＤＲＡＭ部２０のモードレジスタが書き換えられ、ＤＲＡＭ部２０はキャリブレーションモードに移行する（Ｓ３０１Ａ）。

次に、ＡＳＩＣ部３０は、メモリコントローラ３１の制御の下、差動クロック信号ＣＬＫのクロスポイントに対する、測定基準信号Ｓ_Refの測定範囲を決定する（Ｓ３０２Ａ〜Ｓ３０５Ａ）。

具体的には、ＡＳＩＣ部３０は、例えばメモリコントローラ３１の内部レジスタに格納されている値に基づいて、測定基準信号Ｓ_Refの測定範囲を取得するか否かを判断する（Ｓ３０２Ａ）。ＡＳＩＣ部３０は、内部レジスタに格納されている値に基づいて、測定基準信号Ｓ_Refの測定範囲を取得すると判断する場合（Ｓ３０２ＡのＹｅｓ）、差動クロック信号ＣＬＫと測定基準信号Ｓ_Refとの位相関係を測定する（Ｓ３０３Ａ）。差動クロック信号ＣＬＫと測定基準信号Ｓ_Refとの位相関係の測定は、例えば差動クロック信号ＣＬＫのクロスポイントに対して、測定基準信号Ｓ_Refのストローブ位置を所定量ずつシフトさせながら、被評価信号Ｅの値を参照することにより行われる。該位相関係の測定処理の詳細については、図３Ｂを参照して説明される。次に、ＡＳＩＣ部３０は、該測定された位相関係に従って測定基準信号Ｓ_Refの測定範囲を決定する（Ｓ３０４Ａ）。つまり、ＡＳＩＣ部３０は、位相関係を測定した結果得られる位相シフト量に基づく位相を基準に、所定量早めた位相から所定量遅延させた位相までを、測定基準信号Ｓ_Refの測定範囲として決定する（Ｓ３０４Ａ）。これに対して、ＡＳＩＣ部３０は、メモリコントローラ３１の内部レジスタに予め格納されている値に基づいて、測定基準信号Ｓ_Refの測定範囲を取得しないと判断する場合（Ｓ３０２ＡのＮｏ）、予め定められた範囲を、測定基準信号Ｓ_Refの測定範囲として決定する（Ｓ３０５Ａ）。決定された測定基準信号Ｓ_Refの測定範囲は、例えばメモリコントローラ３１の内部レジスタに格納される。

次に、ＡＳＩＣ部３０は、差動クロック信号ＣＬＫのクロスポイントレベルのキャリブレーション処理を実行する（Ｓ３０６Ａ〜Ｓ３０９Ａ）。キャリブレーション処理は、例えば、内部レジスタに予め格納されている値に従って、差動クロック信号ＣＬＫの立ち上がりエッジ及び／又は及び立ち下がりエッジに対して行うか否かが判断される。キャリブレーション処理の詳細については、図３Ｃ〜図３Ｅを参照して説明される。

図３Ｂは、本発明の一実施形態に係る半導体装置におけるキャリブレーションモードでの動作を概略的に説明するためのフローチャートであり、図３ＡにおけるステップＳ３０３Ａの処理の詳細を示している。

同図を参照して、ＡＳＩＣ部３０は、まず、差動クロック信号ＣＬＫの出力を開始し（Ｓ３０１Ｂ）、続いて、現在の位相シフト量に従って測定基準信号Ｓ_Refを出力する（Ｓ３０２Ｂ）。位相シフト量は、例えば初期値が０に設定されている。ＤＲＡＭ部２０では、第１の差動入力バッファ２２ａが、基準電圧Ｖ_Refと差動クロック信号ＣＬＫのうちのＰ側信号ＣＬＫ_Pとに基づく差動増幅信号ＣＬＫ_P-diffをラッチ回路２５ａに出力し、ラッチ回路２５ａは、測定基準信号Ｓ_Refの立ち上がりのタイミングで該差動増幅信号ＣＬＫ_P-diffをラッチする。ラッチされた差動増幅信号ＣＬＫ_P-diffは、データＩＯ部２３ｃを介して、ＡＳＩＣ部２０に被評価信号Ｅ_Pとしてフィードバックされる。同様に、第２の差動入力バッファ２２ｂが、基準電圧Ｖ_Refと差動クロック信号ＣＬＫのうちのＮ側信号ＣＬＫ_Nとに基づく差動増幅信号ＣＬＫ_N-diffをラッチ回路２５ｂに出力し、ラッチ回路２５ｂは、測定基準信号Ｓ_Refの立ち上がりのタイミングで該差動増幅信号ＣＬＫ_N-diffをラッチする。ラッチされた差動増幅信号ＣＬＫ_N-diffは、データＩＯ部２３ｂを介して、ＡＳＩＣ部２０に被評価信号Ｅ_nとしてフィードバックされる。

かかる状態において、ＡＳＩＣ部３０は、被評価信号Ｅ_P＝「Ｌ」かつＥ_n＝「Ｈ」であるか否かを判断する（Ｓ３０３Ｂ）。つまり、被評価信号Ｅ_P＝「Ｌ」かつＥ_n＝「Ｈ」の場合、測定基準信号Ｓ_Refのストローブ位置が、差動クロック信号ＣＬＫのクロスポイントよりも時間的に前にあることを意味する。ＡＳＩＣ部３０は、被評価信号Ｅ_P＝「Ｌ」かつＥ_n＝「Ｈ」でないと判断する場合、測定基準信号Ｓ_Refの出力位置を所定量ずつ前にシフトさせながら、差動クロック信号ＣＬＫのクロスポイントよりも時間的に前に来るように調整する（Ｓ３０４Ｂ）。測定基準信号Ｓ_Refのストローブ位置は、例えばメモリコントローラ部３１の内部レジスタに格納される。ＡＳＩＣ部３０は、信号品質の安定性の観点から、典型的には、該被評価信号Ｅ_P及びＥ_nを受け取ってから所定の時間（例えば数ナノ〜数十ナノ秒程度）経過後にチェックする。

測定基準信号Ｓ_Refのストローブ位置が差動クロック信号ＣＬＫのクロスポイントよりも時間的に前に調整された後、ＡＳＩＣ部３０は、差動クロックＣＬＫのクロスポイントに対して測定基準信号Ｓ_Refのストローブ位置が略一致するように、該出力開始位置をシフトさせる（Ｓ３０５Ｂ〜Ｓ３０７Ｂ）。

即ち、ＡＳＩＣ部３０は、測定基準信号Ｓ_Refの出力を開始し、上述したように、フィードバックされる被評価信号Ｅ_P及びＥ_nを受け取る。ＡＳＩＣ部３０は、ＡＳＩＣ部３０は、被評価信号Ｅ_P＝「Ｌ」かつＥ_n＝「Ｈ」であるか否かを判断する（Ｓ３０６Ｂ）。

ＡＳＩＣ部３０は、被評価信号Ｅ_P＝「Ｌ」かつＥ_n＝「Ｈ」であると判断する場合（Ｓ３０６ＢのＹｅｓ）、測定基準信号Ｓ_Refのストローブ位置を所定量だけ後ろにシフトし（Ｓ３０７Ｂ）、ステップＳ３０５Ｂに戻り、ストローブ位置をシフトさせた測定基準信号Ｓ_Refに基づいてフィードバックされる被評価信号Ｅ_P及びＥ_nについて、同様に、チェックを行う。

一方、ＡＳＩＣ部３０は、被評価信号Ｅ_P＝「Ｌ」かつＥ_n＝「Ｈ」でないと判断する場合（Ｓ３０６ＢのＮｏ）、測定基準信号Ｓ_Refのストローブ位置と差動クロックＣＬＫのクロスポイントとが略一致したとみなし、測定基準信号Ｓ_Refの位相シフト量をメモリコントローラ部３１の内部レジスタに保存する（Ｓ３０８Ｂ）。このようにして、差動クロック信号ＣＬＫと測定基準信号Ｓ_Refとの位相関係を測定する処理は終了する。

上述した、差動クロック信号ＣＬＫと測定基準信号Ｓ_Refとの位相関係を測定する処理は、差動クロック信号ＣＬＫの立ち上がりエッジのキャリブレーションに対応しており、該信号の立ち下がりエッジのキャリブレーションには対応していない。該信号の立ち下がりエッジのキャリブレーションに対する該処理は、上述した差動クロック信号ＣＬＫの立ち上がり時のキャリブレーションに対応する該処理の結果を元に算出しても良いし、別途類似の処理を行っても良い。

図３Ｃ乃至図３Ｅは、本発明の一実施形態に係る半導体装置におけるキャリブレーションモードでの動作を概略的に説明するためのフローチャートであり、図３ＡにおけるステップＳ３０６Ａ及びＳ３０８Ａの詳細を示している。

同図を参照して、ＡＳＩＣ部３０は、まず、差動クロック信号ＣＬＫの出力を開始する（Ｓ３０１Ｃ）。次に、ＡＳＩＣ部３０は、後述する処理Ａ及び処理Ｂをそれぞれ１回以上行ったか否かをチェックする（Ｓ３０２Ｃ）。ＡＳＩＣ部３０は、処理Ａ及び処理Ｂの少なくともいずれかを１回以上行っていないと判断する場合（Ｓ３０２ＣのＮｏ）、測定基準信号Ｓ_Refの出力を開始し、フィードバックされる被評価信号Ｅ_P及びＥ_nを受け取る（Ｓ３０３Ｃ）。

かかる状態で、ＡＳＩＣ部３０は、被評価信号Ｅ_Pの値とＥ_nの値とが一致しないと判断する場合（Ｓ３０４ＣのＮｏ）、測定基準信号Ｓ_Refのストローブ位置を所定量だけシフトさせ、これを出力するとともに（Ｓ３０５Ｃ）、これまでの総位相シフト量が所定の上限値を超えているか否かをチェックする（Ｓ３０６Ｃ）。ＡＳＩＣ部３０は、測定基準信号Ｓ_Refの総位相シフト量が、決定された測定範囲を超えていないと判断する場合（Ｓ３０６ＣのＮｏ）、ステップＳ３０２Ｃの処理に戻る。即ち、ＡＳＩＣ部３０は、所定のシフト量だけ位相を遅延させた測定基準信号Ｓ_Refに基づいてフィードバックされる被評価信号Ｅ_P及びＥ_nについて、同様に、チェックを行う。

一方、ＡＳＩＣ部３０は、被評価信号Ｅ_Pの値とＥ_nの値とが一致すると判断する場合（Ｓ３０４ＣのＹｅｓ）、差動クロック信号ＣＬＫのクロスポイントレベルが適正範囲に収まっていないとみなされるため、差動クロック信号ＣＬＫ_PとＣＬＫ_Nとの間の位相関係を調整する（Ｓ３０７Ｃ〜Ｓ３１０Ｃ）。

即ち、ＡＳＩＣ部３０は、被評価信号Ｅ_P＝「Ｈ」かつＥ_n＝「Ｈ」であるか否かを判断する（Ｓ３０７Ｃ）。ＡＳＩＣ部３０は、被評価信号Ｅ_P＝「Ｈ」かつＥ_n＝「Ｈ」であると判断する場合（Ｓ３０７ＣのＹｅｓ）、差動クロック信号ＣＬＫのクロスポイントレベルを低下させるように、差動クロック信号ＣＬＫ_PとＣＬＫ_Nとの間の位相関係を調整する（処理Ａ：Ｓ３０８Ｃ）。

即ち、同図３Ｄに示すように、ＡＳＩＣ部３０は、メモリコントロール部３１の制御に基づいて、キャリブレーションモードが立ち上がり時であるか否かを判断する（Ｓ３０１Ｄ）。ＡＳＩＣ部３０は、キャリブレーションモードが立ち上がりエッジ時のモードであると判断した場合（Ｓ３０１ＤのＹｅｓ）、差動クロック信号の一方の信号の立ち上がり位置に対して、他方の信号の立ち下がり位置を早める（Ｓ３０２Ｄ）。具体的には、ＡＳＩＣ部３０は、例えば差動クロック信号ＣＬＫ_Pの立ち上がり位置を所定量だけ遅らせる。或いは、差動クロック信号ＣＬＫ_Nの立ち下がり位置を所定量だけ早めるようにしても良い。さらには、差動クロック信号ＣＬＫ_Pの立ち上がり位置を所定量だけ遅らせるとともに、差動クロック信号ＣＬＫ_Nの立ち下がり位置を所定量だけ早めるようにしても良い。

一方、ＡＳＩＣ部３０は、キャリブレーションモードが立ち上がりエッジ時のモードでないと判断した場合（Ｓ３０１ＤのＮｏ）、差動クロック信号の一方の信号の立ち下がり位置に対して、他方の信号の立ち上がり位置を遅らせる（Ｓ３０３Ｄ）。具体的には、ＡＳＩＣ部３０は、例えば差動クロック信号ＣＬＫ_Pの立ち下がり位置を所定量だけ早める。或いは、又は差動クロック信号ＣＬＫ_Nの立ち上がり位置を所定量だけ遅らせるようにしても良い。さらには、差動クロック信号ＣＬＫ_Pの立ち上がり位置を所定量だけ早めるとともに、差動クロック信号ＣＬＫ_Nの立ち下がり位置を所定量だけ遅らせるようにしても良い。

図３Ｃに戻り、一方、ＡＳＩＣ部３０は、被評価信号Ｅ_P＝「Ｈ」かつＥ_n＝「Ｈ」でないと判断する場合（Ｓ３０７ＣのＮｏ）、差動クロック信号ＣＬＫのクロスポイントレベルを上昇させるように、差動クロック信号ＣＬＫ_PとＣＬＫ_Nとの間の位相関係を調整する（処理Ｂ：Ｓ３０９Ｃ）。

即ち、同図３Ｅに示すように、ＡＳＩＣ部３０は、メモリコントロール部３１の制御に基づいて、キャリブレーションモードが立ち上がり時であるか否かを判断する（Ｓ３０１Ｅ）。ＡＳＩＣ部３０は、キャリブレーションモードが立ち上がりエッジ時のモードであると判断した場合（Ｓ３０１ＥのＹｅｓ）、差動クロック信号の一方の信号の立ち上がり位置に対して、他方の信号の立ち下がり位置を遅らせる（Ｓ３０２Ｅ）。より具体的には、ＡＳＩＣ部３０は、例えば差動クロック信号ＣＬＫ_Pの立ち上がり位置を所定量だけ進める。或いは、差動クロック信号ＣＬＫ_Nの立ち下がり位置を所定量だけ遅らせるようにしても良い。さらには、差動クロック信号ＣＬＫ_Pの立ち上がり位置を所定量だけ進めるとともに、差動クロック信号ＣＬＫ_Nの立ち下がり位置を所定量だけ遅らせるようにしても良い。

一方、ＡＳＩＣ部３０は、キャリブレーションモードが立ち上がりエッジ時のモードでないと判断した場合（Ｓ３０１ＥのＮｏ）、差動クロック信号の一方の信号の立ち下がり位置に対して、他方の信号の立ち上がり位置を早める（Ｓ３０３Ｅ）。具体的には、ＡＳＩＣ部３０は、例えば差動クロック信号ＣＬＫ_Pの立ち下がり位置を所定量だけ遅らせる。或いは、又は差動クロック信号ＣＬＫ_Nの立ち上がり位置を所定量だけ進めるようにしても良い。さらには、差動クロック信号ＣＬＫ_Pの立ち上がり位置を所定量だけ遅らせるとともに、差動クロック信号ＣＬＫ_Nの立ち下がり位置を所定量だけ進めるようにしても良い。

図３Ｃに戻り、ＡＳＩＣ部３０は、差動クロック信号ＣＬＫのクロスポイントレベルの調整の処理（Ｓ３０８Ｃ：処理Ａ、又はＳ３０９Ｃ：処理Ｂ）を行った後、測定基準信号Ｓ_Refの位相シフト量を初期値に戻すためリセットし、または所定量だけシフト量を巻き戻し（Ｓ３１０Ｃ）、位相の調整を行った差動クロック信号ＣＬＫのクロスポイントレベルのずれを同様にチェックするため、ステップＳ３０２Ｃの処理に戻る。

ＡＳＩＣ部３０は、以上の処理を繰り返しながら、キャリブレーション対象の差動クロック信号ＣＬＫのクロスポイントレベルのずれを検出、調整する。ＡＳＩＣ部３０は、例えば測定基準信号Ｓ_Refの位相のシフト量の分解能などの要因で該レベルを適正な範囲に収めることができないと判断する場合（Ｓ３０２ＣのＹｅｓ）、又は被評価信号Ｅ_P及びＥ_nどうしの値が一致せず（Ｓ３０４ＣのＮｏ）、測定基準信号位相Ｓ_Refの総シフト量が所定の上限値を超えていると判断する場合（ＳＳ０６ＣのＹｅｓ）、該レベルのずれがないものとして、キャリブレーションモードを終了する。

図４は、本発明の一実施形態に係る半導体装置におけるキャリブレーションモード動作時の信号のタイミングチャートの一例を示す。

即ち、同図は、図中左側に示されたある時点Ｔ₁において、差動クロック信号ＣＬＫ_P及びＣＬＫ_Nに対する被評価信号Ｅ_P及びＥ_nの値はそれぞれ、「Ｌ」及び「Ｈ」であることを示している。従って、時点Ｔ₁においては、被評価信号Ｅ_P及びＥ_nの値は一致していないので、ＡＳＩＣ部３０は、測定基準信号Ｓ_Refの位相を所定量だけシフトし、同様に、被評価信号Ｅ_P及びＥ_nの値を比較する。図中右側に示されたある時点Ｔ_n（即ち、該シフトが所定回数行われた時点）においては、差動クロック信号ＣＬＫ_P及びＣＬＫ_Nに対する被評価信号Ｅ_P及びＥ_nの値はそれぞれ、「Ｈ」及び「Ｈ」である。従って、時点Ｔｎにおいては、被評価信号Ｅ_P及びＥ_nの値は一致しているので、ＡＳＩＣ部３０は、差動クロック信号ＣＬＫ_P及びＣＬＫ_NのクロスポイントレベルがＶ_refから所定範囲にないことを検出する。ＡＳＩＣ部３０は、クロスポイントレベルがＶ_refから所定範囲にないことを検出すると、差動クロック信号ＣＬＫ_P及びＣＬＫ_Nのうちの少なくとも一方の位相を所定量だけシフトさせ、同様のチェックを繰り返す。

なお、本実施形態において、ＡＳＩＣ部３０は、位相調整回路３２ａ及び３２ｂを含んでいるが、差動クロック信号の位相関係を調整する観点から、どちらか一方を省略するように構成されても良い。ただし、一方の位相調整回路３２の省略による伝送路間の不整合を回避するため、一方の伝送路上にダミーの遅延回路が設けられても良い。また、上述したように、位相調整回路３２ａ及び３２ｂの最小分解能の差を用いて、より小さな分解能で位相量を調整できるようにしても良い。

［第２の実施形態］
本実施形態は、上記第１の実施形態の変形であり、ＤＲＡＭ部２０に対する差動ストローブ信号のうち、差動クロック信号ＣＬＫ及び差動データストローブ信号ＤＱＳのクロスポイントレベルを調整する例を開示する。

図５は、本発明の第２の実施形態に係る半導体装置の一例を説明するブロックダイアグラムである。同図から明らかなように、本実施形態の半導体装置１０は、図１に示した半導体装置１０に対して、差動データストローブ信号ＤＱＳに対するキャリブレーション機構を追加した点が異なっている。同図において、図１に示した構成要素と同様のものについては、同様の符号を付し、適宜、その説明を省略する。

即ち、同図に示すように、本実施形態のＤＲＡＭ部２０は、差動データストローブ信号ＤＱＳに対するキャリブレーションのための差動ＩＯバッファ２１と、第１の差動入力バッファ２２ａ及び第２の差動入力バッファ２２ｂとをさらに含んで構成される。また、ＤＲＡＭ部２０は、モードレジスタ２６を含んでいる。さらに、ＤＲＡＭ部２０には、キャリブレーションを行う信号を選択できるよう、マルチプレクサ２７ａ〜２７ｅが設けられている。ＡＳＩＣ部３０も同様に、位相調整回路３２ｄ及び３２ｅと、データバッファ３３ｄ及３３ｅ（符号３３ｃは使用せず）とをさらに含んで構成される。本実施形態のＤＲＡＭ部２０は、クロックモードとして、シングルエンド入力モードと差動モードとが備えられているものとする。クロックモードの選択は、例えばＡＳＩＣ部２０からのコマンドに基づく制御信号によって行われる。即ち、ＤＲＡＭ部２０内のモードレジスタ２６をＣＫ＿ＳＥＬ＝０とすることにより、ＤＲＡＭ部２０のクロックモードは、シングルエンド入力モードとなる。

次に、図５に示した本実施形態の半導体装置１０におけるキャリブレーション動作を、図６〜図８を参照しつつ説明する。

図６は、本発明の一実施形態に係る半導体装置におけるキャリブレーションモードでの動作を概略的に説明するためのフローチャートである。

図.5の、半導体装置１０は、電源が供給されると、ＡＳＩＣ部３０が起動し、ＡＳＩＣ部３０は、ＤＲＡＭ部２０のクロックモードをシングルエンド入力モードに設定するとともに（Ｓ６０１）、ＡＳＩＣ部３０が出力する差動クロック信号ＣＬＫの周波数を低速に設定する（Ｓ６０２）。上述したように、ＤＲＡＭ部２０内のモードレジスタ２６をＣＫ＿ＳＥＬ＝０とすることにより、ＤＲＡＭ部２０のクロックモードは、シングルエンド入力モードとなる。

次に、ＡＳＩＣ部３０は、差動クロック信号ＣＬＫのキャリブレーションを行うよう、ＤＲＡＭ部２０に対して制御信号を出力する。これを受けて、ＤＲＡＭ部２０のモードレジスタ２６は、Ｏｕｔ＿ｄａｔａ＿ｓｅｌ＝１、かつ、Ｏｕｔ＿ｍｏｄｅ＿ｓｅｌ＝１となり、ＤＲＡＭ部２０は、測定基準信号Ｓ_Refに従って、差動クロック信号ＣＬＫ_P及びＣＬＫ_Nに対応する被評価信号Ｅ_P及びＥ_nを、非同期に、データＩＯ部２３ｃ及び２３ｂから出力するパスが構築される。これにより、ＡＳＩＣ部３０は、差動クロック信号ＣＬＫ_P及びＣＬＫ_Nに対するキャリブレーションを行う（Ｓ６０３）。キャリブレーションは、図３Ａに示したステップに従って行われる。即ち、上述したように、ＡＳＩＣ部３０は、例えば図７や図８に示すように、測定基準信号Ｓ_Refの位相を所定量だけシフトしていくことにより、クロスポイントレベルのずれをスキャンし、被評価信号Ｅ_P及びＥ_nの値を得る。即ち、図７の中央部は、被評価信号Ｅ_P及びＥ_nの両方の値が「Ｈ」であるため、ＡＳＩＣ部３０は、クロスポイントレベルが基準電圧Ｖ_Refよりも高いと判断する例を示し、また、図８の中央部は、被評価信号Ｅ_P及びＥ_nの両方の値が「Ｌ」であるため、ＡＳＩＣ部３０は、クロスポイントレベルが基準電圧Ｖ_Refよりも低いと判断する例を示している。これにより、ＡＳＩＣ部３０は、差動クロック信号ＣＬＫ_P及びＣＬＫ_Nの位相関係を調整し、同様に、クロスポイントレベルのずれをスキャンする。

図６に戻り、差動クロック信号ＣＬＫに対するキャリブレーションが終了すると、ＡＳＩＣ部３０は、次に、差動データストローブ信号ＤＱＳに対するキャリブレーションを行うため、ＤＲＡＭ部２０のクロックモードを差動入力モードに設定するとともに（Ｓ６０４）、ＡＳＩＣ部３０が出力する差動クロック信号ＣＬＫの周波数を通常速モードに設定する（Ｓ６０５）。即ち、モードレジスタ２６をＣＫ＿ＳＥＬ＝１とすることにより、ＤＲＡＭ部２０のクロックモードは、差動入力モードとなる。また、周波数の変更は、例えば、ＤＤＲ３型ＳＤＲＡＭにおける“Ｉｎｐｕｔ ｃｌｏｃｋ ｆｒｅｑｕｅｎｃｙ ｃｈａｎｇｅ”の手順に従って行われても良い。この手順では、一度、クロックイネーブル信号ＣＫＥの値が「Ｌ」に設定された後、「Ｈ」に設定されることにより、新しい周波数で動作するようになっている。

続いて、ＡＳＩＣ部３０は、差動データストローブ信号ＤＱＳのキャリブレーションを行うよう、ＤＲＡＭ部２０に対して制御信号を出力する。これを受けて、ＤＲＡＭ部２０のモードレジスタ２６は、Ｏｕｔ＿ｄａｔａ＿ｓｅｌ＝０、かつ、Ｏｕｔ＿ｍｏｄｅ＿ｓｅｌ＝０となり、ＤＲＡＭ部２０は、測定基準信号Ｓ_Refに従って、差動データストローブ信号ＤＱＳ_P及びＤＱＳ_Nに対応する被評価信号Ｅ_P及びＥ_nを、非同期に、データＩＯ部２３ｃ及び２３ｂから出力するパスが構築される。これにより、ＡＳＩＣ部３０は、差動データストローブ信号ＤＱＳ_P及びＤＱＳ_Nに対するキャリブレーションを行う（Ｓ６０６）。なお、差動データストローブ信号ＤＱＳ_P及びＤＱＳ_Nに対するキャリブレーションは、差動クロック信号ＣＬＫ_P及びＣＬＫ_Nの場合と同様であるので、その説明を省略する。

以上のように、本実施形態によれば、ＡＳＩＣ部３０が、測定基準信号Ｓ_Refの位相を所定量だけ順次にシフトしていき、差動ストローブ信号のクロスポイントレベルが設定可能な範囲での最適値に収まっているか否かをチェックし、該範囲に収まっていないと判断する場合に、差動ストローブ信号間の位相関係を調整するので、差動ストローブ信号のクロスポイントレベルが、設定可能な範囲での最適値に収まるように調整することができるようになる。

また、本実施形態によれば、キャリブレーションを行う差動ストローブ信号が選択可能に構成されているので、差動クロック信号ＣＬＫ及び差動データストローブ信号ＤＱＳを順番にキャリブレーションすることができる。

［第３の実施形態］
本実施形態は、第１の差動入力バッファ２２ａ及び第２の差動入力バッファ２２ｂの代わりに、差動ＩＯバッファ２１‘を用いてキャリブレーションを行う半導体装置１０’の例を開示する。

図９は、本発明の第３の実施形態に係る半導体装置の一例を説明するブロックダイアグラムである。同図に示すように、本実施形態の半導体装置１０’は、上記第１又は第２の実施形態において示された半導体装置１０に対して、第１の差動入力バッファ２２ａ及び第２の差動入力バッファ２２ｂが省略されている。また、第２の実施形態に比較して、データＩＯ部２３ｂに対するマルチセレクタ２７ｂ及び２７ｃが省略されている。

さらに、本実施形態では、ＤＲＡＭ部２０における差動クロック信号ＣＬＫ用の差動ＩＯバッファ２１’は、モードレジスタ２６のＩＯ＿ｍｏｄｅ＿ｓｅｌ［１：０」の切り替えにより、３つのモード、即ち、基準電圧Ｖ_Refに対する差動ストローブ信号（例えば差動クロック信号ＣＬＫ_P）を出力する第１のモード、基準電圧Ｖ_Refに対する差動ストローブ信号（例えば差動クロック信号ＣＬＫ_N）を出力する第２のモード、及び通常の差動モード（第３のモード）で動作可能に構成される。

このように構成された半導体装置１０’において、ＡＳＩＣ部３０は、まず、第１のモードで差動ＩＯバッファ２１’を動作させ、測定基準信号Ｓ_Refを出力する。これにより、ＤＲＡＭ部２０は、基準電圧Ｖ_Refに対する差動クロック信号ＣＬＫ_Pに対応する被評価信号Ｅ_Pを出力する。ＡＳＩＣ部３０は、測定基準信号Ｓ_Refの位相を所定量ずつシフトさせながら、該被評価信号Ｅ_Pの値を記録する。図１０（ａ）は、このようにして得られた被評価信号ＣＬＫ_Pの値を記録したテーブルの一例を示す図である。

続いて、ＡＳＩＣ部３０は、第２のモードで差動ＩＯバッファ２１’を動作させ、測定基準信号Ｓ_Refを出力する。これにより、ＤＲＡＭ部２０は、基準電圧Ｖ_Refに対する差動クロック信号ＣＬＫ_Nに対応する被評価信号Ｅ_nを出力する。ＡＳＩＣ部３０は、測定基準信号Ｓ_Refの位相を所定量ずつシフトさせながら、該被評価信号Ｅ_Pの値を記録する。図１０（ｂ）は、このようにして得られた被評価信号ＣＬＫ_Nの値を記録したテーブルの一例を示す図である。

次に、ＡＣＩＣ部３０は、該テーブルを参照し、同じ位相シフト量の測定基準信号Ｓ_Refについて、被評価信号ＣＬＫ_P及びＣＬＫ_Nの値が「Ｈ」及び「Ｈ」又は「Ｌ」及び「Ｌ」となっているレコードがあるか否かを判断し、そのようなレコードがあると判断する場合に、クロスポイントレベルにずれがあると判断する。本例では、図（ａ）及び（ｂ）に示すように、５番目の被評価信号Ｅ_P及びＥ_nの値がともに「Ｈ」となっている。従って、ＡＳＩＣ部３０は、差動クロック信号ＣＬＫ_P及びＣＬＫ_Nにクロスポイントレベルのずれがあると判断し、上記実施形態と同様に、差動クロック信号ＣＬＫの位相関係を調整する。

要するに、本実施形態では、半導体装置１０’は、差動ＩＯバッファ２１’を第１のモード及び第２のモードで順番に動作させて、それぞれの評価結果を照合することにより、クロスポイントレベルのずれを検出する。ＡＳＩＣ部３０は、クロスポイントレベルのずれを検出した場合には、差動クロック信号ＣＬＫの位相関係を調整、即ち、差動クロック信号ＣＬＫのうちの少なくとも一方の信号（例えば差動クロック信号ＣＬＫ_P）の位相をシフトし、同様に、クロスポイントレベルのずれがあるか否かをチェックする。

なお、ここでは、差動クロック信号ＣＬＫについてのクロスポイントレベルのずれを調整する例が説明されたが、差動データストローブ信号ＤＱＳについても、同様に、行われる。

以上のように、本実施形態によれば、半導体装置１０’は、第１差動入力バッファ２２ａ及び第２の差動入力バッファ２２ｂを用いずとも、基準電圧Ｖ_Refに対して差動ストローブ信号を片方ずつ順番に測定することによって、同様に被評価信号Ｅ_P及びＥ_nを収集することができ、その結果、クロスポイントレベルのずれを検出することができるようになる。従って、半導体装置１０’は、検出されたクロスポイントレベルのずれに基づき、差動ストローブ信号間の位相関係を調整することで、差動ストローブ信号のクロスポイントレベルが適正範囲に収まるように調整することができるようになる。

［第４の実施形態］
本実施形態もまた、第１の差動入力バッファ２２ａ及び第２の差動入力バッファ２２ｂの代わりに、差動ＩＯバッファ２１を用いてキャリブレーションを行う半導体装置１０’’の例を開示する。

図１１は、本発明の第４の実施形態に係る半導体装置の一例を説明するブロックダイアグラムである。同図に示すように、本実施形態の半導体装置１０’’は、上記第３の実施形態のものと略同様の構成であり、基準電圧Ｖ_Refに関する構成が異なっている。即ち、本実施形態では、半導体装置１０’’は、ＡＳＩＣ部３０が、キャリブレーションモード時に、差動ストローブ信号の伝送路のうちの一方に基準電圧Ｖ_Refを出力するように構成される。

このように構成された半導体装置１０’’では、ＡＳＩＣ部３０は、まず、第１のモードで差動ＩＯバッファ２１’’を動作させる。即ち、ＡＳＩＣ部３０は、差動クロック信号ＣＬＫ_Pを出力するとともに、差動クロック信号ＣＬＫ_Nの伝送路を用いて、基準電圧Ｖ_Refを出力し、さらに、測定基準信号Ｓ_Refを出力する。これにより、ＤＲＡＭ部２０は、基準電圧Ｖ_Refに対する差動クロック信号ＣＬＫ_Pに対応する被評価信号Ｅ_Pを出力する。そして、ＡＳＩＣ部３０は、測定基準信号Ｓ_Refの位相を所定量ずつシフトさせながら、該被評価信号Ｅ_Pの値を記録する。

続いて、ＡＳＩＣ部３０は、第２のモードで差動ＩＯバッファ２１’’を動作させる。即ち、ＡＳＩＣ部３０は、今度は、差動クロック信号ＣＬＫ_Nを出力するとともに、差動クロック信号ＣＬＫ_Nの伝送路を用いて、基準電圧Ｖ_Refを出力し、さらに、測定基準信号Ｓ_Refを出力する。これにより、ＤＲＡＭ部２０は、基準電圧Ｖ_Refに対する差動クロック信号ＣＬＫ_Nに対応する被評価信号Ｅ_nを出力する。ＡＳＩＣ部３０は、測定基準信号Ｓ_Refの位相を所定量ずつシフトさせながら、該被評価信号Ｅ_Pの値を記録する。

次に、ＡＣＩＣ部３０は、テーブルを参照し、同じ位相の測定基準信号Ｓ_Refについて、被評価信号ＣＬＫ_P及びＣＬＫ_Nの値が「Ｈ」及び「Ｈ」又は「Ｌ」及び「Ｌ」となっているレコードがあるか否かを判断し、そのようなレコードがあると判断する場合に、クロスポイントにずれがあると判断する。ＡＳＩＣ部３０は、差動クロック信号ＣＬＫ_P及びＣＬＫ_Nにクロスポイントレベルのずれがあると判断し、上記実施形態と同様に、差動クロック信号ＣＬＫの位相関係を調整する。

以上のように、本実施形態によれば、半導体装置１０’’は、第１差動入力バッファ２２ａ及び第２の差動入力バッファ２２ｂを用いずとも、基準電圧Ｖ_Refに対して差動ストローブ信号を片方ずつ順番に測定することによって、同様に被評価信号Ｅ_P及びＥ_nを収集することができ、その結果、クロスポイントレベルのずれを検出することができるようになる。従って、半導体装置１０’’は、検出されたクロスポイントレベルのずれに基づき、差動ストローブ信号間の位相関係を調整することで、差動ストローブ信号のクロスポイントレベルが適正範囲に収まるように調整することができるようになる。

［第５の実施形態］
本実施形態は、半導体装置における複数の差動ストローブ信号（例えば、ＣＬＫ、ＤＱＳ０〜ＤＱＳ８）に対するキャリブレーション（クロスポイントレベルのずれ調整）技術を開示する。

一般に、半導体装置では、１〜３個程度の差動クロック信号端子と、１〜９個程度の差動データストローブ信号端子を持つように設計されることが多いが、それ以上の端子を持つように設計されることもある。従って、全ての信号について、クロスポイントレベルの検出／位相調整を一から行っていたのでは、キャリブレーション処理に時間がかかるおそれがある。一方で、半導体装置を成すいわゆるＩＣチップには、製品特性上、チップ間ばらつきとチップ内ばらつきという概念があり、チップ間ばらつきの方がチップ内ばらつきよりも大きい傾向にあることが知られている。つまり、１つのＩＣチップでは、個々の素子特性は似通った特性になり易いと言える。さらに、チップ内ばらつきは、ＩＣチップ内のレイアウトに依存する傾向があり、距離的に近い素子は似通った特性になり易いと言える。

そこで、本実施形態は、かかるＩＣチップの特性を考慮した、半導体装置１０における複数の差動ストローブ信号に対するキャリブレーション（クロスポイントレベルのずれ調整）技術により、キャリブレーションに要する時間を短縮できるようにする。

本実施形態の半導体装置１０は、上述した構成のものをそのまま用いることができるが、ＡＳＩＣ部３０のメモリコントローラ３１は、例えば、キャリブレーション対象である信号の検出したクロスポイントレベルに対して位相関係を調整した回数（位相シフト量）を内部レジスタに記録しておき、該位相シフト量に基づいて、次のキャリブレーション対象である信号に対する位相シフト量の初期値を決定する。

例えば、ＡＳＩＣ部３０は、ある差動ストローブ信号に対して、例えば図１２に示すようなキャリブレーション処理の結果が得られたとする。即ち、同図において、左欄の「位相関係の調整回数」は、クロスポイントレベルのずれの検出による該差動ストローブ信号の位相関係の調整回数を示し、右欄の「調整後のクロスポイントレベル」は、位相関係調整後の基準電圧Ｖ_Refに対するクロスポイントレベルを示し、「Ｈ」は、クロスポイントレベルが基準電圧Ｖ_Refに対して所定の適正範囲よりも高いことを示す。本例では、最初のクロスポイントレベルのずれを検出後（０回目）、クロスポイントレベルを下げるための位相調整が７回行われたことを示している。従って、ＡＳＩＣ部３０は、７回目の位相関係の調整後、クロスポイントレベルが「Ｌ」を示したため、位相調整回数の最適値は、６回目又は７回目であると判断する。これによりＡＳＩＣ部３０は、例えば位相調整回数が６回に対応する位相シフト量を、次の差動ストローブ信号に対するキャリブレーションにおける位相調整の初期値として用いる。なお、本例のように最適値をそのまま次のキャリブレーションの初期値として用いるのでなく、例えば、最適値の１乃至は数回前をキャリブレーションの初期値として用いるようにしても良い。

以上のように、本実施形態によれば、差動ストローブ信号に対するキャリブレーションにおいて、位相シフト量の初期値を前回のキャリブレーションで検出した位相シフト量に基づいて決定し、これに基づいて位相調整を行うので、位相調整の回数を減らせる可能性が高くなり、従って、キャリブレーション時間を短縮することができるようになる。

なお、上記の例は、差動ストローブ信号の位相シフト量の調整に適用したが、例えば、クロスポイントレベルのずれを検出するための測定基準信号Ｓ_Refの位相のシフト量の調整に適用することもできる。つまり、ＡＳＩＣ部３０は、クロスポイントレベルのずれを検出したときの測定基準信号Ｓ_Refの位相のシフト回数（位相シフト量）を内部レジスタに記録しておき、差動ストローブ信号の位相関係の調整後のスキャンを該記録したシフト回数に基づく初期値から行うようにして良い。

上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。

例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。

また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を、適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。

本発明は、差動ストローブ信号を用いたＤＲＡＭとＡＳＩＣとから構成される半導体装置に広く利用することができる。

１０…半導体装置
２０…ＤＲＡＭ部
２１…差動ＩＯバッファ
２２ａ…第１の差動入力バッファ
２２ｂ…第２の差動入力バッファ
２３ａ，２３ｂ，２３ｃ…データＩＯ部
２４…コントロールＩＯ部
２５ａ，２５ｂ，２５ｃ，２５ｄ…ラッチ回路
２６…モードレジスタ
２７ａ，２７ｂ，２７ｃ、２７ｄ、２７ｅ…マルチプレクサ
３０…ＡＳＩＣ部
３１…メモリコントローラ
３２ａ，３２ｂ，３２ｃ、３２ｄ、３２ｅ…位相調整回路
３３ａ，３３ｂ，３３ｄ，３３ｅ…出力バッファ
３４ａ，３４ｂ，３４ｃ…データＩＯ部
３５…コントロールＩＯ部

Claims (13)

1. ＤＲＡＭ部と、差動ストローブ信号を伝送するための一対の伝送路を介して該ＤＲＡＭ部に接続されたＡＳＩＣ部とを備える半導体装置であって、
   前記ＡＳＩＣ部は、
   前記ＤＲＡＭ部の動作を制御するためのメモリコントローラと、
   前記差動ストローブ信号を伝送するための前記一対の伝送路の少なくとも一方の伝送路上に配置され、該差動ストローブ信号の位相関係を調整可能に構成された第１の位相調整回路と、
   測定基準信号を伝送するための伝送路上に配置され、該測定基準信号の位相を所定量ずつシフト可能に構成された第２の位相調整回路と、を備え、
   前記ＤＲＡＭ部は、
   前記一対の伝送路の一方の伝送路に接続され、該ＤＲＡＭ部における基準電圧と前記差動ストローブ信号の一方の信号とに基づいて動作する第１の差動入力バッファと、
   前記一対の伝送路の他方の伝送路に接続され、前記基準電圧と前記差動ストローブ信号の他方の信号とに基づいて動作する第２の差動入力バッファと、
   前記第１の入力差動バッファ及び前記第２の入力差動バッファのそれぞれの出力と前記測定基準信号とに基づいて、被評価信号のそれぞれを生成し、出力する回路と、を備え、
   前記メモリコントローラは、
   前記第２の位相調整回路を制御して、前記測定基準信号の位相を初期値から前記所定量ずつシフトさせながら、前記ＤＲＡＭ部から出力される前記被評価信号の値に基づいて、前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まっているか否かを判断し、該判断の結果に従って、前記第１の位相調整回路を制御して前記差動ストローブ信号の位相関係を調整することによって、前記差動ストローブ信号のクロスポイントレベルを調整する、
   半導体装置。
2. 前記メモリコントローラは、前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まっていない場合に、前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まるように、前記第１の位相調整回路を制御して前記差動ストローブ信号の位相関係を調整する、請求項１記載の半導体装置。
3. 前記メモリコントローラは、前記被評価信号のそれぞれの値が一致した場合に、前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まるように、前記差動ストローブ信号の位相関係を調整する、請求項２記載の半導体装置。
4. 前記メモリコントローラは、前記クロスポイントレベルが所定の範囲内にない場合に、前記測定基準信号の位相を初期値にリセットした後、再度、該測定基準信号の位相を所定量ずつシフトさせる、請求項３記載の半導体装置。
5. 前記メモリコントローラは、前記測定基準信号の位相のシフト量が所定の上限値に達した場合に、前記差動ストローブ信号の位相関係の調整を終了する、請求項４記載の半導体装置。
6. 前記差動ストローブ信号は、差動クロック信号及び差動データ信号の少なくとも一方である、請求項１記載の半導体装置。
7. 前記メモリコントローラは、前記差動クロック信号の位相関係の調整後、前記差動データ信号の位相関係の調整を行うように制御する、請求項６記載の半導体装置。
8. 前記メモリコントローラは、前記ＤＲＡＭ部のクロックモードがシングルエンド入力モードとなるように制御を行う、請求項７記載の半導体装置。
9. 前記メモリコントローラは、前記差動データ信号の位相関係の調整を行う場合に、前記クロックモードが差動入力モードとなるように制御を行う、請求項８記載の半導体装置。
10. 前記第１の位相調整回路は、前記差動ストローブ信号のうちの対応する信号の位相を所定量だけシフトすることにより、該差動ストローブ信号の位相関係を調整する、請求項１記載の半導体装置。
11. ＤＲＡＭ部と該ＤＲＡＭ部の動作を制御するメモリコントローラを含むＡＳＩＣ部とを接続する、半導体装置のインターフェース構造であって、
    前記ＡＳＩＣ部は、
    前記メモリコントローラから出力される差動ストローブ信号を伝送するための一対の伝送路の少なくとも一方の伝送路上に配置され、該差動ストローブ信号の位相関係を調整可能に構成された第１の位相調整回路と、
    前記メモリコントローラから出力される測定基準信号を伝送するための伝送路上に配置され、該測定基準信号の位相を所定量ずつシフト可能に構成された第２の位相調整回路と、を備えるインターフェース部を備え、
    前記ＤＲＡＭ部は、
    前記一対の伝送路の一方の伝送路に接続され、該ＤＲＡＭ部における基準電圧と前記差動ストローブ信号の一方の信号とに基づいて動作する第１の差動入力バッファと、
    前記一対の伝送路の他方の伝送路に接続され、前記基準電圧と前記差動ストローブ信号の他方の信号とに基づいて動作する第２の差動入力バッファと、
    前記第１の入力差動バッファ及び前記第２の入力差動バッファのそれぞれの出力と前記測定基準信号とに基づいて、被評価信号のそれぞれを生成し、出力する回路と、を備えるインターフェース部を備え、
    前記第２の位相調整回路は、前記メモリコントローラの制御の下、前記測定基準信号の位相を初期値から前記所定量ずつシフトさせ、
    前記第１の位相調整回路は、前記メモリコントローラの制御の下、前記ＤＲＡＭ部から出力される前記被評価信号の値に基づいて前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まっていない判断される場合に、前記差動ストローブ信号の位相関係を調整することによって、前記差動ストローブ信号のクロスポイントレベルを調整する、
    半導体装置のインターフェース構造。
12. 差動ストローブ信号により動作可能に構成されたＤＲＡＭであって、
    メモリコントローラから出力される差動ストローブ信号を伝送するための一対の伝送路の一方の伝送路に接続され、前記ＤＲＡＭの基準電圧と前記差動ストローブ信号の一方の信号とに基づいて動作する第１の差動入力バッファと、
    前記一対の伝送路の他方の伝送路に接続され、前記基準電圧と前記差動ストローブ信号の他方の信号とに基づいて動作する第２の差動入力バッファと、
    前記第１の入力差動バッファ及び前記第２の入力差動バッファのそれぞれの出力と前記測定基準信号とに基づいて、被評価信号のそれぞれを生成し、出力する回路と、を備える、
    ＤＲＡＭ。
13. ＤＲＡＭ部と、該ＤＲＡＭ部の動作を制御するメモリコントローラを含むＡＳＩＣ部とを含んで構成される半導体装置における差動ストローブ信号のクロスポイントレベルを調整するための方法であって、
    ＤＲＡＭ部に設けられた第１の差動入力バッファ及び第２の差動入力バッファに対して差動ストローブ信号を出力することと、
    前記差動ストローブ信号の一方の信号と前記ＤＲＡＭ部における基準電圧とに基づいて前記第１の差動入力バッファより信号を出力するとともに、前記差動ストローブ信号の他方の信号と前記ＤＲＡＭ部における基準電圧とに基づいて前記第２の差動入力バッファより信号を出力することと、
    測定基準信号を出力することと、
    前記第１の差動入力バッファ及び前記第２の差動入力バッファのそれぞれから出力される信号と前記測定基準信号とに基づいて、被評価信号のそれぞれを生成し、出力することと、を含み、
    前記メモリコントローラの制御の下、前記測定基準信号の位相を初期値から所定量ずつシフトさせながら、前記被評価信号の値に基づいて、前記差動ストローブ信号のクロスポイントレベルが所定の範囲内に収まっているか否かを判断し、該判断の結果に従って、前記差動ストローブ信号の位相関係を調整することによって、前記差動ストローブ信号のクロスポイントレベルを調整する、
    方法。