JP2021047562A - 半導体集積回路、送信装置、およびメモリシステム - Google Patents

Abstract

【課題】信号の品質の向上を図ることができる半導体集積回路、送信装置、およびメモリシステムを提供することである。【解決手段】実施形態の半導体集積回路は、クロック供給回路と、第１出力回路と、第２出力回路とを持つ。前記クロック供給回路は、第１周期の第１クロックと、前記第１周期の１／ｍ倍（ｍは２以上の自然数）である第２周期の第２クロックと、を出力可能である。前記第１出力回路は、前記第１クロックに基づいてトグルパターンの第２信号を外部に出力する。前記第２出力回路は、前記第２クロックに基づいてサンプリングクロックを前記外部に出力する。【選択図】図２

Description

本発明の実施形態は、半導体集積回路、送信装置、およびメモリシステムに関する。

送信する信号のデューティ比を調整可能な半導体集積回路が知られている。ところで、半導体集積回路が送信する信号について、デューティ比を含めた品質の向上が期待されている。

特開２０１９−５０５２８号公報 特登６２０３６３１号公報 特登４１５８５６４号公報 特開２０１９−１２８８２９号公報

本発明が解決しようとする課題は、信号の品質の向上を図ることができる半導体集積回路、送信装置、およびメモリシステムを提供することである。

実施形態の半導体集積回路は、クロック供給回路と、第１出力回路と、第２出力回路とを持つ。前記クロック供給回路は、第１周期の第１クロックと、前記第１周期の１／ｍ倍（ｍは２以上の自然数）である第２周期の第２クロックと、を出力可能である。前記第１出力回路は、第１動作が行われる場合に、データの内容を示す第１信号を外部に出力し、第２動作が行われる場合に、前記第１クロックに基づいてトグルパターンの第２信号を前記外部に出力する。前記第２出力回路は、前記第１動作が行われる場合に、前記第１クロックに基づいて動作クロックを前記外部に出力し、前記第２動作が行われる場合に、前記第２クロックに基づいてサンプリングクロックを前記外部に出力する。

第１の実施形態のメモリシステムの構成を示すブロック図。 第１の実施形態のＮＡＮＤＰｈｙおよびＮＡＮＤ装置の構成を示すブロック図。 第１の実施形態のＤＣＡ回路の内部構成の一例を示すブロック図。 第１の実施形態のＤＣＡ回路の各点での信号を示すタイミングチャート。 第１の実施形態の第１ＤＤＲフリップフロップ回路の内部構成の一例を示すブロック図。 第１の実施形態の第１補正処理を説明するためのタイミングチャート。 第１の実施形態の第２補正処理を説明するためのタイミングチャート。 第１の実施形態の第３補正処理を説明するためのタイミングチャート。 第１の実施形態の第３補正処理の流れを示すフローチャート。 第１の実施形態の第３補正処理の流れを示すフローチャート。 第１の実施形態の第３補正処理の利点の一例を説明するためのタイミングチャート。 第２の実施形態の第３補正処理を説明するためのタイミングチャート。

以下、実施形態の半導体集積回路、送信装置、およびメモリシステムを、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本実施形態で「ＸＸに基づく」とは、「少なくともＸＸに基づく」ことを意味し、ＸＸに加えて別の要素に基づく場合も含む。「ＸＸに基づく」とは、ＸＸを直接に用いる場合に限定されず、ＸＸに対して演算や加工が行われたものに基づく場合も含む。「ＸＸ」は、任意の要素（例えば任意の情報）である。本実施形態で「接続」とは、機械的な接続に限定されず、電気的な接続も含む。

メモリシステムは、ＮＡＮＤ装置と、ＮＡＮＤ装置を制御するメモリコントローラとを有する。メモリコントローラが備えるＮＡＮＤＰｈｙは、メモリコントローラからＮＡＮＤ装置へ送信される信号のデューティ(Duty)および位相を補正可能に構成される。「位相」は、パルス状の信号のエッジの立ち上がり（または立ち下がり）のタイミングに対応する。ここで、メモリコントローラからＮＡＮＤ装置へ送信される信号は、メモリコントローラとＮＡＮＤ装置との間の伝送線路、ＮＡＮＤ装置内の信号配線、およびＮＡＮＤ装置内のレシーバ回路などでも劣化する場合がある。この場合、メモリコントローラが信号のデューティおよび位相を補正しても、ＮＡＮＤ装置は精度が高い信号を処理できない場合があり得る。

そこで、実施形態のメモリシステムは、メモリコントローラからＮＡＮＤ装置へ送信された信号のデューティおよび／または位相を、ＮＡＮＤ装置内で判定した結果に基づいて、送信する信号のデューティおよび／または位相を補正する。これにより、ＮＡＮＤ装置内での信号の品質を向上させることができる。以下、このようなメモリシステムについて説明する。ただし以下に説明する実施形態により本発明が限定されるものではない。

（第１の実施形態）
＜１．メモリシステムの全体構成＞
図１は、第１の実施形態のメモリシステム１の構成を示すブロック図である。メモリシステム１は、例えば１つのストレージデバイスであり、ホスト装置２と接続される。メモリシステム１は、ホスト装置２の外部記憶装置として機能する。ホスト装置２は、例えば、サーバ装置、パーソナルコンピュータ、またはモバイル型の情報処理装置などである。ホスト装置２は、メモリシステム１に対するアクセス要求（リード要求およびライト要求）を発行することができる。

メモリシステム１は、例えば、メモリコントローラ１０と、複数のＮＡＮＤ装置２０とを備える。メモリコントローラ１０は、「コントローラ」の一例である。各ＮＡＮＤ装置２０は、「半導体記憶装置」の一例である。

メモリコントローラ１０は、例えば、ホストインターフェース（Ｉ／Ｆ）コントローラ１１、ＲＡＭ（Random Access Memory）１２、ＲＯＭ（Read Only Memory）１３、ＣＰＵ（Central Processing Unit）１４、ＥＣＣ（Error Correcting Code）回路１５、およびＮＡＮＤコントローラ１６を含む。これらの構成は、バス１７で互いに接続されている。例えば、メモリコントローラ１０は、これら構成が１つのチップに纏められたＳｏＣ（System on a Chip）で構成されている。ただし、ホストＩ／Ｆコントローラ１１、ＲＡＭ１２、ＲＯＭ１３、ＣＰＵ１４、ＥＣＣ回路１５、およびＮＡＮＤコントローラ１６の一部は、メモリコントローラ１０の外部に設けられてもよい。ＲＡＭ１２、ＲＯＭ１３、ＣＰＵ１４、およびＥＣＣ回路１５のうち１つ以上は、ＮＡＮＤコントローラ１６の内部に設けられてもよい。

ホストＩ／Ｆコントローラ１１は、ＣＰＵ１４による制御の下で、ホスト装置２とメモリシステム１との間の通信インターフェースの制御、およびホスト装置２とＲＡＭ１２との間のデータ転送の制御を実行する。

ＲＡＭ１２は、例えば、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）またはＳＲＡＭ（Static Random Access Memory）などであるが、これらに限定されない。ＲＡＭ１２は、ホスト装置２とＮＡＮＤ装置２０との間のデータ転送のためのバッファとして機能する。また、ＲＡＭ１２は、ＣＰＵ１４にワークエリアを提供する。ＲＡＭ１２には、メモリシステム１の動作時に、ＲＯＭ１３に記憶されているファームウェア（プログラム）がロードされる。

ＣＰＵ１４は、ハードウェアプロセッサの一例である。ＣＰＵ１４は、例えばＲＡＭ１２にロードされたファームウェアを実行することで、メモリコントローラ１０の動作を制御する。例えば、ＣＰＵ１４は、ＮＡＮＤ装置２０に対するデータの書き込み、読み出し、および消去に関する動作を制御する。

ＣＰＵ１４は、ファームウェアを実行することで、コマンド送信部ＣＳを実現する。コマンド送信部ＣＳは、ＮＡＮＤ装置２０に対してコマンド（例えばリードコマンドおよびライトコマンド）を送信する機能部である。なお、コマンド送信部ＣＳの一部または全部は、ＮＡＮＤコントローラ１６内に設けられた回路によって実現されてもよい。

ＥＣＣ回路１５は、ＮＡＮＤ装置２０への書き込み対象のデータに対してエラー訂正のための符号化を行う。ＥＣＣ回路１５は、ＮＡＮＤ装置２０から読み出されたデータにエラーが含まれる場合、書き込み動作時に付与したエラー訂正符号に基づき、読み出されたデータに対してエラー訂正を実行する。

ＮＡＮＤコントローラ１６は、ＣＰＵ１４による制御の下で、ＲＡＭ２２とＮＡＮＤ装置２０との間のデータ転送の制御を実行する。本実施形態では、ＮＡＮＤコントローラ１６は、複数のチャネルｃｈを有する。なお図１では、２つのチャネルｃｈ（ｃｈ．０，ｃｈ．１）が設けられた例を図示するが、メモリコントローラ１０は、１つまたは３つ以上のチャネルｃｈを有してもよい。ＮＡＮＤコントローラ１６は、例えばチャネルｃｈの数に応じた複数のＮＡＮＤＰｈｙ３０を含む。

ＮＡＮＤＰｈｙ３０は、ＮＡＮＤコントローラ１６の送受信回路の一部である物理層である。ＮＡＮＤＰｈｙ３０は、メモリコントローラ１０からＮＡＮＤ装置２０に送信されるデジタル信号を電気信号に変換する。ＮＡＮＤＰｈｙ３０は、変換した電気信号を、伝送線路Ｌを通じてＮＡＮＤ装置２０に送信する。また、ＮＡＮＤＰｈｙ３０は、ＮＡＮＤ装置２０から送信された電気信号を、伝送線路Ｌを通じて受信する。ＮＡＮＤＰｈｙ３０は、受信した電気信号をデジタル信号に変換する。ＮＡＮＤＰｈｙ３０は、「送信装置」の一例である。ＮＡＮＤＰｈｙ３０については、詳しく後述する。

ＮＡＮＤ装置２０は、不揮発性半導体メモリとしてのメモリチップであり、例えばＮＡＮＤ型フラッシュメモリである。本実施形態では、各チャネルｃｈ（ｃｈ．０，ｃｈ．１）には、複数（図１では２つのみ図示）のＮＡＮＤ装置２０が接続されている。各チャネルｃｈに接続されるＮＡＮＤ装置２０の数は、１つでもよく、３つ以上でもよい。例えば、チャネルｃｈ．０に接続された１つのＮＡＮＤ装置２０Ａは、「第１半導体記憶装置」の一例である。チャネルｃｈ．０に接続された別のＮＡＮＤ装置２０Ｂは、「第２半導体記憶装置」の一例である。

ここで、複数のＮＡＮＤＰｈｙ３０と、複数のＮＡＮＤ装置２０は、それぞれ互いに同じもしくは類似の構成を有する。このため以下では、１つのＮＡＮＤＰｈｙ３０と、１つのＮＡＮＤ装置２０について説明する。

＜２．ＮＡＮＤＰｈｙおよびＮＡＮＤ装置の構成＞
＜２．１ ＮＡＮＤＰｈｙの構成＞
図２は、ＮＡＮＤＰｈｙ３０およびＮＡＮＤ装置２０の構成を示すブロック図である。なお図２は、ＮＡＮＤＰｈｙ３０のなかで信号の送信に関係する回路の一部を抜き出して示している。ＮＡＮＤＰｈｙ３０は、例えば、第１から第３の端子４１，４２，４３、ＰＬＬ回路５０、第１から第３のクロックツリー５１〜５３、マルチプレクサ５４、第１から第４のデューティ調整回路６１，６５，７１，７４、データ処理回路６２、第１から第３のＤＤＲフリップフロップ回路６３，７２，８１、第１から第３の遅延回路６４，７３，８２、第１および第２の入出力回路６６，７５、第１および第２の検出回路８３，８４、制御回路９０を有する。

第１接続端子４１は、ＮＡＮＤＰｈｙ３０の入力端子であり、ＮＡＮＤコントローラ１６内の別の構成に接続されている。第２接続端子４２は、１つの上記チャネルｃｈを介してＮＡＮＤ装置２０に接続されている。第２接続端子４２は、データ信号（ＤＱ）の出力端子として機能する。「データ信号」とは、データの内容を示す信号である。第３接続端子４３は、第２接続端子４２と同じチャネルｃｈを介して、ＮＡＮＤ装置２０に接続されている。すなわち、第２接続端子４２と第３接続端子４３とは、互いに同じ１つまたは複数のＮＡＮＤ装置２０に接続されている。第３接続端子４３は、動作クロック（ＤＱＳ）の出力端子として機能する。「動作クロック」とは、ＮＡＮＤ装置２０に対するデータの書き込みなどのタイミング調整で用いられる信号である。本実施形態では、第２接続端子４２は、「第１端子」の一例である。第３接続端子４３は、「第２端子」の一例である。

ＰＬＬ（Phase Looked Loop）回路５０は、位相同期回路であり、クロックの発振器を含む。ＰＬＬ回路５０は、例えば周波数逓倍により分周比を変えることで、位相が同期した複数種類のクロックを出力可能である。本実施形態では、ＰＬＬ回路５０は、第１周期（第１周波数）の第１クロックと、第１周期の１／ｍ倍、すなわち第１周波数のｍ倍（ｍは２以上の自然数）である第２周期（第２周波数）の第２クロックとを出力可能である。ＰＬＬ回路５０は、「クロック供給回路」の一例である。図２では、第１クロックの流れを細線、第２クロックの流れを太線で示している。以下では、第２クロックが第１クロックの２倍速（１／２の周期または２倍の周波数）である例について説明する。

第１クロックツリー５１は、ＰＬＬ回路５０により生成された第１クロックを分配する回路である。第１クロックツリー５１は、ＰＬＬ回路５０から第１クロックが供給され、供給された第１クロックを第１デューティ調整回路６１に出力する。

第２クロックツリー５２は、ＰＬＬ回路５０により生成された第１クロックまたは第２クロックを分配する回路である。第２クロックツリー５２の入力端子は、マルチプレクサ５４を介して、ＰＬＬ回路５０に接続されている。第２クロックツリー５２は、マルチプレクサ５４が第１状態にある場合、ＰＬＬ回路５０から第１クロックが供給され、供給された第１クロックを第３デューティ調整回路７１に出力する。一方で、第２クロックツリー５２は、マルチプレクサ５４が第２状態にある場合、ＰＬＬ回路５０から第２クロックが供給され、供給された第２クロックを第３デューティ調整回路７１に出力する。マルチプレクサ５４は、後述する補正シーケンサ９１によって制御され、上記第１状態と上記第２状態との間で切り替えられる。例えば、ＮＡＮＤ装置２０に対するデータの書き込み動作（以下、単に「データの書き込み動作」と称する）などが行われる場合には、マルチプレクサ５４は、上記第１状態に切り替えられる。一方で、後述する第３補正処理が行われる場合は、マルチプレクサ５４は、上記第２状態に切り替えられる。

第３クロックツリー５３は、ＰＬＬ回路５０により生成された第２クロックを分配する回路である。第３クロックツリー５３は、ＰＬＬ回路５０から第２クロックが供給され、供給された第２クロックを第３ＤＤＲフリップフロップ回路８１に出力する。

第１デューティ調整回路６１（Duty Cycle Adjuster：ＤＣＡ、以下「第１ＤＣＡ回路６１」と称する）は、第１ＤＤＲフリップフロップ回路６３の上流側で第１クロックのデューティを調整する（補正する）回路である。第１ＤＣＡ回路６１は、第１クロックツリー５１から供給される第１クロックのデューティを調整し、デューティが調整された第１クロックを第１ＤＤＲフリップフロップ回路６３に出力する。

図３は、第１ＤＣＡ回路６１の内部構成の一例を示すブロック図である。第１ＤＣＡ回路６１は、例えば、遅延回路１０１、ＡＮＤ素子１０２、ＯＲ素子１０３、およびマルチプレクサ１０４を有する。

遅延回路１０１は、第１ＤＣＡ回路６１に入力された信号（第１クロック）を遅延させる。遅延回路１０１は、例えば、直列接続された複数の遅延素子を含むとともに、外部からの信号（例えば補正シーケンサ９１からの信号）に基づいて遅延素子の数を変更可能である。遅延回路１０１は、遅延素子の数を変更することで、入力された信号の遅延量を調整可能である。

ＡＮＤ素子１０２の第１入力端子には、遅延回路１０１によって遅延させられた信号が供給される。ＡＮＤ素子１０２の第２入力端子には、第１ＤＣＡ回路６１に入力された信号が直接供給される。同様に、ＯＲ素子１０３の第１入力端子には、遅延回路１０１によって遅延させられた信号が供給される。ＯＲ素子１０３の第２入力端子には、第１ＤＣＡ回路６１に入力された信号が直接供給される。

マルチプレクサ１０４の第１入力端子は、ＡＮＤ素子１０２の出力端子に接続されている。マルチプレクサ１０４の第２入力端子は、ＯＲ素子１０３の出力端子に接続されている。マルチプレクサ１０４の出力端子は、第１ＤＣＡ回路６１の出力端子である。マルチプレクサ１０４は、外部からの信号（例えば補正シーケンサ９１からの信号）に基づいて、ＡＮＤ素子１０２の出力端子をマルチプレクサ１０４の出力端子に接続する第１状態と、ＯＲ素子１０３の出力端子をマルチプレクサ１０４の出力端子に接続する第２状態との間で切り替え可能である。

図４は、第１ＤＣＡ回路６１の内部の各点での信号を示すタイミングチャートである。図４（Ａ）は、第１ＤＣＡ回路６１に入力された信号（すなわち第１クロック）（図３中のＡ点での信号）の波形を示す。図４（Ｂ）は、遅延回路１０１によって遅延させられた信号（図３中のＢ点での信号）の波形を示す。図４（Ｃ）は、マルチプレクサ１０４の第１入力端子に入力される信号（図３中のＣ点での信号）の波形を示す。図４（Ｄ）は、マルチプレクサ１０４の第２入力端子に入力される信号（図３中のＤ点での信号）の波形を示す。

図４に示すように、補正シーケンサ９１は、遅延回路１０１による信号の遅延量と、マルチプレクサ１０４の状態とに基づき、第１ＤＣＡ回路６１を通過する信号のデューティを変更することができる。例えば、補正シーケンサ９１は、マルチプレクサ１０４を上記第１状態とすることで、信号のデューティを元の信号よりも小さくする（デューティ比を減少させる）。補正シーケンサ９１は、マルチプレクサ１０４を上記第２状態とすることで、信号のデューティを元の信号よりも大きくする（デューティ比を増加させる）。

第２から第４のデューティ調整回路６５，７１，７４の構成は、例えば上述した第１ＤＣＡ回路６１の構成と同様である。第２から第４のデューティ調整回路６５，７１，７４に関しては、上述した説明における「第１クロック」が、「データ信号」または「トグル信号」、「第２クロック」、「動作クロック」または「サンプリングクロック」とそれぞれ読み替えられる場合がある。なお、第１から第４のデューティ調整回路６１，６５，７１，７４の構成は、上記例に限定されない。

図２に示すように、データ処理回路６２は、ＮＡＮＤＰｈｙ３０の第１接続端子４１を介して、ＮＡＮＤコントローラ１６内の別の回路に接続されている。データ処理回路６２には、データの書き込み動作が行われる場合に、ＮＡＮＤ装置２０に向けて送信される書き込み対象のデータが入力される。データ処理回路６２は、入力された書き込み対象のデータを第１ＤＤＲフリップフロップ回路６３に出力する。また、データ処理回路６２は、データの書き込み動作が行われる場合に、ＮＡＮＤ装置２０へ送信される動作クロックのパターンを示すデータを不図示の記憶部から取得する。データ処理回路６２は、動作クロックのパターンを示すデータを第２ＤＤＲフリップフロップ回路７２に出力する。

データ処理回路６２は、第１補正処理が行われる場合、第１検出回路８３に出力されるトグルパターン（ＨｉｇｈレベルとＬｏｗレベルとをある周期で交互に繰り返すパターン）を示すデータを不図示の記憶部から取得する。データ処理回路６２は、トグルパターンを示すデータを第１ＤＤＲフリップフロップ回路６３に出力する。また、データ処理回路６２は、第１補正処理が行われる場合、第１検出回路８３に出力されるサンプリングクロックのパターンを示すデータを不図示の記憶部から取得する。データ処理回路６２は、サンプリングクロックのパターンを示すデータを第３ＤＤＲフリップフロップ回路８１に出力する。なお、第２補正処理が行われる場合は、上記説明において「第１ＤＤＲフリップフロップ回路６３」を「第２ＤＤＲフリップフロップ回路７２」と読み替えればよい。

本実施形態では、データ処理回路６２は、第３補正処理が行われる場合、ＮＡＮＤ装置２０へ送信されるトグルパターンを示すデータを不図示の記憶部から取得する。データ処理回路６２は、トグルパターンを示すデータを第１ＤＤＲフリップフロップ回路６３に出力する。また、データ処理回路６２は、第３補正処理が行われる場合、ＮＡＮＤ装置２０へ送信される特別サンプリングクロックのパターンを示すデータを不図示の記憶部から取得する。データ処理回路６２は、特別サンプリングクロックのパターンを示すデータを第２ＤＤＲフリップフロップ回路７２に出力する。これらについては詳しく後述する。

第１ＤＤＲ（Double Data Rate）フリップフロップ回路６３（以下「第１ＤＤＲ＿ＦＦ回路６３」と称する）の信号入力端子は、データ処理回路６２の出力端子に接続されている。第１ＤＤＲ＿ＦＦ回路６３のクロック入力端子は、第１ＤＣＡ回路６１の出力端子に接続されている。第１ＤＤＲ＿ＦＦ回路６３は、データの書き込み動作が行われる場合に、データ処理回路６２から供給されるデータと、第１ＤＣＡ回路６１から供給される第１クロックとを用いて、所定の転送レートのデータ信号（書き込み対象のデータの内容を示す信号）を生成する。データの書き込み動作は、「第１動作」の一例である。データ信号は、「第１信号」の一例である。

第１ＤＤＲ＿ＦＦ回路６３は、第３補正処理が行われる場合、第１クロックに基づくトグルパターンの信号（以下「トグル信号」と称する）を生成する。例えば、第１ＤＤＲ＿ＦＦ回路６３は、第３補正処理が行われる場合、データ処理回路６２から供給されるトグルパターンを示すデータと、第１ＤＣＡ回路６１から供給される第１クロックとを用いて、トグル信号を生成する。これについては詳しく後述する。第３補正処理は、「第２動作」の一例である。トグル信号は、「第２信号」の一例である。

図５は、第１ＤＤＲ＿ＦＦ回路６３の内部構成の一例を示すブロック図である。第１ＤＤＲ＿ＦＦ回路６３は、例えば、第１フリップフロップ回路１１１（以下「第１ＦＦ回路１１１」と称する）、第２フリップフロップ回路１１２（以下「第２ＦＦ回路１１２」と称する）、およびマルチプレクサ１１３を有する。

第１ＦＦ回路１１１の信号入力端子は、データ処理回路６２の出力端子に接続されている。第１ＦＦ回路１１１のクロック入力端子は、第１ＤＣＡ回路６１の出力端子に接続されている。第２ＦＦ回路１１２の信号入力端子は、データ処理回路６２の出力端子に接続されている。第２ＦＦ回路１１２のクロック入力端子は、例えば論理反転回路を介して、第１ＤＣＡ回路６１の出力端子に接続されている。

マルチプレクサ１１３の第１入力端子は、第１ＦＦ回路１１１の出力端子に接続されている。マルチプレクサ１１３の第２入力端子は、第２ＦＦ回路１１２の出力端子に接続されている。マルチプレクサ１１３の制御端子は、第１ＤＣＡ回路６１の出力端子に接続されている。マルチプレクサ１１３の出力端子は、第１ＤＤＲ＿ＦＦ回路６３の出力端子である。マルチプレクサ１１３は、制御端子に入力される第１ＤＣＡ回路６１からの第１クロックに基づいて、第１ＦＦ回路１１１の出力端子をマルチプレクサ１１３の出力端子に接続する第１状態と、第２ＦＦ回路１１２の出力端子をマルチプレクサ１１３の出力端子に接続する第２状態との間で切り替え可能である。

すなわち、第１ＤＤＲ＿ＦＦ回路６３は、第１クロックの各サイクルの立ち上がりエッジと立ち下がりエッジとそれぞれで、データ処理回路６２の出力端子から出力される値を更新する。これにより、第１ＤＤＲ＿ＦＦ回路６３は、第１クロックと比べて２倍のタイミングでデータ信号を生成し、生成したデータ信号を第１遅延回路６４に出力する。

第２および第３のＤＤＲフリップフロップ回路７２，８１の構成は、例えば上述した第１ＤＤＲ＿ＦＦ回路６３の構成と同様である。第２および第３のＤＤＲフリップフロップ回路７２，８１の動作に関しては、それぞれ後述する。なお、第１から第３のＤＤＲフリップフロップ回路６３，７２，８１の構成は、上記例に限定されない。

図２に示すように、第１遅延回路６４には、第１ＤＤＲ＿ＦＦ回路６３からデータ信号が供給される。第１遅延回路６４は、第１遅延回路６４を通過するデータ信号を遅延させる。例えば、第１遅延回路６４は、直列接続された複数の遅延素子を含むとともに、外部からの信号（例えば補正シーケンサ９１からの信号）に基づいて遅延素子の数を変更可能である。第１遅延回路６４は、遅延素子の数を変更することで、データ信号の遅延量（位相）を調整する。「位相」は、上述したようにパルス状の信号のエッジの立ち上がり（または立ち下がり）のタイミングに対応する。このため、本実施形態において「位相」は「タイミング」と読み替えられてもよい。第１遅延回路６４は、遅延量が調整されたデータ信号を出力する。

第２デューティ調整回路６５（以下「第２ＤＣＡ回路６５」と称する）には、遅延量を調整されたデータ信号が第１遅延回路６４から供給される。第２ＤＣＡ回路６５は、第１ＤＤＲ＿ＦＦ回路６３の下流側でデータ信号のデューティを調整する（補正する）回路である。第２ＤＣＡ回路６５は、デューティが調整されたデータ信号を第１入出力回路６６に出力する。第２ＤＣＡ回路６５は、第１ＤＣＡ回路６１の構成と同様の構成である。

第１入出力回路６６の第１端子は、第２ＤＣＡ回路６５の出力端子に接続されている。第１入出力回路６６の第２端子は、ＮＡＮＤＰｈｙ３０の外部接続端子である第２接続端子４２を介して、ＮＡＮＤ装置２０に接続されている。第１入出力回路６６の第３端子は、第１検出回路８３に接続されている。第１入出力回路６６は、第２ＤＣＡ回路６５から供給されたデータ信号を、第２接続端子４２を介してＮＡＮＤ装置２０に出力するとともに、第１検出回路８３に出力する。

以上説明した、第１ＤＣＡ回路６１、第１ＤＤＲ＿ＦＦ回路６３、第１遅延回路６４、第２ＤＣＡ回路６５、および第１入出力回路６６は、協働することで「第１出力回路Ａ１」の一例を構成している。なお、第１出力回路Ａ１は、第１ＤＣＡ回路６１と、第２ＤＣＡ回路６５とのうちどちらか一方を省略してもよい。

第３デューティ調整回路７１（以下「第３ＤＣＡ回路７１」と称する）は、第２ＤＤＲ＿フリップフロップ回路７２の上流側でクロックのデューティを調整する（補正する）回路である。第３ＤＣＡ回路７１は、第２クロックツリー５２から供給される第１クロックまたは第２クロックのデューティを調整し、デューティが調整された第１クロックまたは第２クロックを第２ＤＤＲフリップフロップ回路７２に出力する。第３ＤＣＡ回路７１は、後述する特別サンプリングクロックのデューティを調整可能な「第２調整回路」の一例である。第３ＤＣＡ回路７１は、第１ＤＣＡ回路６１の構成と同様の構成である。

第２ＤＤＲフリップフロップ回路７２（以下「第２ＤＤＲ＿ＦＦ回路７２」と称する）の信号入力端子は、データ処理回路６２の出力端子に接続されている。第２ＤＤＲ＿ＦＦ回路７２のクロック入力端子は、第３ＤＣＡ回路７１の出力端子に接続されている。第２ＤＤＲ＿ＦＦ回路７２は、データの書き込み動作が行われる場合に、第１クロックに基づく動作クロックを生成する。例えば、第２ＤＤＲ＿ＦＦ回路７２は、データの書き込み動作が行われる場合に、データ処理回路６２から供給される動作クロックを示すデータと、第３ＤＣＡ回路７１から供給される第１クロックとを用いて、第１クロックと同期した動作クロックを生成する。

第３ＤＤＲ＿ＦＦ回路７２は、第３補正処理が行われる場合に、第２クロックに基づく特別サンプリングクロックを生成する。例えば、第２ＤＤＲ＿ＦＦ回路７２は、第３補正処理が行われる場合、データ処理回路６２から供給される特別サンプリングクロックのパターンを示すデータと、第３ＤＣＡ回路７１から供給される第２クロックとを用いて、第２クロックと同期した特別サンプリングクロックを生成する。これについては詳しく後述する。以下では、「動作クロック」と「サンプリングクロック」とを纏めて「クロック」と称する場合がある。

第２ＤＤＲ＿ＦＦ回路７２の構成は、例えば、第１ＤＤＲ＿ＦＦ回路６３の構成と同様である。第２ＤＤＲ＿ＦＦ回路７２に関しては、上述したＤＤＲ＿ＦＦ回路６３の説明において「第１ＤＣＡ回路６１」が「第３ＤＣＡ回路７１」と読み替えられ、「制御端子に入力される第１クロック」が「制御端子に入力される第２クロック」と読み替えられる。第２ＤＤＲ＿ＦＦ回路７２は、制御端子に第２クロックが入力されることで、第１周期の０．５サイクル単位でエッジを出力することができる。

第２遅延回路７３には、第２ＤＤＲ＿ＦＦ回路７２からクロックが入力される。第２遅延回路７３は、第２遅延回路７３を通過するクロックを遅延させる。例えば、第２遅延回路７３は、直列接続された複数の遅延素子を含むとともに、外部からの信号（例えば補正シーケンサ９１からの信号）に基づいて遅延素子の数を変更可能である。第２遅延回路７３は、遅延素子の数を変更することで、クロックの遅延量（位相）を調整する。第２遅延回路７３は、遅延量が調整されたクロックを出力する。第２遅延回路７３は、後述する特別サンプリングクロックの位相を調整可能な「第１調整回路」の一例である。

第４デューティ調整回路７４（以下「第４ＤＣＡ回路７４」と称する）には、遅延量が調整されたクロックが第２遅延回路７３から供給される。第４ＤＣＡ回路７４は、第２ＤＤＲ＿ＦＦ回路７２の下流側でクロックのデューティを調整する（補正する）回路である。第４ＤＣＡ回路７４は、デューティが調整されたクロックを第２入出力回路７５に出力する。第４ＤＣＡ回路７４は、後述する特別サンプリングクロックのデューティを調整可能な「第２調整回路」の別の一例である。第４ＤＣＡ回路７４は、第１ＤＣＡ回路６１の構成と同様の構成である。

第２入出力回路７５の第１端子は、第４ＤＣＡ回路７４の出力端子に接続されている。第２入出力回路７５の第２端子は、ＮＡＮＤＰｈｙ３０の外部接続端子である第３接続端子４３を介して、ＮＡＮＤ装置２０に接続されている。第２入出力回路７５の第３端子は、第２検出回路８４に接続されている。第２入出力回路７５は、第４ＤＣＡ回路７４から供給されたクロックを、第３接続端子４３を介してＮＡＮＤ装置２０に出力するとともに、第２検出回路８４に出力する。

以上説明した、第３ＤＣＡ回路７１、第２ＤＤＲ＿ＦＦ回路７２、第２遅延回路７３、第４ＤＣＡ回路７４、および第２入出力回路７５は、協働することで「第２出力回路Ａ２」の一例を構成している。なお、第２出力回路Ａ２は、第３ＤＣＡ回路７１と、第４ＤＣＡ回路７４とのうちいずれか一方を省略してもよい。本実施形態では、ＰＬＬ５０と、第１出力回路Ａ１と、第２出力回路Ａ２とにより、「半導体集積回路」の一例が構成されている。

第３ＤＤＲフリップフロップ回路８１（以下「第３ＤＤＲ＿ＦＦ回路８１」と称する）の信号入力端子は、データ処理回路６２の出力端子に接続されている。第３ＤＤＲ＿ＦＦ回路８１のクロック入力端子は、クロックツリー５３の出力端子に接続されている。第３ＤＤＲ＿ＦＦ回路８１は、第１および第２補正処理が行われる場合に、サンプリングクロックを生成する。例えば、第３ＤＤＲ＿ＦＦ回路８１は、第１および第２補正処理が行われる場合に、データ処理回路６２から供給されるサンプリングクロックを示すデータと、クロックツリー５３から供給される第２クロックとを用いて、第２クロックと同期したサンプリングクロックを生成する。第３ＤＤＲ＿ＦＦ回路８１は、生成したサンプリングクロックを第３遅延回路８２に出力する。

第３ＤＤＲ＿ＦＦ回路８１の構成は、例えば、第１ＤＤＲ＿ＦＦ回路６３の構成と同様である。第３ＤＤＲ＿ＦＦ回路８１に関しては、上述したＤＤＲ＿ＦＦ回路６３の説明において「第１ＤＣＡ回路６１」が「クロックツリー５３」と読み替えられ、「制御端子に入力される第１クロック」が「制御端子に入力される第２クロック」と読み替えられる。第３ＤＤＲ＿ＦＦ回路８１は、制御端子に第２クロックが入力されることで、第１周期の０．５サイクル単位でエッジを出力することができる。

第３遅延回路８２には、第３ＤＤＲ＿ＦＦ回路８１からサンプリングクロックが入力される。第３遅延回路８２は、入力されたサンプリングクロックを遅延させる。例えば、第３遅延回路８２は、直列接続された複数の遅延素子を含むとともに、外部からの信号（例えば補正シーケンサ９１からの信号）に基づいて遅延素子の数を変更可能である。第３遅延回路８２は、遅延素子の数を変更することで、サンプリングクロックの遅延量（位相）を調整する。第３遅延回路８２は、遅延量を調整したサンプリングクロックを、第１検出回路８３および第２検出回路８４に出力する。

第１検出回路８３（Duty Cycle Detector：ＤＣＤ）は、第１入出力回路６６から供給される信号と、第３遅延回路８２から供給されるサンプリングクロックとに基づいて、ＮＡＮＤ装置２０へ送信されるデータ信号のデューティおよび位相の適否を検出する。第１検出回路８３の検出結果（サンプリング結果）は、補正シーケンサ９１に出力される。なお、第１検出回路８３の検出動作については、詳しく後述する。

第２検出回路８４は、第２入出力回路７５から供給される動作クロックと、第３遅延回路８２から供給されるサンプリングクロックとに基づいて、ＮＡＮＤ装置２０へ送信される動作クロックのデューティおよび位相の適否を検出する。第２検出回路８４の検出結果（サンプリング結果）は、補正シーケンサ９１に出力される。なお、第２検出回路８４の検出動作については、詳しく後述する。

制御回路９０は、ＮＡＮＤＰｈｙ３０の動作を統括的に制御する。制御回路９０は、後述する第１から第３補正処理を実行する補正シーケンサ９１を含む。補正シーケンサ９１は、ＮＡＮＤＰｈｙ３０に設けられた回路である。補正シーケンサ９１は、ＮＡＮＤＰｈｙ３０の構成要素（例えば、マルチプレクサ５４、第１から第４のデューティ調整回路６１，６５，７１，７４、データ処理回路６２、第１から第３の遅延回路６４，７３，８２）を制御することで、第１から第３補正処理を実行する。本実施形態で「補正」とは、ＮＡＮＤ装置２０の内部に到達したデータ信号が処理に適したデータ信号になるように、ＮＡＮＤＰｈｙ３０内でデータ信号のデューティおよび／または位相を予め調整するための補正値（例えば、第１出力回路Ａ１におけるデータ信号に関する補正値、または第２出力回路Ａ２における動作クロックに関する補正値）を導出し、デューティ調整回路６１，６５，７１，７４および／または遅延回路６４，７３，８２にその補正値を反映させることを意味する。なお、この補正処理については、詳しく後述する。

＜２．２ ＮＡＮＤ装置の構成＞
次に、ＮＡＮＤ装置２０について説明する。
図２に示すように、ＮＡＮＤ装置２０は、例えば、メモリセルアレイ１２１、データレジスタ１２２、および第３検出回路１２３を有する。

メモリセルアレイ１２１は、複数のメモリセルトランジスタを含み、データを不揮発に記憶する。メモリセルアレイ１２１には、不図示の周辺回路が接続されている。周辺回路は、メモリセルアレイ１２１に対するデータの書き込み動作時および読み出し動作が行われる場合に、メモリセルアレイの各種配線に所定の電圧を印加する。

データレジスタ１２２は、メモリセルアレイ１２１に対するデータの書き込み動作または読み出し動作が行われる場合に、データを一時的に保持するデータバッファである。例えば、データレジスタ１２２は、メモリセルアレイ１２１に所定単位（例えば１ページ分）のデータが書き込まれる場合に、メモリコントローラ１０から順次送信されるデータが上記所定単位まで溜まってメモリセルアレイ１２１に一括して書き込まれるまで、メモリコントローラ１０から順次送信されたデータを格納する。

第３検出回路１２３は、第３補正処理が行われる場合に、ＮＡＮＤＰｈｙ３０から送信されるトグル信号と、ＮＡＮＤＰｈｙ３０から送信されるサンプリングクロックとに基づいて、トグル信号のデューティおよび位相の適否をＮＡＮＤ装置２０内で検出する。第３検出回路１２３の検出結果（サンプリング結果）は、データレジスタ１２２に保存される。なお、第３検出回路１２３の検出動作については、詳しく後述する。

＜３．補正処理＞
次に、ＮＡＮＤＰｈｙ３０で行われる補正処理について説明する。なお以下に説明する補正処理は、別の説明がない限り、補正シーケンサ９１の制御によって実行される。本実施形態で行われる補正処理は、ＮＡＮＤＰｈｙ３０内での検出結果（第１および第２の検出回路８３，８４の検出結果）に基づく第１および第２補正処理と、ＮＡＮＤ装置２０内の検出結果（第３検出回路１２３の検出結果）に基づく第３補正処理とを含む。これら補正処理は、所定の条件が満たされた場合（例えば、メモリシステム１に初めて電源が供給された場合）に実行される。なお、第１および第２補正処理は、必須ではなく、省略されてもよい。

＜３．１ ＮＡＮＤＰｈｙ内での検出結果に基づく補正処理＞
＜３．１．１ 第１検出回路の検出結果に基づく補正処理＞
補正シーケンサ９１は、補正処理を行う所定の条件が満たされた場合、第１検出回路８３の検出結果に基づき、データ信号のデューティおよび位相を補正する第１補正処理を行う。

図６は、第１補正処理を説明するためのタイミングチャートである。図６中のＳ１，Ｓ２，Ｓ５は、それぞれ図２中の点Ｓ１，点Ｓ２，点Ｓ５における信号を示す。第１補正処理では、第１クロックツリー５１から第１クロックが出力され、データ処理回路６２からトグルパターンを示すデータが出力され、第１ＤＤＲ＿ＦＦ回路６３において第１クロックを用いてトグル信号が生成される。第１ＤＤＲ＿ＦＦ回路６３で生成されたトグル信号は、第１遅延回路６４および第２ＤＣＡ回路６５を経由し、第１入出力回路６６から第１検出回路８３に入力される。

一方で、第１補正処理では、第３クロックツリー５３から出力された第２クロックは、第３ＤＤＲ＿ＦＦ回路８１および第３遅延回路８２を経由し、トグル信号の２倍速のサンプリングクロックとして、第１検出回路８３に入力される。

そして、第１検出回路８３は、例えば、サンプリングクロックの立ち上がりエッジのタイミングで、トグル信号の立ち上がりエッジおよび立ち下がりエッジの有無を検出する（サンプリングする）。具体的には、第１検出回路８３は、サンプリングクロックの出力（レベル）と、トグル信号の出力（レベル）とを比較する比較器を含む。そして、第１検出回路８３は、上記比較器の出力結果に基づき、サンプリングクロックの立ち上がりエッジのタイミングにおけるトグル信号の立ち上がりエッジおよび立ち下がりエッジの有無を検出する。

より詳しく述べると、第１検出回路８３は、サンプリングクロックの複数のサイクルにおける立ち上がりエッジのタイミングで、トグル信号のＨｉｇｈレベル（またはＬｏｗレベル）が安定して検出される場合、サンプリングクロックの立ち上がりエッジに対して、トグル信号の立ち上がりエッジ（または立ち下がりエッジ）が遷移している（ずれている）と判定する。一方で、第１検出回路８３は、サンプリングクロックの複数のサイクルにおける立ち上がりエッジのタイミングで、トグル信号のＨｉｇｈレベル（またはＬｏｗレベル）の検出結果が安定して検出されない場合、サンプリングクロックの立ち上がりエッジと、トグル信号の立ち上がりエッジ（または立ち下がりエッジ）とが一致していると判定する。

図６に示す例では、第１ＤＤＲ＿ＦＦ回路６３から出力された直後のデータ信号（図６中のＳ１参照）と比べて、ＮＡＮＤ装置２０に送信されるデータ信号（図６中のＳ２参照）は、劣化してデューティが小さくなっている。このため、第１検出回路８３において、サンプリングクロックの立ち上がりエッジと、データ信号の立ち下がりエッジとが一致しなくなっている。この場合、第１検出回路８３による検出を行うことで、サンプリングクロックの立ち上がりエッジに対して、トグル信号の立ち下がりエッジがずれていることを検出することができる。

補正シーケンサ９１は、サンプリングクロックの立ち上がりエッジに対してトグル信号の立ち上がりエッジがずれている場合、第１遅延回路６４の遅延量の設定値を変更することで、トグル信号の位相を補正する。同様に、補正シーケンサ９１は、サンプリングクロックの立ち上がりエッジとトグル信号の立ち上がりエッジとが一致するが、サンプリングクロックの立ち上がりエッジに対してトグル信号の立ち下がりエッジがずれている場合、第１ＤＣＡ回路６１と第２ＤＣＡ回路６５とのうち少なくとも一方のデューティ調整量を変更することで、トグル信号のデューティを補正する。これにより、データ信号に関する補正処理が行われる。

＜３．１．２ 第２検出回路の検出結果に基づく補正処理＞
補正シーケンサ９１は、補正処理を行う所定の条件が満たされた場合、第２検出回路８４の検出結果に基づき、動作クロックのデューティおよび位相を補正する第２補正処理を行う。

図７は、第２補正処理を説明するためのタイミングチャートである。図７中のＳ３，Ｓ４，Ｓ５は、それぞれ図２中の点Ｓ３，点Ｓ４，点Ｓ５における信号を示す。第２補正処理では、マルチプレクサ５４が第１状態に制御され、第２クロックツリー５２から第１クロックが出力され、データ処理回路６２からトグルパターンを示すデータが出力され、第２ＤＤＲ＿ＦＦ回路７２において第１クロックと同じ周期でありトグルパターンに同期した動作クロックが生成される。第２ＤＤＲ＿ＦＦ回路７２で生成された動作クロックは、第２遅延回路７３および第４ＤＣＡ回路７４を経由し、第２入出力回路７５から第２検出回路８４に入力される。

一方で、第２補正処理では、第３クロックツリー５３から出力された第２クロックは、第３ＤＤＲ＿ＦＦ回路８１および第３遅延回路８２を経由し、動作クロックの２倍速のサンプリングクロックとして、第２検出回路８４に入力される。そして、第２検出回路８４は、例えばサンプリングクロックの立ち上がりエッジのタイミングで、動作クロックの立ち上がりエッジおよび立ち下がりエッジの有無を検出する（サンプリングする）。

なお、第２補正処理の詳細は、上述した第１補正処理と同様である。第２補正処理は、上述した第１補正処理の説明において、「データ信号」を「動作クロック」と読み替え、「第１検出回路８３」を「第２検出回路８４」と読み替え、「第１ＤＤＲ＿ＦＦ回路６３」を「第２ＤＤＲ＿ＦＦ回路７２」と読み替え、「第１遅延回路６４」を「第２遅延回路７３」と読み替え、「第１ＤＣＡ回路６１」を「第３ＤＣＡ回路７１」と読み替え、「第２ＤＣＡ回路６５」を「第４ＤＣＡ回路７４」と読み替えればよい。

＜３．２ ＮＡＮＤ装置内での検出結果に基づく補正処理＞
次に、ＮＡＮＤ装置２０内での検出結果に基づく第３補正処理について説明する。補正シーケンサ９１は、第３補正処理を行う所定の条件が満たされた場合、第３検出回路１２３の検出結果に基づき、データ信号のデューティおよび位相を補正する第３補正処理を行う。

＜３．２．１ 第３補正処理の全体動作＞
まず、第３補正処理の全体動作について説明する。
図８は、第３補正処理を説明するためのタイミングチャートである。図８中のＳ１，Ｓ７，Ｓ６，Ｓ３，Ｓ８は、それぞれ図２中の点Ｓ１，点Ｓ７，点Ｓ６，点Ｓ３，点Ｓ８における信号を示す。第３補正処理では、第１クロックツリー５１から第１クロックが出力され、データ処理回路６２からトグルパターンを示すデータが出力され、第１ＤＤＲ＿ＦＦ回路６３において第１クロックを用いてトグル信号が生成される。第１ＤＤＲ＿ＦＦ回路６３で生成されたトグル信号は、第１遅延回路６４および第２ＤＣＡ回路６５を経由し、第１入出力回路６６からＮＡＮＤ装置２０の第３検出回路１２３に入力される。

一方で、第３補正処理では、マルチプレクサ５４が第２状態に制御され、第２クロックツリー５２から第２クロックが第２ＤＤＲ＿ＦＦ回路７２に供給される。第２ＤＤＲ＿ＦＦ回路７２は、データ処理回路６２から供給された特別サンプリングクロックのパターンを示すデータに基づき、第２クロックを用いて特別サンプリングクロック（特別パターンのサンプリングクロック）を生成する。ここで「特別」という名称は、上述した第１および第２補正処理で用いられるサンプリングクロックと区別するための便宜上のものであり、発明を限定する意味で用いられてはいない。第２ＤＤＲ＿ＦＦ回路７２で生成された特別サンプリングクロックは、第２遅延回路７３および第４ＤＣＡ回路７４を経由し、第２入出力回路７５からＮＡＮＤ装置２０の第３検出回路１２３に入力される。

本実施形態では、第３補正処理が行われる場合、補正シーケンサ９１は、第３検出回路１２３の検出結果をＮＡＮＤ装置２０内のデータレジスタ１２２に書き込むことを指示するコマンドを発行する。具体的には、補正シーケンサ９１は、所定の制御コマンドをコマンド送信部ＣＳ（図１参照）に出力することで、ＮＡＮＤ装置２０内のデータレジスタ１２２内のアドレスを書き込み先アドレスとして指定し、第３検出回路１２３の検出結果をデータレジスタ１２２に書き込ませるライトコマンドをコマンド送信部ＣＳによってＮＡＮＤ装置２０に送信させる。これに代えて、ＮＡＮＤ装置２０は、第３補正処理が行われる場合、第３検出回路１２３の検出結果をデータレジスト１２２の特定のアドレスに自動的に書き込むように予め設定されていてもよい。

＜３．２．２ 特別サンプリングクロック＞
次に、第３補正処理で用いられる特別サンプリングクロックについて説明する。
図８のＳ３，Ｓ８は、特別サンプリングクロックの一例を示す。特別サンプリングクロックは、トグル信号に含まれる１つの立ち上がりエッジＲＥをサンプリングするための第１エッジＥ１と、トグル信号に含まれる１つの立ち下がりエッジＤＥをサンプリングするための第２エッジＥ２とを含む。第２ＤＤＲ＿ＦＦ回路７２は、第１エッジＥ１および第２エッジＥ２を、第２クロックの立ち上がりエッジ（例えば立ち上がりエッジＣ１，Ｃ２）を用いて生成する。

本実施形態では、上記１つの立ち上がりエッジＲＥは、トグル信号に含まれる第１パルスＰ１の立ち上がりエッジである。上記１つの立ち下がりエッジＤＥは、トグル信号に含まれる第１パルスＰ１とは別の第２パルスＰ２（例えば、第１パルスＰ１に続く１つ後のパルス）の立ち下がりエッジである。そして、第２ＤＤＲ＿ＦＦ回路７２は、上記立ち上がりエッジＲＥおよび立ち下がりエッジＤＥをサンプリングするための第１エッジＥ１および第２エッジＥ２を、第２クロックの立ち上がりエッジを用いて生成する。

例えば、特別サンプリングクロックは、上記第１周期の（ｎ＋０．５）分周（ｎは１以上の自然数）で生成された複数のパルスを含む。本実施形態では、第２ＤＤＲ＿ＦＦ回路７２は、第２クロックに含まれる第１パルスＢ１の立ち上がりエッジＣ１と、第２クロックに含まれる第１パルスＢ１とは別の第２パルスＢ２（例えば、第１パルスＢ１に続く１つ後のパルス）の立ち下がりエッジＣ３とに基づき、特別サンプリングクロックの１つのパルスＤ１を生成する。すなわち、第２ＤＤＲ＿ＦＦ回路７２は、第１パルスＢ１の立ち上がりエッジＣ１に基づき、特別サンプリングクロックのパルスＤ１の立ち上がりエッジＥ１を生成し、第２パルスＢ２の立ち下がりエッジＣ３に基づき、特別サンプリングクロックのパルスＤ１の立ち下がりエッジＥ３を生成する。

また本実施形態では、補正シーケンサ９１は、第２遅延回路７３を制御することで、位相を徐々にずらした特別サンプリングクロックを生成する。位相を徐々にずらした特別サンプリングクロックとは、例えば、特別サンプリングクロックの立ち上がりエッジのタイミングが徐々に遅れる（立ち上がりエッジの間隔が徐々に広くなる）クロックである。そして、第２入出力回路７５は、位相を徐々にずらした特別サンプリングクロックを、ＮＡＮＤ装置２０の第３検出回路１２３に出力する。

本実施形態では、第３検出回路１２３による検出結果をデータレジスタ１２２に記憶させるための１つのライトコマンドに伴って、複数のサイクルで位相を徐々にずらした特別サンプリングクロックを連続して出力する。すなわち、１つのライトコマンドに基づいて、複数のサイクルで位相を徐々にずらした特別サンプリングクロックを用いて第３検出回路１２３による検出が連続して行われる。これにより、トグル信号の位相のずれ量を求めることができる。

また本実施形態では、補正シーケンサ９１は、第３ＤＣＡ回路７１と第４ＤＣＡ回路７４とのうち少なくとも一方を制御することで、デューティを徐々に変更した特別サンプリングクロックを生成する。デューティを徐々に変更した特別サンプリングクロックとは、例えば、特別サンプリングクロックのデューティ比が徐々に増加する（または徐々に減少する）クロックである。そして、第２入出力回路７５は、デューティを徐々に変更した特別サンプリングクロックを、ＮＡＮＤ装置２０の第３検出回路１２３に出力する。

本実施形態では、第３検出回路１２３による検出結果をデータレジスタ１２２に記憶させるための１つのライトコマンドに伴って、複数のサイクルでデューティを徐々に変更した特別サンプリングクロックを連続して出力する。すなわち、１つのライトコマンドに基づいて、複数のサイクルでデューティを徐々に変更した特別サンプリングクロックを用いて第３検出回路１２３による検出が連続して行われる。これにより、トグル信号のデューティのずれ量を求めることができる。

＜３．２．３ 第３検出回路での検出動作＞
次に、第３検出回路１２３での検出動作について説明する。
図８に示すように、第３検出回路１２３は、例えば、特別サンプリングクロックの立ち上がりエッジのタイミングで、トグル信号の立ち上がりエッジおよび立ち下がりエッジの有無を検出する（サンプリングする）。例えば、第３検出回路１２３は、特別サンプリングクロックの立ち上がりエッジＥ１，Ｅ２のタイミングで、トグル信号の立ち上がりエッジＲＥおよび立ち下がりエッジＤＥの有無を検出する。

具体的には、第３検出回路１２３は、特別サンプリングクロックの出力（レベル）と、トグル信号の出力（レベル）とを比較する比較器を含む。そして、第３検出回路１２３は、上記比較器の出力結果に基づき、特別サンプリングクロックの立ち上がりエッジのタイミングにおけるトグル信号の立ち上がりエッジおよび立ち下がりエッジの有無を検出する。なお検出方法の詳細は、第１検出回路８３による検出方法と同様である。

図８に示す例では、第１ＤＤＲ＿ＦＦ回路６３から出力された直後のデータ信号（図８中のＳ１参照）と比べて、ＮＡＮＤ装置２０の内部に入力されたトグル信号（図８中のＳ７参照）は、劣化してデューティが小さくなっている。このため、第３検出回路１２３において、トグル信号の立ち下がりエッジＤＥ´と、特別サンプリングクロックの立ち上がりエッジＥ２とが一致しなくなる。この場合、第３検出回路１２３による検出を行うことで、サンプリングクロックの立ち上がりエッジに対して、トグル信号の立ち下がりエッジが遷移していることを検出することができる。

本実施形態では、位相を徐々にずらした特別サンプリングクロックがＮＡＮＤＰｈｙ３０からＮＡＮＤ装置２０に送信され続ける間、第３検出回路１２３は検出動作を継続する。また、デューティが徐々に変更された特別サンプリングクロックがＮＡＮＤＰｈｙ３０からＮＡＮＤ装置２０に送信され続ける間、第３検出回路１２３は検出動作を継続する。例えば、第３検出回路１２３は、特別サンプリングクロックの立ち上がりエッジごとに、トグル信号の立ち上がりエッジおよび立ち下がりエッジの有無を検出する。

本実施形態では、補正シーケンサ９１は、例えば位相を徐々にずらした特別サンプリングクロックの送信が完了した場合、データレジスタ１２２に保存された第３検出回路１２３の検出結果をＮＡＮＤ装置２０から読み出すためのリードコマンドを発行する。また、補正シーケンサ９１は、例えばデューティを徐々に変更した特別サンプリングクロックの送信が完了した場合、データレジスタ１２２に保存された第３検出回路１２３の検出結果をＮＡＮＤ装置２０から読み出すためのリードコマンドを発行する。

そして補正シーケンサ９１は、ＮＡＮＤ装置２０から読み出された第３検出回路１２３の検出結果に基づき、サンプリングクロックの立ち上がりエッジに対してトグル信号の立ち上がりエッジがずれている場合、第１遅延回路６４の遅延量の設定値を変更することで、データ信号の位相を補正する。同様に、補正シーケンサ９１は、サンプリングクロックの立ち上がりエッジとトグル信号の立ち上がりエッジとが一致するが、サンプリングクロックの立ち上がりエッジに対してトグル信号の立ち下がりエッジがずれている場合、第１ＤＣＡ回路６１と第２ＤＣＡ回路６５とのうち少なくとも一方のデューティ調整量を変更することで、データ信号のデューティを補正する。これにより、データ信号に関する補正処理が行われる。

＜４．第３補正処理の流れ＞
次に、第３補正処理の流れについて説明する。
図９および図１０は、第３補正処理の流れを示すフローチャートである。なお、補正シーケンサ９１は、第３補正処理の前に、上記第１補正処理および上記第２補正処理を実行してもよい。

まず、補正シーケンサ９１は、第１制御コマンドをコマンド送信部ＣＳに出力することで、第３検出回路１２３の検出結果をＮＡＮＤ装置２０のデータレジスタ１２２に保存させるライトコマンドを、コマンド送信部ＣＳによってＮＡＮＤ装置２０に送信させる（Ｓ１０１）。このライトコマンドは、データレジスタ１２２に含まれるアドレスを書き込み先アドレスとして指定し、第３検出回路１２３の検出結果を書き込み対象データとして指定したライトコマンドである。

次に、補正シーケンサ９１は、マルチプレクサ５４に対して制御信号を出力し、マルチプレクサ５４を上記第２状態に切り替える。これにより、第２ＤＤＲ＿ＦＦ回路７２に第２クロックが供給される（Ｓ１０２）。

次に、補正シーケンサ９１は、データ処理回路６２を制御し、第１ＤＤＲ＿ＦＦ回路６３にトグルパターンを示すデータを出力させる。これにより、第１ＤＤＲ＿ＦＦ回路６３は、トグルパターンを示すデータに基づき、第１クロックを用いて第１周期のトグル信号を生成して出力する（Ｓ１０３）。

次に、補正シーケンサ９１は、データ処理回路６２を制御し、第２ＤＤＲ＿ＦＦ回路７２にサンプリングクロックのパターンを示すデータを出力させる。これにより、第２ＤＤＲ＿ＦＦ回路７２は、サンプリングクロックのパターンを示すデータに基づき、第２クロックを用いて特別サンプリングクロックを生成して出力する（Ｓ１０４）。

次に、補正シーケンサ９１は、第１遅延回路６４の設定値を変化させる。これにより、位相をずらされた特別サンプリングクロックがＮＡＮＤ装置２０の第３検出回路１２３に供給される（Ｓ１０５）。

次に、補正シーケンサ９１は、位相が１周期分ずらされたか否かを判定する（Ｓ１０６）。補正シーケンサ９１は、位相が１周期分ずらされていない場合（Ｓ１０６：ＮＯ）、Ｓ１０３に戻り処理を繰り返す。これにより、第１遅延回路６４の設定値が徐々に変化されて、位相を徐々にずらされた特別サンプリングクロックが第３検出回路１２３に供給される。一方で、補正シーケンサ９１は、位相が１周期分ずらされた場合（Ｓ１０６：ＹＥＳ）、第１および第２のＤＤＲ＿ＦＦ回路６３，７２を制御することで、トグル信号および特別サンプリングクロックの出力を停止する（Ｓ１０７）。

次に、補正シーケンサ９１は、第２制御コマンドをコマンド送信部ＣＳに出力することで、データレジスタ１２２に保存された第３検出回路１２３の検出結果を読み出すリードコマンドを、コマンド送信部ＣＳによってＮＡＮＤ装置２０に送信させる（Ｓ１０８）。このリードコマンドは、第３検出回路１２３の検出結果が保存されたデータレジスタ１２２内のアドレスを読み出し先アドレスとして指定したリードコマンドである。

次に、補正シーケンサ９１は、ＮＡＮＤ装置２０から読み出された第３検出回路１２３の検出結果を確認する（Ｓ１０９）。すなわち、補正シーケンサ９１は、特別サンプリングクロックの複数の位相の各立ち上がりエッジのタイミングにおいて、トグル信号の立ち上がりエッジまたは立ち下がりエッジが存在するか否かを判定する。

そして、補正シーケンサ９１は、確認した検出結果に基づき、特別サンプリングクロックの立ち上がりエッジと、トグル信号の立ち上がりエッジが一致するトグル信号の位相を特定する。そして、補正シーケンサ９１は、特別サンプリングクロックの立ち上がりエッジと、トグル信号の立ち上がりエッジとがＮＡＮＤ装置２０内で一致するように、第１遅延回路６４の遅延量の設定を変更する（Ｓ１１０）。言い換えると、補正シーケンサ９１は、第１出力回路Ａ１内のデータ信号の遅延量に関する補正値を導出して反映させる。

次に、図１０に示すように、補正シーケンサ９１は、Ｓ２０１からＳ２０４の処理として、上述したＳ１０１からＳ１０４と同じ処理を実行する。次に、補正シーケンサ９１は、第１ＤＣＡ６３および第２ＤＣＡ回路６５のうち少なくとも一方の設定値を変化させる。これにより、デューティを変更された特別サンプリングクロックがＮＡＮＤ装置２０の第３検出回路１２３に供給される（Ｓ２０５）。

次に、補正シーケンサ９１は、所定の範囲に亘ってデューティを変更したか否かを判定する（Ｓ２０６）。補正シーケンサ９１は、所定の範囲に亘ってデューティが変更されていない場合（Ｓ２０６：ＮＯ）、Ｓ２０３に戻り処理を繰り返す。これにより、第１ＤＣＡ６３または第２ＤＣＡ回路６５の設定値が徐々に変化されて、デューティを徐々にずらされた特別サンプリングクロックが第３検出回路１２３に供給される。一方で、補正シーケンサ９１は、所定の範囲に亘ってデューティが変更されている場合（Ｓ２０６：ＹＥＳ）、第１および第２のＤＤＲ＿ＦＦ回路６３，７２を制御することで、トグル信号および特別サンプリングクロックの出力を停止する（Ｓ２０７）。

次に、補正シーケンサ９１は、Ｓ２０８，Ｓ２０９の処理として、Ｓ１０８，Ｓ１０９と同じ処理を行う。そして、補正シーケンサ９１は、確認した検出結果に基づき、特別サンプリングクロックの立ち上がりエッジと、トグル信号の立ち上がりエッジおよび立ち下がりエッジが一致するトグル信号のデューティを特定する。そして、補正シーケンサ９１は、特別サンプリングクロックの立ち上がりエッジと、トグル信号の立ち上がりエッジおよび立ち下がりエッジとがＮＡＮＤ装置２０内で一致するように、第１ＤＣＡ６３および第２ＤＣＡ回路６５のうち少なくとも一方のデューティの設定を変更する（Ｓ２１０）。言い換えると、補正シーケンサ９１は、第１出力回路Ａ１内のデータ信号のデューティに関する補正値を導出して反映させる。

本実施形態では、補正シーケンサ９１は、上述した第３補正処理を、ＮＡＮＤＰｈｙ３０に接続された複数のＮＡＮＤ装置２０（例えばＮＡＮＤ２０ＡおよびＮＡＮＤ２０Ｂ）に対して順に行う。そして、補正シーケンサ９１は、複数のＮＡＮＤ装置２０から読み出された第３検出回路１２３の検出結果に基づき、複数のＮＡＮＤ装置２０それぞれとの間におけるデータ信号の遅延に関するスキューを算出する。そして、補正シーケンサ９１は、複数のＮＡＮＤ装置２０それぞれとの間におけるスキューが小さくなるように、各ＮＡＮＤ装置２０に対する第１遅延回路６４、および第１ＤＣＡ回路６３または第２ＤＣＡ回路６５の設定を変更する。ＮＡＮＤ装置２０Ａから上記サンプリング結果を読み出すために制御回路９０によって発行されるコマンドは、「第１コマンド」の一例である。ＮＡＮＤ装置２０Ｂから上記サンプリング結果を読み出すために制御回路９０によって発行されるコマンドは、「第２コマンド」の一例である。第１コマンドおよび第２コマンドは、同じでもよく、異なってもよい。

すなわち、メモリコントローラ１０は、同じチャネルｃｈに接続された複数のＮＡＮＤ装置２０に関する補正処理（例えば第１から第３補正処理であるが、第３補正処理のみでもよい）を、それら複数のＮＡＮＤ装置に対して順に個別に行う。例えば、あるＮＡＮＤＰｈｙ３０に、ＮＡＮＤ装置２０Ａと、ＮＡＮＤ装置２０Ｂとが接続されている場合、ＮＡＮＤＰｈｙ３０は、まず、ＮＡＮＤ装置２０Ａに関する補正処理を行い、ＮＡＮＤ装置２０Ａに適した第１出力回路Ａ１の第１補正値（例えば、デューティ調整回路６１，６５および遅延回路６４に関する第１補正値のセット）を導出する。次に、ＮＡＮＤＰｈｙ３０は、ＮＡＮＤ装置２０Ｂに関する補正処理を行い、ＮＡＮＤ装置２０Ｂに適した第１出力回路Ａ１の第２補正値（例えば、デューティ調整回路６１，６５および遅延回路６４に関する第２補正値のセット）を導出する。そして、ＮＡＮＤＰｈｙ３０は、通常動作としてＮＡＮＤ装置２０Ａにデータを書き込む動作を行う場合、第１補正値によって調整された第１出力回路Ａ１によってデータ信号を出力する。一方で、ＮＡＮＤＰｈｙ３０は、通常動作としてＮＡＮＤ装置２０Ｂにデータを書き込む動作を行う場合、第２補正値によって調整された第１出力回路Ａ１によってデータ信号を出力する。これは、１つのチャネルｃｈに３つ以上のＮＡＮＤ装置２０が接続された場合も同様である。

＜５．利点＞
このような構成によれば、ＮＡＮＤ装置２０内での検出結果に基づき、ＮＡＮＤＰｈｙ３０でデータ信号を調整するための補正値を精度良く導出することができる。これにより、ＮＡＮＤ装置２０での信号の精度の向上を図ることができる。その結果、データ信号に対する動作クロックのタイミングマージンであるタイミングウィンドウ（いわゆるアイパターン）を広げることができる。

図１１は、本実施形態の第３補正処理の利点の一例を示すタイミングチャートである。本実施形態では、第２ＤＤＲ＿ＦＦ回路７２は、第３補正処理において、トグル信号に含まれる１つの立ち上がりエッジＲＥをサンプリングするための第１エッジＥ１と、トグル信号に含まれる１つの立ち下がりエッジＤＥをサンプリングするための第２エッジＥ２とを、第２クロックの立ち上がりエッジ（例えば立ち上がりエッジＣ１，Ｃ２）を用いて生成する。

このような構成によれば、ＮＡＮＤ装置２０に届くまでにサンプリングクロックのデューティが劣化する場合（図１１のＳ８に示すように、サンプリングクロックの立ち下がりエッジが前側にずれる場合）であっても、第１エッジＥ１および第２エッジＥ２の位相はずれにくい。このため、サンプリングクロックのデューティが劣化する場合であっても、第１エッジＥ１および第２エッジＥ２を用いて、トグル信号の立ち上がりエッジＲＥおよび立ち下がりエッジＤＥを精度よくサンプリングすることができる。

本実施形態では、補正シーケンサ９１は、位相を徐々にずらしたサンプリングクロック、またはデューティを徐々にずらしたサンプリングクロックを出力する。このようなサンプリングクロックによれば、トグル信号の位相またはデューティを検出する処理を１つの書き込み動作によって実現することができる。これにより、補正処理に必要な時間の短縮を図ることができる。

ここで、メモリコントローラ１０は、上述した第１出力回路Ａ１および第２出力回路Ａ２がチャネルｃｈ毎に設けられ、異なるチャネルｃｈに接続された複数のＮＡＮＤ装置２０に対して同時に信号を送信可能であってもよい。この場合、複数のＮＡＮＤ装置２０それぞれとの間におけるスキューが小さくなるようにデータ信号の位相およびデューティが調整可能であると、複数のＮＡＮＤ装置２０に対する並列処理の信頼性をさらに高めることができる。

なお、メモリコントローラ１０は、第１および第２補正処理に用いるサンプリングクロックとして、第３補正処理の特別サンプリングクロックと同じサンプリングクロックを用いてもよい。第１および第２補正処理で用いられるサンプリングクロックを生成する回路が第３ＤＤＲ＿ＦＦ回路８１であると、そのような特別サンプリングクロックを生成することができる。

（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、特別サンプリングクロックのパルス形状が第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態と同様である。本実施形態では、第３ＤＤＲ＿ＦＦ回路８１の代わりに、通常のフリップフロップ回路（ＤＤＲでないフリップフロップ回路）が設けられてもよい。

図１２は、第２の実施形態の第３補正処理を説明するためのタイミングチャートである。図１２のＳ３，Ｓ８は、第２の実施形態の特別サンプリングクロックの一例を示す。特別サンプリングクロックは、トグル信号に含まれる１つの立ち上がりエッジＲＥをサンプリングするための第１エッジＥ１と、トグル信号に含まれる１つの立ち下がりエッジＤＥをサンプリングするための第２エッジＥ２とを含む。第２ＤＤＲ＿ＦＦ回路７２は、第１エッジＥ１および第２エッジＥ２を、第２クロックの立ち上がりエッジ（例えば立ち上がりエッジＣ１，Ｃ２）を用いて生成する。

本実施形態では、上記１つの立ち上がりエッジＲＥは、トグル信号に含まれる第１パルスＰ１の立ち上がりエッジである。上記１つの立ち下がりエッジＤＥは、トグル信号に含まれる第１パルスＰ１とは別の第２パルスＰ２（例えば、第１パルスＰ１に続く１つ後のパルス）の立ち下がりエッジである。そして、第２ＤＤＲ＿ＦＦ回路７２は、上記立ち上がりエッジＲＥおよび立ち下がりエッジＤＥをサンプリングするための第１エッジＥ１および第２エッジＥ２を、第２クロックの立ち上がりエッジを用いて生成する。

例えば、特別サンプリングクロックは、上記第１周期の（ｎ＋０．５）分周（ｎは１以上の自然数）で生成された複数のパルスを含む。本実施形態では、第２ＤＤＲ＿ＦＦ回路７２は、第２クロックの立ち上がりエッジを用いて、サンプリングクロックの全てのパルスの立ち上がりエッジおよび立ち下がりエッジを生成する。本実施形態では、第２ＤＤＲ＿ＦＦ回路７２は、第２クロックに含まれる第１パルスＢ１の立ち上がりエッジＣ１と、第１パルスＢ１とは別の第２パルスＢ２（例えば、第１パルスＢ１に続く１つ後のパルス）の立ち上がりエッジＣ４とに基づき、特別サンプリングクロックの１つのパルスＤ１を生成する。すなわち、第２ＤＤＲ＿ＦＦ回路７２は、第１パルスＢ１の立ち上がりエッジＣ１に基づき、特別サンプリングクロックのパルスＤ１の立ち上がりエッジＥ１，Ｅ２を生成し、第２パルスＢ２の立ち上がりエッジＣ４に基づき、特別サンプリングクロックのパルスＤ１の立ち下がりエッジＥ３を生成する。

このような構成によれば、サンプリングクロックの立ち上がりエッジに加え、サンプリングクロックの立ち下がりエッジも第２クロックの立ち上がりエッジによって生成される。この場合、第１の実施形態と比べて、サンプリングクロックのデューティの劣化が生じにくくなる。このため、第１の実施形態と比べて、第３補正処理におけるトグル信号のエッジ位置の検出精度をさらに高めることができる場合がある。

以上、いくつかの実施形態について説明したが、実施形態は上記例に限定されない。例えば、第２出力回路Ａ２には、第２クロックが常時供給されてもよい。すなわち、マルチプレクサ５４は設けられなくてもよい。

上述した実施形態では、サンプリングクロックの立ち上がりエッジのみに基づいて、トグル信号の立ち上がりエッジおよび立ち下がりエッジを検出する例について説明した。これに代えて、ＮＡＮＤＰｈｙ３０は、サンプリングクロックの立ち下がりエッジのみに基づいて、トグル信号の立ち上がりエッジおよび立ち下がりエッジを検出してもよい。これは、例えばサンプリングクロックのＨｉｇｈ／Ｌｏｗを反転させる反転回路が設けられる場合などで考えられる。

以上説明した少なくともひとつの実施形態によれば、半導体集積回路は、第１出力回路と第２出力回路とを有する。前記第１出力回路は、第１周期のクロックを用いてトグルパターンの信号を生成し、生成したトグルパターンの信号を外部に出力する。前記第２出力回路は、第１周期の１／ｍ倍、すなわち周波数がｍ倍（ｍは２以上の自然数）の第２周期のクロックを用いてサンプリングクロックを生成し、生成したサンプリングクロックを外部に出力する。このような構成によれば、信号の精度の向上を図ることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…メモリシステム、１０…メモリコントローラ（コントローラ）、２０…ＮＡＮＤ装置（半導体記憶装置）、２０Ａ…ＮＡＮＤ装置（第１半導体記憶装置）、２０Ｂ…ＮＡＮＤ装置（第２半導体記憶装置）、３０…ＮＡＮＤＰｈｙ（送信装置）、４１…第１接続端子、４２…第２接続端子（第１端子）、４３…第３接続端子（第２端子）、５０…ＰＬＬ（クロック供給回路）、Ａ１…第１出力回路、Ａ２…第２出力回路。

Claims (15)

1. 第１周期の第１クロックと、前記第１周期の１／ｍ倍（ｍは２以上の自然数）である第２周期の第２クロックと、を出力可能なクロック供給回路と、
   第１動作が行われる場合に、データの内容を示す第１信号を外部に出力し、第２動作が行われる場合に、前記第１クロックに基づいてトグルパターンの第２信号を前記外部に出力する第１出力回路と、
   前記第１動作が行われる場合に、前記第１クロックに基づいて動作クロックを前記外部に出力し、前記第２動作が行われる場合に、前記第２クロックに基づいてサンプリングクロックを前記外部に出力する第２出力回路と、
   を備えた半導体集積回路。
2. 前記第１動作は、前記データの書き込み動作であり、
   前記第２動作は、前記第１出力回路における前記第１信号の補正値を導出するための動作である、
   請求項１に記載の半導体集積回路。
3. 前記第２出力回路は、前記第１動作が行われる場合に、前記第１クロックに基づいて前記動作クロックを生成し、前記第２動作が行われる場合に、前記第２クロックに基づいて前記サンプリングクロックを生成する、
   請求項１に記載の半導体集積回路。
4. 前記サンプリングクロックは、前記トグルパターンの前記第２信号に含まれる１つの立ち上がりエッジをサンプリングするための第１エッジと、前記第２信号に含まれる１つの立ち下がりエッジをサンプリングするための第２エッジとを含み、
   前記第２出力回路は、前記第１エッジおよび前記第２エッジを、前記第２クロックの立ち上がりエッジと立ち下がりエッジとのうち一方のエッジを用いて生成する、
   請求項１に記載の半導体集積回路。
5. 前記サンプリングクロックは、前記第１周期の（ｎ＋０．５）分周（ｎは１以上の自然数）で生成された複数のパルスを含む、
   請求項１に記載の半導体集積回路。
6. 前記第２出力回路は、前記第２クロックに含まれる第１パルスの立ち上がりエッジと、前記第２クロックに含まれる前記第１パルスとは別の第２パルスの立ち下がりエッジとを用いて、前記サンプリングクロックの１つのパルスを生成する、
   請求項１に記載の半導体集積回路。
7. 前記第２出力回路は、前記サンプリングクロックの全てのパルスの立ち上がりエッジおよび立ち下がりエッジを、前記第２クロックの立ち上がりエッジおよび立ち下がりエッジのうち一方のエッジを用いて生成する、
   請求項１に記載の半導体集積回路。
8. 前記第２出力回路は、前記サンプリングクロックの位相を調整可能な第１調整回路を含み、前記第１調整回路を用いて位相を徐々にずらした前記サンプリングクロックを前記外部に出力する、
   請求項１に記載の半導体集積回路。
9. 前記第２出力回路は、前記第２動作が行われる場合、１つのライトコマンドに伴って、複数のサイクルで前記位相を徐々にずらしたサンプリングクロックを連続して前記外部に出力する、
   請求項８に記載の半導体集積回路。
10. 前記第２出力回路は、前記サンプリングクロックのデューティを調整可能な第２調整回路を含み、前記第２調整回路を用いてデューティを徐々に変化させた前記サンプリングクロックを前記外部に出力する、
    請求項１に記載の半導体集積回路。
11. 半導体記憶装置に電気的に接続可能な第１端子と、
    前記半導体記憶装置に電気的に接続可能な第２端子と、
    第１周期の第１クロックと、前記第１周期の１／ｍ倍（ｍは２以上の自然数）である第２周期の第２クロックと、を出力可能なクロック供給回路と、
    第１動作が行われる場合に、データの内容を示す第１信号を前記第１端子に出力し、第２動作が行われる場合に、前記第１クロックに基づいてトグルパターンの第２信号を前記第１端子に出力する第１出力回路と、
    前記第１動作が行われる場合に、前記第１クロックに基づいて動作クロックを前記第２端子に出力し、前記第２動作が行われる場合に、前記第２クロックに基づいてサンプリングクロックを前記第２端子に出力する第２出力回路と、
    を備えた送信装置。
12. 第１半導体記憶装置と、
    前記第１半導体記憶装置に電気的に接続される第１端子と、
    前記第１半導体記憶装置に電気的に接続される第２端子と、
    第１周期の第１クロックと、前記第１周期の１／ｍ倍（ｍは２以上の自然数）である第２周期の第２クロックと、を出力可能なクロック供給回路と、
    第１動作が行われる場合に、データの内容を示す第１信号を前記第１端子に出力し、第２動作が行われる場合に、前記第１クロックに基づいてトグルパターンの第２信号を前記第１端子に出力する第１出力回路と、
    前記第１動作が行われる場合に、前記第１クロックに基づいて動作クロックを前記第２端子に出力し、前記第２動作が行われる場合に、前記第２クロックに基づいてサンプリングクロックを前記第２端子に出力する第２出力回路と、
    前記第１半導体記憶装置の内部で前記第２信号に対して前記サンプリングクロックを用いることで検出されて前記第１半導体記憶装置に保存されたサンプリング結果を、前記第１半導体記憶装置から読み出す第１コマンドを発行する制御回路と、
    を備えたメモリシステム。
13. 前記制御回路は、前記第１半導体記憶装置から読み出された前記サンプリング結果に基づき、前記第１信号のデューティの調整に用いられる補正値を決定する、
    請求項１２に記載のメモリシステム。
14. 第２半導体記憶装置をさらに備え、
    前記第１端子および前記第２端子は、前記第２半導体記憶装置にも電気的に接続され、
    前記制御回路は、前記第２半導体記憶装置の内部で前記第２信号に対して前記サンプリングクロックを用いることで検出されて前記第２半導体記憶装置に保存されたサンプリング結果を、前記第２半導体記憶装置から読み出す第２コマンドを発行する、
    請求項１３に記載のメモリシステム。
15. 前記第１動作は、前記第１半導体記憶装置に対する前記データの書き込み動作を含み、前記第２動作は、前記第１出力回路に対する所定の補正動作を含む、
    請求項１２に記載のメモリシステム。

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