JP2004185608A - データのラッチタイミング調整装置 - Google Patents

Abstract

【課題】 備えるべきラッチ回路の個数を少なく制限しながら、データのラッチタイミングを自動的に調整する。
【解決手段】 読み出し制御部１０４は、メモリ１００に書き込んだチェック用データ保管部１０２の最初のチェック用データを読み出すと共に、ラッチパルス信号ｓ１０４ｃを遅延選択部１０５に出力する。選択部１０５ａは先頭の遅延回路１０５１で前記ラッチパルス信号ｓ１０４ｃを遅延した遅延パルス信号をラッチ回路１０６に出力する。ラッチ回路１０６は、遅延パルス信号の受信時にメモリ１００からのチェック用データをラッチする。次回は、メモリ１００からは次のデータが読み出されると共に、選択部１０５ａは、次段に位置する遅延回路１０５２により遅延した遅延パルス信号をラッチ回路１０６に出力する。
【選択図】 図１

Description

本発明は、メモリやＬＳＩなどの半導体回路から出力されたデータのラッチタイミングを調整するデータのラッチタイミング調整装置に関する。

一般に、メモリからのデータの読み出しタイミングは、その設計の際に決定されるので、メモリの配置場所や特性、周囲温度などの影響に起因してデータの読み出しタイミングが変化するため、その読み出したデータを固定のラッチタイミングでラッチすると、データのラッチミスが生じる。このため、読み出しデータのラッチタイミング調整が必要となる。従来では、読み出しデータのラッチタイミングを調整するために、ディップスイッチなどを設けて、メモリの出力データを正常にラッチできるように調整していた。

しかし、前記の方法では、その調整を行う工数が発生するという欠点があるため、例えば特許文献１では、メモリからの読み出しデータのラッチタイミングを自動的に調整するタイミング調整回路が提案されている。

図１６は、前記特許文献１のタイミング調整回路のブロック図を示す。同図は、メモリａからの読み出しデータのラッチタイミングを調整する回路であって、書き込み制御部ｂは、メモリａにおいてチェック用として予め定められたアドレスに所定のデータを書き込む。この時、書き込みデータ保管部ｃには、前記書込み制御部ｂによって前記アドレスに書き込まれたデータを保管する。

また、読み出し制御部ｄは、前記メモリａにタイミング信号を出力して、メモリａに書き込まれた前記アドレスのデータを読み出させると共に、このタイミング信号により前記メモリａから読み出されたデータをラッチするためのラッチパルス信号をラッチパルスディレイ部ｅに出力する。ラッチパルスディレイ部ｅは、ｎ＋１個の遅延回路ｅ０〜ｅｎを有し、前記読み出し制御部ｄからのラッチパルス信号を相互に異なる時間だけ遅延させて複数の遅延パルス信号を生成し、出力する。ｎ＋１個のラッチ回路ｆ０〜ｆｎは、各々、前記メモリａからの読み出しデータと、前記ラッチパルスディレイ部ｅからのラッチパルス信号及びｎ個の遅延パルス信号のうち対応する信号を受けて、この受けたパルス信号により前記メモリａからの読み出しデータをラッチする。ｎ＋１個の比較回路ｇ０〜ｇｎは、対応するラッチ回路ｆ０〜ｆｎからのラッチデータを前記書込みデータ保管部ｃに保管された対応データとを比較する。判定部ｈは、前記各比較回路ｇ０〜ｇｎの比較結果に基づいて、前記ラッチパルスディレイ部ｅからのラッチパルス信号及び遅延パルス信号の中から、メモリａからの読み出しデータのラッチタイミングが最適なパルス信号を判定する。選択部ｉは、前記判定部ｈの判定結果に基づいて、ｎ＋１個のラッチ回路ｆ０〜ｆｎのうち最適なラッチタイミングを受けたラッチ回路の出力を選択する。

これにより、特許文献１では、メモリａの読み出しデータの最適なラッチタイミングを判定して、自動的に調整している。
特開２００１−３５０６６８号公報（図１）

ところで、メモリの動作が今後一層に高速化すると、メモリからのデータの読み出しも高速化し、それに応じてメモリからの読み出しデータの確定期間が短くなる。従って、メモリからの読み出しデータを正常にラッチするためには、きめ細かな遅延調整を行う必要が生じる。

しかしながら、前記特許文献１の技術では、きめ細かな遅延調整を行ったり調整可能範囲を拡大するためには、ラッチパルスディレイ部ｅにおいて、微少な遅延差を持つ多数の遅延パルス信号を生成するように、小さな遅延を持つ多数の遅延回路が必要となる。その結果、備える複数個のラッチ回路及び比較回路は、前記多数の遅延パルス信号に対応して多数個必要になる欠点が生じる。この欠点は、前記メモリからの読み出しデータのラッチタイミングに限らず、ＬＳＩからのデータのラッチタイミングでも同様に生じる。

本発明は、前記問題点を解決するためになされたものであり、その目的は、メモリやＬＳＩの動作が高速化したり、ラッチタイミング調整可能範囲を拡大する場合であっても、前記の如きラッチ回路や比較回路の個数を増加させることなく、遅延調整の精度を向上させることが可能なデータのラッチタイミング調整装置を提供することにある。

前記の目的を達成するため、本発明では、信号遅延用の多数の遅延回路を備えても、これらの遅延回路のうち１個を順次選択する遅延選択部を設け、この遅延選択部で順次遅延回路を選択しながら、その選択した遅延回路の信号でもってメモリの読み出しデータ等をラッチして、判定回路及び比較回路の個数を削減することとする。

すなわち、請求項１記載の発明のデータのラッチタイミング調整装置は、出力されたデータのラッチタイミングを調整するデータのラッチタイミング調整装置であって、前記出力データを複数の遅延量で遅延させて複数の遅延出力データを生成し、その何れか１つを選択して出力する遅延選択部と、前記遅延選択部により選択された遅延出力データ、及びラッチパルス信号を受け、受けたラッチパルス信号の受信タイミングで前記遅延出力データをラッチするラッチ回路と、前記ラッチパルス信号が前記ラッチ回路に入力される毎に前記遅延選択部から前回とは異なる遅延量の遅延出力データを前記ラッチ回路に入力させるように、前記遅延選択部を制御する遅延制御部とを備えたことを特徴とする。

請求項２記載の発明は、前記請求項１記載のデータのラッチタイミング調整装置において、前記遅延選択部は、直列接続された複数個の遅延回路を有することを特徴とする。

請求項３記載の発明は、前記請求項１記載のデータのラッチタイミング調整装置において、前記遅延選択部は、ＤＬＬを有することを特徴とする。

請求項４記載の発明は、前記請求項１記載のデータのラッチタイミング調整装置において、前記ラッチ回路のラッチデータを対応するチェック用データと比較して、両データの一致を判定する比較回路と、前記比較回路の比較結果を受けて、この比較結果に基づいて、前記ラッチ回路でのデータのラッチが適切である場合の前記遅延選択部での遅延量を判定する判定部とを備えたことを特徴とする。

請求項５記載の発明は、前記請求項４記載のデータのラッチタイミング調整装置において、前記判定部は、前記比較回路での複数の比較結果が連続した一致判定を含む場合には、これらの連続する一致判定に対応する前記遅延選択部での複数の遅延量のうち、中心に位置する遅延量を適切な遅延量であると判定することを特徴とする。

請求項６記載の発明は、前記請求項４記載のデータのラッチタイミング調整装置において、前記判定部は、前記比較回路での複数の比較結果が連続した一致判定を含む場合には、これらの連続する一致判定に対応する前記遅延選択部での複数の遅延量のうち、最も短い遅延量を適切な遅延量であると判定することを特徴とする。

請求項７記載の発明は、前記請求項４記載のデータのラッチタイミング調整装置において、前記判定部は、前記比較回路での複数の比較結果が連続した一致判定を含む場合には、これらの連続する一致判定に対応する前記遅延選択部での複数の遅延量のうち、中心に位置する遅延量よりも周囲温度の変化の傾向を考慮した側に偏った遅延量を適切な遅延量であると判定することを特徴とする。

請求項８記載の発明は、前記請求項４記載のデータのラッチタイミング調整装置において、前記判定部は、前記比較回路での複数の比較結果を総合して、選択される確率が高い比較結果に対応する前記遅延選択部の遅延量を適切な遅延量であると判定することを特徴とする。

請求項９記載の発明は、前記請求項１記載のデータのラッチタイミング調整装置において、前記出力データは、メモリから読み出されたデータであり、前記ラッチ回路は前記メモリからの前記読み出しデータを受けるＬＳＩに備えられることを特徴とする。

請求項１０記載の発明は、前記請求項１記載のデータのラッチタイミング調整装置において、前記出力データは、第１のＬＳＩから出力されたデータであり、前記ラッチ回路は前記第１のＬＳＩからの前記出力データを受ける第２のＬＳＩに備えられることを特徴とする。

請求項１１記載の発明は、前記請求項９又は１０記載のデータのラッチタイミング調整装置において、前記メモリ又は前記第１のＬＳＩはクロック信号に同期して動作するものであり、前記遅延選択部に入力されるラッチパルス信号は前記クロック信号で代用されることを特徴とする。

請求項１２記載の発明は、前記請求項９記載のデータのラッチタイミング調整装置において、前記メモリは、データの出力と共にストローブ信号をも出力するメモリであり、前記遅延選択部に入力されるラッチパルス信号は前記メモリからのストローブ信号で代用されることを特徴とする。

請求項１３記載の発明は、前記請求項４記載のデータのラッチタイミング調整装置において、出力データはｎ（ｎは２以上の整数）ビットのデータであり、前記ラッチ回路及び前記比較回路は各々ｎ個備えられることを特徴とする。

請求項１４記載の発明は、前記請求項４記載のデータのラッチタイミング調整装置において、出力データはｎ（ｎは２以上の整数）ビットのデータであり、前記ラッチ回路はｎ個備えられ、前記比較回路は１個のみ備えられ、更に、前記ｎ個のラッチ回路と前記比較回路との間には、前記ｎ個のラッチ回路のうち何れか１個を選択する選択部が配置されることを特徴とする。

請求項１５記載の発明は、前記請求項４記載のデータのラッチタイミング調整装置において、前記ラッチ回路は、ラッチパルス信号の立上りエッジと立下りエッジの双方で前記出力データをラッチするものであり、前記遅延選択部、前記ラッチ回路及び前記比較回路は、前記ラッチパルス信号の立上りエッジ用と立下りエッジ用との２組備えられることを特徴とする。

請求項１６記載の発明は、前記請求項１５記載のデータのラッチタイミング調整装置において、前記出力データは、データと共にストローブ信号をも出力するメモリから読み出されたデータであり、前記ラッチパルス信号は、前記メモリからのストローブ信号により代用されることを特徴とする。

請求項１７記載の発明は、前記請求項４記載のデータのラッチタイミング調整装置において、前記ラッチ回路は、ラッチパルス信号の立上りエッジと立下りエッジの双方で前記出力データをラッチするものであり、前記ラッチ回路及び前記比較回路は、前記ラッチパルス信号の立上りエッジ用と立下りエッジ用との２組備えられ、前記遅延選択部は１個のみ備えられ、前記遅延選択部により選択された遅延出力データが前記立上りエッジ用のラッチ回路と前記立下りエッジ用のラッチ回路とに入力されることを特徴とする。

請求項１８記載の発明は、前記請求項１７記載のデータのラッチタイミング調整装置において、前記遅延選択部には前記ラッチパルス信号が入力されることを特徴とする。

請求項１９記載の発明は、前記請求項１７記載のデータのラッチタイミング調整装置において、前記遅延選択部には前記出力データが入力されることを特徴とする。

請求項２０記載の発明は、前記請求項４記載のデータのラッチタイミング調整装置において、前記出力データは、メモリから読み出されたデータであり、前記チェック用データは、予め、チェック用データ保管部に保管されていて、前記メモリから出力データを読み出す際には、この読み出しに先立って前記チェック用データ保管部に保管されたチェック用データがメモリに書き込まれ、その後、このメモリから前記チェック用データが前記出力データとして読み出されることを特徴とする。

請求項２１記載の発明は、前記請求項２０記載のデータのラッチタイミング調整装置において、前記チェック用データ保管部に保管されるチェック用データは、メモリの隣接するビット間のクロストークを考慮したパターンで保管されることを特徴とする。

請求項２２記載の発明は、前記請求項５記載のデータのラッチタイミング調整装置において、前記遅延制御部は、前記判定部が前記遅延選択部での適切な遅延量を判定した後、次回のラッチタイミング調整時には、前記適切な遅延量を基準に遅延量を順次増減させるように前記遅延選択部を制御することを特徴とする。

請求項２３記載の発明は、前記請求項２２記載のデータのラッチタイミング調整装置において、前記遅延制御部は、前記適切な遅延量を基準に遅延量を順次増減させるに際し、その増減させる遅延量の範囲を所定範囲に制限することを特徴とする。

請求項２４記載の発明は、前記請求項５記載のデータのラッチタイミング調整装置において、前記遅延制御部は、前記遅延選択部における複数の遅延量のうち一部の遅延量を順次選択して、そのうちデータが良好にラッチされた複数の遅延量の間に位置する遅延量の範囲を次回の選択対象とし、次回、前記選択対象の遅延量の範囲内に含まれる遅延量を順次選択して、そのうちデータが良好にラッチされた１又は複数の遅延量に基づいて、最終的に適切な遅延量を決定することを特徴とする。

以上により、請求項１〜２４記載の発明では、同一タイミングのラッチパルス信号がラッチ回路に入力されると共に、複数のデータが各々異なる遅延量に遅延された後、ラッチ回路に入力されて、前記同一タイミングのラッチパルス信号でラッチされる。そして、ラッチ回路のラッチデータと対応するチェック用データとの一致、不一致が比較回路で検出される。従って、ラッチタイミング調整の精度の向上や、ラッチタイミングの調整範囲を拡大する場合であっても、ラッチ回路や比較回路は各１個で済むので、回路規模の増大を有効に抑えることができる。

特に、請求項１記載の発明では、ラッチ回路には同一タイミングのラッチパルス信号が入力されるので、出力データ端子からのデータの出力タイミングも変化しない。従って、前記出力データ端子から出力されたデータをラッチする周辺回路の設計が容易になる。

また、請求項７記載の発明では、次回のラッチタイミングの調整を行うまでの間の周囲温度の変化に予め対応した最適なラッチタイミングを判定することができる。

更に、請求項１４記載の発明では、データがｎビットのデータである場合に、ラッチ回路はｎ個備えられるが、これらラッチ回路のラッチデータが１つづつ選択部で選択されながら、比較回路において対応するチェック用データと順次比較されるので、比較回路は１個で済み、更に回路規模の拡大を抑制できる。

加えて、請求項２０記載の発明では、メモリに予めチェック用データを格納しておく場合には、ノイズ等の影響でそのチェック用データが破壊又は消失することがあるが、ラッチタイミングの調整時には、これに先立ってチェック用データをメモリに書き込み、その後に、これらチェック用データを読み出すので、正常なチェック用データを読み出すことができ、ノイズ等の影響があっても、ラッチタイミングの調整が誤ることが有効に防止される。

また、請求項２１記載の発明では、メモリから複数ビットのデータを同時に読み出す場合に、チェック用データ保管部に保管されているチェック用データは、メモリの隣接するビット間のクロストークを考慮したパターンで保管されているので、メモリのビット間の信号変化の影響がある場合においても、最適なラッチタイミングを判定することが可能である。

更に、請求項２２〜２４記載の発明では、遅延選択部において一部の遅延量のみを用いてラッチタイミングの調整が可能であるので、全ての遅延量を順次選択する必要がなく、ラッチタイミングの調整が短時間で終了する。

以上説明したように、請求項１〜２４記載の発明のデータのラッチタイミング調整装置によれば、１個のラッチ回路のみでデータの適切なラッチタイミングを検出、調整したので、ラッチタイミング調整の精度の向上や、ラッチタイミングの調整範囲を拡大する場合であっても、ラッチ回路の個数は増やす必要がなく、回路規模の増大を有効に抑えることができる。

特に、請求項１記載の発明によれば、ラッチパルス信号を常に同一タイミングに保持しながら、データのラッチタイミングを調整したので、このラッチタイミングの調整の前後に拘わらず、出力データ端子からのデータ出力タイミングを同一タイミングに保持できて、出力データ端子から出力されたデータをラッチする周辺回路の設計を容易にできる。

また、請求項７記載の発明によれば、周囲温度が変化する状況であっても、この周囲温度の変化に予め対応したデータの最適なラッチタイミングを判定することが可能である。

更に、請求項１５記載の発明によれば、データがｎビットのデータである場合にも、ラッチ回路でラッチされたｎ個のラッチデータを順次１つづつ選択しながら、比較回路において対応するチェック用データと比較したので、設ける比較回路は１個だけで済み、回路規模の拡大を一層抑制できる。

加えて、請求項２０記載の発明によれば、ラッチタイミングの調整時には、これに先立ってチェック用データをメモリに書き込み、その後に、これらチェック用データを読み出したので、予めメモリにチェック用データを格納しておく場合のようにノイズ等の影響でチェック用データが破壊又は消失することがなく、ノイズ等の影響を受けることなく、適切なラッチタイミングの調整が可能である。

また、請求項２１記載の発明によれば、メモリから複数ビットのデータを同時に読み出す場合に、チェック用データ保管部に保管すべきチェック用データを、メモリの隣接するビット間のクロストークを考慮したパターンで保管したので、メモリのビット間の信号変化の影響がある場合であっても、最適なラッチタイミングの判定が可能である。

更に、請求項２２〜２４記載の発明によれば、遅延選択部において一部の遅延量のみを用いてラッチタイミングの調整を可能にしたので、ラッチタイミングの調整を短時間で終了させることができる。

以下、本発明の実施の形態のデータのラッチタイミング調整装置を図面に基づいて説明する。

（第１の実施の形態）
図１は、本発明の第１の実施の形態のデータのラッチタイミング調整装置を示す。同図の調整装置は、メモリ１００からの出力データ（読み出しデータ）のラッチタイミングを調整するものであり、メモリ１００及びラッチ回路１１１以外の回路等は１つのＬＳＩに集積されている。

図１において、１０２はチェック用データ保管部であって、メモリ１００からの読み出しデータのラッチタイミング調整を行う際に使用するチェック用データが予め保管される。このチェック用データは、メモリ１００から複数ビットのデータが同時に読み出される場合には、そのメモリ１００での隣接するビット間の干渉であるクロストークを考慮したパターンで予め保管される。例えば、ラッチタイミング調整を行うビットに対して、このビットに隣接又は近辺の信号が同位相で変化する場合と逆位相で変化する場合とを考慮して保管される。

１０３は書き込み制御部であって、モード選択信号を受け、このモード選択信号が通常動作モードを指示している際には、入力データをメモリ１００の所定アドレスに書き込む一方、ラッチタイミング調整モードを指示している際には、前記チェック用データ保管部１０２に保管されているデータをメモリ１００に書き込む。具体的には、書き込み制御部１０３は、タイミング信号ｓ１０３ａ、アドレスｓ１０３ｂ、データ（入力データ又はチェック用データ）ｓ１０３ｃをメモリ１００に与えて、メモリ１００の所定のアドレスにこのデータを書き込む。

１０４は読み出し制御部であって、前記モード選択信号を受け、通常動作モード時及びラッチタイミング調整モード時の双方において、タイミング信号ｓ１０４ａ及びアドレス信号ｓ１０４ｂをメモリ１００に与えて、メモリ１００から所定のデータｓ１００を読み出すと共に、メモリ１００から読み出されたデータをラッチするためのラッチパルス信号ｓ１０４ｃを後述する遅延選択部１０５に出力し、更にラッチタイミング調整モードの終了時には、後述する判定部１０８及び遅延制御部１０９に遅延決定信号を出力する。

１０５は遅延選択部であって、直列に接続した複数個の遅延回路１０５１、１０５２〜１０５ｎと、選択部１０５ａとを有し、前記読み出し制御部１０４からのラッチパルス信号ｓ１０４ｃをこれ等の遅延回路１０５１〜１０５ｎにより順次遅延して遅延値の異なる複数の遅延パルス信号を生成すると共に、これらの遅延回路１０５１〜１０５ｎの出力の何れか１つを選択部１０５ａにより選択して、出力する。

また、１０６は１個のラッチ回路であって、前記メモリ１００からの読み出しデータｓ１００を受けると共に、前記遅延選択部１０５の選択部１０５ａにより選択された何れかの遅延回路の遅延パルス信号を受けて、この遅延パルス信号の受信タイミングで前記メモリ１００からの読み出しデータｓ１００をラッチする。通常動作モード時には、このラッチ回路１０６でラッチされたデータを出力端子１０１から出力する。１０７は比較回路であって、前記ラッチ回路１０６によりラッチされた読み出しデータと、前記チェック用データ保管部１０２に保管されている対応データとの一致、不一致を比較する。

更に、１０８は判定部であって、ラッチタイミング調整モードの終了時に前記読み出し制御部１０４からの遅延決定信号を受けて、前記比較回路１０７での複数の比較結果に基づいて、前記複数の遅延回路１０５１〜１０５ｎのうち、メモリ１００からの読み出しデータがラッチ回路１０６で良好にラッチされた場合の１つの遅延回路、即ち、最適な遅延量を持つ遅延パルス信号を判定する。

ここで、判定部１０８での具体的な判定方法を説明する。比較回路１０７での複数の比較結果のうち、両データが一致した比較結果が１つの場合には、これに対応する遅延回路の遅延パルス信号を最適と判定する。また、両データが一致した比較結果が所定個連続する場合には、それらの連続する一致判定に対応する複数の遅延回路の中心、即ち、最も安定した遅延パルス信号を最適と判定したり、それらに対応する遅延回路のうち最も前段に位置する遅延回路の遅延パルス信号を最適と判定しても良い。最も前段に位置する遅延回路を選択する場合には、メモリ１００からの読み出しデータのラッチタイミングを速くすることができる。更に、比較回路１０７での複数回の比較結果に基づいて、その中から選択される確率が高い１つの比較結果を選択し、この選択した比較結果に対応する遅延回路の遅延パルス信号を最適と判定するなど、数回分の判定結果を総合しても良い。例えば、比較回路１０７での複数回（例えば５回）の比較結果を記憶し、これ等の比較結果のうち、両データが一致した比較結果が所定回（例えば３回）連続していたり、不連続でも所定回（例えば４回）含まれている場合には、この場合に初めて、選択する遅延回路を更新するようにしても良い。この場合には、ノイズ等の影響で誤判定される場合を除去することができ、安定した動作を得ることができる。加えて、両データが一致した比較結果が所定個連続する場合に、メモリ１００が使用される地域が寒冷地か温暖地か等の環境、又はメモリ１００の周囲に発熱する電気機器が存在するかどうか等に応じて、１つの遅延回路を適宜選択することが可能である。例えば、遅延パルス信号の遅延が読み出しデータの遅延よりも大きい場合に、メモリ１００の周囲温度が電気機器の動作に伴い上昇すると、遅延パルス信号と読み出しデータとの遅延差は拡大することを予め考慮し、見越して、選択可能な複数の遅延回路のうち中心に位置する遅延回路よりもその周囲温度の変化の傾向を考慮した側に偏った、すなわち、遅延量が小さい側の遅延パルス信号を出力する（即ち、より前段側の）遅延回路を選択する。

また、図１において、１０９は遅延制御部であって、ラッチタイミング調整モードの最中では、複数の遅延回路１０５１〜１０５ｎのうち順次先頭から１つづつを選択するように選択部１０５ａを制御して、前回とは異なる遅延量の遅延パルス信号を出力させると共に、ラッチタイミング調整モードの終了時には、前記読み出し制御部１０４から遅延決定信号を受けて、判定部１０８で判定された何れかの遅延回路の出力（即ち、最適な遅延パルス信号）を選択するように、選択部１０５ａを制御する。

更に、図１において、１１１はＬＳＩの外部に配置されたラッチ回路であって、前記ＬＳＩ内部のラッチ回路１０６から出力端子１０１を経て出力されるデータと、読み出し制御１０４からのラッチパルス信号ｓ１０４ｃとを受け、このラッチパルス信号ｓ１０４ｃを受けた時に前記出力端子１０１からのデータをラッチする。

次に、図１に示したデータのラッチタイミング調整装置のラッチタイミング調整について説明する。

先ず、予め、ラッチタイミング調整を行う場合にメモリ１００にチェック用データ保管部１０２のチェック用データを格納するアドレスが決められる。

次に、メモリ１００からの読み出しデータのラッチタイミング調整時には、モード選択信号がラッチタイミング調整モードを指示するように変更される。このラッチタイミング調整モードへの指示は、例えば、電源投入毎に行ったり、設定時間をカウントして周期的に行ったり、又は、メモリ１００からの読み出しデータが映像信号の場合には、１フィールド毎に行ったり、映像信号が次の映像信号に切り換わるブランキング期間毎に行うことも可能であり、更にはこれ等を組合せで行っても良い。このラッチタイミング調整時には、書き込み制御部１０３から、チェック用データ保管部１０２のチェック用データｓ１０３ｃと、これをメモリ１００に格納するアドレスｓ１０３ｂと、書き込みタイミング信号ｓ１０３ａとをメモリ１００に与えて、メモリ１００の所定アドレスにチェック用データｓ１０３ｃを書き込む。これ等の動作を繰り返して、チェック用データ保管部１０２の複数のチェック用データｓ１０３ｃをメモリ１００に書き込む。このように、読み出しデータのラッチタイミング調整を行う際には、そのタイミング調整毎に、そのタイミング調整に先立ってチェック用データ保管部１０２の複数のチェック用データｓ１０３ｃをメモリ１００に書き込む。

その後、読み出し制御部１０４により、チェック用データを格納したアドレスを指定するアドレス信号ｓ１０４ｂと、読み出しタイミング信号ｓ１０４ａとをメモリ１００に与えて、メモリ１００からチェック用データを読み出すと共に、遅延選択部１０５に対してラッチパルス信号ｓ１０４ｃを出力する。そして、メモリ１００に書き込んだ複数のデータが順次読み出されるように、以上の動作を複数回繰り返す。この間、遅延制御部１０９は、読み出し制御部１０４から制御信号を受けて、メモリ１００からデータが読み出される毎に順次遅延選択部１０５内で先頭に位置する遅延回路１０５１から順に遅延回路の遅延パルス信号を選択するように、選択部１０５ａに対して遅延選択信号を出力する。

その結果、ラッチ回路１０６は、当初は、メモリ１００から最初の読み出しデータを受けると共に、遅延選択部１０５からは先頭の遅延回路１０５１からの遅延パルス信号を受けて、この遅延パルス信号の受信タイミングで前記最初の読み出しデータをラッチし、次いでメモリ１００から受けた第２番目の読み出しデータを遅延選択部１０５内の第２番目の遅延回路１０５２からの遅延パルス信号の受信タイミングでラッチし、その後は、順次、第ｋ（ｋ＝３〜ｎ）番目の読み出しデータを第ｋ番目の遅延パルス信号の受信タイミングでラッチする。

比較回路１０７では、ラッチ回路１０６のラッチデータと、このラッチデータに対応するチェック用データ保管部１０２内のチェック用データとを比較し、両信号の一致、不一致を検出することを順次繰り返す。ラッチタイミング調整の終了時には、読み出し制御部１０４から遅延決定信号が判定部１０８に出力される。この判定部１０８では、前記比較回路１０７での複数の比較結果に基づいて、遅延選択部１０５の複数の遅延回路１０５１〜１０５ｎの中から、ラッチ回路１０６が読み出し信号を適切にラッチした場合の１つの遅延回路を判定する。この遅延回路の判定、すなわち最適なタイミングが判定されると、遅延制御部１０９は、読み出し制御部１０４から遅延決定信号を受けて、前記判定部１０８が判定した１つの遅延回路の出力を最適な遅延パルス信号として選択するように、選択部１０５ａを制御する。

その後、モード選択信号が通常動作モードを指示するように変更されると、メモリ１００からの読み出しデータは、ラッチ回路１０６において、遅延選択部１０５の選択部１０５ａで選択された最適な遅延パルス信号の受信タイミングでラッチされて、出力端子１０１から出力されることになる。

ここに、遅延選択部１０５では、複数の遅延回路１０５１〜１０５ｎにより複数の遅延パルス信号が生成されるが、ラッチタイミング調整の精度の向上やタイミング調整範囲の拡大化のために、多数個の遅延回路を設ける場合であっても、これ等の遅延パルス信号は順次選択部１０５ａにより１つづつ選択されて、ラッチ回路１０６に入力されるので、ラッチ回路１０６及び比較回路１０７は各１個で済み、多数個のラッチ回路及び比較回路を設ける必要がない。従って、遅延回路の個数を増やす僅かな回路増加のみで、ラッチタイミング調整の精度の向上、及びタイミング調整範囲の拡大化を図ることができる。

また、チェック用データ保管部１０２に保管されるチェック用データは、メモリ１００での隣接するビット間のクロストークを考慮したパターンで予め保管されているので、例えば隣接するビット同士が同位相で変化した場合にはデータの変化は速くなり、逆に、逆位相で変化した場合にはデータの変化は遅くなるが、これ等を考慮したラッチタイミング調整が可能である。

尚、図１において、ラッチ回路１１１はＬＳＩの外部に配置したが、ＬＳＩの内部に配置しても良いのは勿論である。

（第１の実施の形態の第１の変形例）
次に、前記第１の実施の形態の第１の変形例を図２に基づいて説明する。本変形例では、遅延選択部１０５の構成を変更したものである。

すなわち、図２において、遅延選択部１０５は、選択部１０５ａと、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１０５ｂとを備えており、前記図１に示した複数個の遅延回路１０５１〜１０５ｎはＤＬＬ回路１０５ｂで構成される。

前記ＤＬＬ回路１０５ｂの内部構成を図３に示す。同図において、ＤＬＬ回路１０５ｂは、温度や電圧などの条件が変化しても遅延量を一定に保持する機能を有しており、複数個の遅延バッファ１０５ｃ１〜１０５ｃｎと、位相検出器１０５ｄと、チャージポンプ及びローパスフィルタ１０５ｅと、バイアス回路１０５ｆとを備え、前記複数個の遅延バッファ１０５ｃ１〜１０５ｃｎの各出力が複数の遅延パルス信号として選択部１０５ａに出力される。

従って、本変形例では、複数の遅延パルス信号をＤＬＬ回路１０５ｂにより生成するので、精度の高いラッチタイミング調整を行うことが可能である。

（第１の実施の形態の第２の変形例）
続いて、前記第１の実施の形態の第２の変形例を図４に基づいて説明する。本変形例では、メモリ１００がクロック信号ＣＬＫに同期して動作するＳＤＲＡＭで構成された場合の変形例を示す。

図４では、メモリ１００がクロック信号ＣＬＫに同期して動作するのに着目して、このクロック信号ＣＬＫをラッチパルス信号の代用として遅延選択部１０５に入力している。

従って、本変形例では、図１のように読み出し制御部１０４がラッチパルス信号を生成する必要がなく、読み出し制御部１０４の回路構成を簡易にできる。

（第１の実施の形態の第３の変形例）
続いて、前記第１の実施の形態の第３の変形例を図５に基づいて説明する。本変形例では、メモリ１００が、データと、このデータを取り込むためのストローブ信号とを出力するメモリで構成された場合の変形例を示す。

図５では、メモリ１００が、データｓ１００と共に、１又は複数のストローブ信号（ＤＱＳ信号）をも出力する構成であるので、このストローブ信号をラッチパルス信号として遅延選択部１０５に入力している。前記ストローブ信号は、複数の場合には、例えば読み出しデータが３２ビットの場合には、８ビット毎に１つのストローブ信号が対応し、合計４つのストローブ信号が出力される。

従って、本変形例においても、読み出し制御部１０４がラッチパルス信号を生成する必要がなく、読み出し制御部１０４の回路構成を簡易にできる。更に、ストローブ信号はデータを取り込むタイミングを指示する信号であるので、遅延選択部１０５が備える遅延回路の個数を少なく制限することが可能である。

（第１の実施の形態の第４の変形例）
続いて、前記第１の実施の形態の第４の変形例を図６に基づいて説明する。本変形例は、メモリ１００からの読み出しデータｓ１００がｎ（ｎは２以上の整数）ビットのデータで構成される場合の変形例を示す。

すなわち、図６において、メモリ１００がｎビットの読み出しデータｓ１００を出力するのに伴い、ラッチ部６０６にはｎ個のラッチ回路６０６１〜６０６ｎが備えられると共に、比較部６０７にもｎ個の比較回路６０７１〜６０７ｎが備えられる。また、チェック用データ保管部６０２には、ｎビットの読み出しデータｓ１００に対応して複数組のｎビットのチェック用データが予め保管される。前記各ラッチ回路６０６１〜６０６ｎは、メモリ１００からのｎビットの読み出しデータのうち対応するビット目のデータを受けると共に、遅延選択部１０５の選択部１０５ａで選択された遅延パルス信号を受けて、この遅延パルス信号の受信タイミングで対応するビット目のデータをラッチする。遅延選択部１０５では、選択部１０５ａは、メモリ１００から最初の１組のｎビットデータが読み出される際には先頭の遅延回路１０５１の遅延パルス信号を選択し、以後、メモリ１００から次の１組のｎビットデータが読み出される際には１つ後段の遅延回路の遅延パルス信号を選択する。

更に、前記各比較回路６０７１〜６０７ｎは、チェック用データ保管部１０２に保管された各組のチェック用データ毎に、そのｎビットのチェック用データのうち対応するビット目のデータを受けると共に、ｎ個のラッチ回路６０６１〜６０６ｎのうち対応するラッチ回路のラッチデータを受け、この両データを比較して、その一致、不一致を検出する。

更に、判定部１０８は、前記ｎ個の比較回路６０７１〜６０７ｎから、各組毎にｎ個の比較結果を受けて、ｎ個の比較結果の全てが「一致」である場合の選択部１０５ａの選択状態、すなわち、複数個の遅延回路１０６１〜１０６ｎのうち最適遅延パルス信号を出力している１つの遅延回路を判定する。その他の構成は、前記第１の実施の形態と同様であるので、その説明を省略する。

従って、本変形例においては、メモリ１００からの読み出しデータが例えば３（ｎ＝３）ビットのデータである場合には、この１組の３ビットデータを同一遅延の遅延パルス信号でラッチし、他の各組の３ビットデータに対しては、次の組に進む毎に遅延量を順次大きく変更した遅延パルス信号でラッチすることを繰り返して、３ビットのデータの全てが正常にラッチできる際の遅延パルス信号の中から最適な遅延パルス信号を選択する。

（第１の実施の形態の第５の変形例）
続いて、前記第１の実施の形態の第５の変形例を図７に基づいて説明する。本変形例は、前記図６に示した第４の変形例を改良したものである。

すなわち、図６では、比較部６０７にｎ個の比較回路６０７１〜６０７ｎを設けたが、本変形例では、１個の比較回路７０７のみが設けられ、ｎ個のラッチ回路６０６１〜６０６ｎで比較回路７０７が共用される。更に、この比較回路７０７の前段には選択部７１０が配置される。この選択部７１０は、読み出し制御部１０４により制御されて、ｎ個のラッチ回路６０６１〜６０６ｎでのラッチ動作が終了すると、これらラッチ回路６０６１〜６０６ｎを先頭から順次１つづつ選択して、その選択したラッチ回路のラッチデータを比較回路７０７に出力する。

従って、本変形例では、メモリ１００から１組のｎビットデータが読み出されて、ｎ個のラッチ回路６０６１〜６０６ｎでラッチされると、これらのラッチ回路が１個づつ選択部７１０で順次選択されながら比較回路７０７に出力されて、この比較回路において１ビットづつラッチデータとチェック用データとの一致、不一致が比較される。比較回路７０７により１組の全ビットで比較結果が得られると、次の１組のｎビットデータをメモリ１００から読み出すように、読み出し制御部１０４がメモリ１００に対してタイミング信号ｓ１０４ａを出力する。

本変形例では、選択部７１０が別途設けられるものの、比較回路７０７の個数がｎ個から１個に削減されるので、回路構成を簡易にできる。

（第２の実施の形態）
次に、本発明の第２の実施の形態のデータのラッチタイミング調整装置を図面に基づいて説明する。

図８は、本発明の第２の実施の形態のデータのラッチタイミング調整装置を示す。本実施の形態は、遅延選択部１０５の配置位置を変更したものである。

すなわち、既述した図１では、遅延選択部１０５は読み出し制御部１０４からのラッチパルス信号をラッチ回路１０６に入力する経路に配置して、複数の遅延量の遅延パルス信号を生成したが、本実施の形態では、遅延選択部１０５の配置位置を、メモリ１００からの読み出しデータをラッチ回路１０６に入力する経路に変更して、読み出しデータを複数の遅延量で遅延して複数の遅延出力データを生成するようにしたものである。その他の構成は、図１と同様であるので、その説明を省略する。

従って、本実施の形態では、第１の実施の形態と同様の作用効果を奏する。更に、本実施の形態では、読み出し制御部１０４から出力されるラッチパルス信号はそのままラッチ回路１０６に入力されるので、ラッチ回路１０６でのラッチタイミングは変化せず、従って、出力端子１０１から出力される読み出しデータの出力タイミングも変化しないので、この読み出しデータをラッチする周辺回路の設計が容易になる効果をも奏する。

尚、図示しないが、図８に示した本実施の形態について、更に、図２、図４及び図５と同様の変形を加えても良いのは勿論である。

図８に示した本第２の実施の形態は、図１に示した第１の実施の形態と比較して、次の点で有利である。すなわち、図１７に示すように、図１の読み出し制御部１０４からのラッチパルス信号ｓ１０４ｃをＡ、遅延選択部１０５で遅延された遅延ラッチパルス信号をＡ’、メモリ１００から出力されるデータをＢ、ＬＳＩ内部のラッチ回路１０６から出力されるデータをＣ、ＬＳＩ外部のラッチ回路１１１から出力されるデータをＤとして、ラッチパルス信号Ａをその１周期近傍の遅延時間（同図に符号ｔで示す）だけ遅延させて遅延ラッチパルス信号Ａ’を生成した場合には、メモリ１００からのデータＢ（その内容ｘ）は前記遅延ラッチパルス信号Ａ’の立上りタイミングでＬＳＩ内部のラッチ回路１０６に取り込まれるが、その後、微少時間（同図に符号ｍで示す）が経過すると、ラッチパルス信号Ａの立上りタイミングが到来して、この立上りタイミングで前記ＬＳＩ内部のラッチ回路１０６からのデータＣ（その内容ｘ）がＬＳＩ外部のラッチ回路１１１に取り込まれる。この際、前記微少時間ｍが前記ＬＳＩ外部のラッチ回路１１１でのデータラッチのための必要マージン未満の場合には、ＬＳＩ外部のラッチ回路１１１は正しいデータＤ（その内容ｘ）を取り込むことができない。

これに対し、本実施の形態では、メモリ１００からのデータＢが遅延選択部１０５で遅延されて遅延データＢ’とされる構成上、図１８に示すように、ＬＳＩ外部のラッチ回路１１１は正しいデータＤ（その内容ｘ）を確実に取り込むことが可能である。

（第２の実施の形態の第１の変形例）
続いて、前記第２の実施の形態の第１の変形例を図９に基づいて説明する。本変形例は、既述した図６と同様に、メモリ１００からの読み出しデータｓ１００がｎ（ｎは２以上の整数）ビットのデータで構成される場合の変形例を示す。

すなわち、図９では、ラッチ部６０６にはｎ個のラッチ回路６０６１〜６０６ｎが備えられると共に、比較部６０７にもｎ個の比較回路６０７１〜６０７ｎが備えられる。更に、遅延選択部１０５の配置位置が、メモリ１００からの読み出しデータをラッチ回路１０６に入力する経路に変更されているのに伴い、メモリ１００からのｎビットのデータの読み出し線路には、ｎ個の遅延選択部１００５１〜１００５ｎが配置される。

その他の構成は、図６と同様であるので、その説明を省略する。

（第２の実施の形態の第２の変形例）
図１０は、前記第２の実施の形態の第２の変形例を示す。本変形例では、既述した図７と同様に、前記第１の変形例を示した図９においてｎ個設けられた比較回路６０７１〜６０７ｎを１個に削減したものである。

（第３の実施の形態）
続いて、本発明の第３の実施の形態を説明する。

図１１は、本発明の第３の実施の形態のデータのラッチタイミング調整装置を示す。本実施の形態は、メモリ１００が信号の両エッジに同期して動作するＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）-ＳＤＲＡＭで構成される場合の実施の形態を示す。

すなわち、図１１では、メモリ１００は、クロック信号ＣＬＫを受け、このクロック信号ＣＬＫの立上りエッジ及び立下りエッジに同期してデータを出力する。このため、本実施の形態では、２つの遅延選択部１０５Ａ、１０５Ｂが備えられていて、前記クロック信号ＣＬＫがラッチパルス信号としてそのまま一方の遅延選択部１０５Ａに入力されると共に、前記クロック信号ＣＬＫがインバータＩＮＶを経て反転されて他方の遅延選択部１０５Ｂに入力される。従って、前記一方の遅延選択部１０５Ａは、クロック信号ＣＬＫの立上りエッジでの読み出しデータのラッチ用であり、他方の遅延選択部１０５Ｂは、クロック信号ＣＬＫの立下りエッジでの読み出しデータのラッチ用である。

前記２つの遅延選択部１０５Ａ、１０５Ｂに対応して、一方の遅延選択部１０５Ａには、ラッチ回路１０６Ａ、比較回路１０７Ａ、判定部１０８Ａ、遅延制御部１０９Ａ及び出力端子１０１Ａが配置され、他方の遅延選択部１０５Ｂにも、ラッチ回路１０６Ｂ、比較回路１０７Ｂ、判定部１０８Ｂ、遅延制御部１０９Ｂ及び出力端子１０１Ｂが配置される。

従って、本実施の形態では、クロック信号ＣＬＫの立上りエッジでのデータ読み出し用と、立下りエッジでのデータ読み出し用との双方を合わせて、２組の遅延選択部１０５Ａ、１０５Ｂが配置されるので、クロック信号ＣＬＫの立上りエッジに同期した読み出しデータのラッチと、立下りエッジに同期した読み出しデータのラッチとを、各々、異なる遅延選択部１０５Ａ、１０５Ｂを用いて最適なラッチタイミングに調整することができて、より精度の高いラッチタイミング調整が可能である。

（第３の実施の形態の第１の変形例）
図１２は、前記第３の実施の形態の第１の変形例を示し、メモリ１００がデータとストローブ信号とを出力するメモリで構成された場合の変形例である。

すなわち、図１２では、クロック信号ＣＬＫに代えて、メモリ１００からのストローブ信号ＤＱＳをラッチパルス信号として直接に一方の遅延選択部１０５Ａに入力すると共に、前記ストローブ信号ＤＱＳをラッチパルス信号としてインバータＩＮＶを介して他方の遅延選択部１０５Ｂに入力している。その他の構成は図１１と同様であるので、同一部分についてはその説明を省略する。

（第３の実施の形態の第２の変形例）
図１３は、前記第３の実施の形態の第２の変形例を示す。本変形例は、前記図１１に示した第３の実施の形態を更に改良したものである。

即ち、前記図１１では２つの遅延選択部１０５Ａ、１０５Ｂを設けたのに対し、本変形例では、１つの遅延選択部１０５のみを設け、その出力を直接にラッチ回路１０６Ａに出力する一方、前記出力をインバータＩＮＶを介してラッチ回路１０６Ｂに出力したものである。尚、図１３では、クロック信号ＣＬＫに代えて、読み出し制御部１０４がラッチパルス信号ｓ１０４ｃを遅延選択部１０５に出力している。

従って、本変形例では、ラッチパルス信号ｓ１０４ｃの立上りエッジに同期した読み出しデータのラッチと、立下りエッジに同期した読み出しデータのラッチとが、共通の遅延選択部１０５を用いて１つの適切なラッチタイミングに調整されるものの、このように遅延選択部１０５、判定部１０８及び遅延制御部１０９を共用化できるので、その分、回路構成を簡易にできる効果を奏する。

（第３の実施の形態の第３の変形例）
図１４は、前記第３の実施の形態の第３の変形例を示す。本変形例は遅延選択部１０５の配置位置を変更したものである。

すなわち、図１４では、信号の両エッジに同期して動作するメモリ１００を前提として、２つの遅延選択部１０５Ａ、１０５Ｂと、２つのラッチ回路１０６Ａ、１０６Ｂと、２つの比較回路１０７Ａ、１０７Ｂと、２つの遅延制御部１０９Ａ、１０９Ｂとが設けられる。一方の遅延選択部１０５Ａは、メモリ１００からの読み出しデータを一方のラッチ回路１０６Ａに入力する経路に配置され、他方の遅延選択部１０５Ｂは、メモリ１００からの読み出しデータを他方のラッチ回路１０６Ｂに入力する経路に配置される。

更に、読み出し制御部１０４はラッチパルス信号ｓ１０４ｃを出力し、このラッチパルス信号ｓ１０４ｃは、その立上りエッジと立下りエッジの双方でデータをラッチするように、直接に一方のラッチ回路１０６Ａに入力されると共に、インバータＩＮＶを介して他方のラッチ回路１０６Ｂに入力される。

従って、本変形例では、前記第３の実施の形態やその第１の変形例と同様の作用効果を奏する。

（第３の実施の形態の第４の変形例）
図１９は、前記第３の実施の形態の第４の変形例を示す。本変形例は、図１４に示した遅延選択部１０５Ａ、１０５Ｂを変更したものである。

すなわち、前記第３の変形例を示す図１４では、２個の遅延選択部１０５Ａ、１０５Ｂを配置したが、本変形例では１個の遅延選択部１０５Ｃのみを配置し、この遅延選択部１０５Ｃ内において、前記図１４の遅延選択部１０５Ａ、１０５Ｂが各々有する遅延回路１０５１〜１０５ｎを、２組でなく１組に共用化したものである。選択部１０５ａは図１４と同様に２個配置される。

従って、本変形例では、１組の遅延回路１０５１〜１０５ｎが不要となる分、回路構成が簡易になると共に安価となる。

（第４の実施の形態）
次に、本発明の第４の実施の形態を図１５に基づいて説明する。本実施の形態では、以上の説明がメモリとメモリ制御回路（ＬＳＩ）との間のデータの授受について説明したのに対して、２個のＬＳＩ間のデータの授受について適用したものである。

即ち、図１５において、２００は第１のＬＳＩ、２０１は第２のＬＳＩである。前記第１のＬＳＩ２００には、データのラッチタイミング調整用のチェック用データ２００ａが予め保持されると共に、内部には、選択部２００ｂと、ラッチ回路２００ｃとが備えられる。前記選択部２００ｂは、モード選択信号を受け、このモード選択信号が通常動作モードを指示する場合には、通常動作時に入力されるデータを選択し、ラッチタイミング調整を指示する場合には、前記チェック用データ２００ａを選択する。前記ラッチ回路２００ｃは、前記選択部２００ｂが選択したデータをラッチして第２のＬＳＩ２０１に出力する。前記第１のＬＳＩ２００は、前記ラッチ回路２００ｃのラッチデータと共に、クロック信号ＣＬＫをも第２のＬＳＩ２０１に出力する。

前記第２のＬＳＩ２０１には、図１で既述したと同様に、遅延選択部１０５と、ラッチ回路１０６と、比較回路１０７と、判定部１０８と、遅延制御部１０９とを備える。更に、第２のＬＳＩ２０１には、第１のＬＳＩ２００が保持するラッチタイミング調整用のチェック用データ２００ａと同一のラッチタイミング調整用のチェック用データ１１０が予め保持される。この第２のＬＳＩ２０１では、前記第１のＬＳＩ２００からのクロック信号ＣＬＫが遅延選択部１０５に入力される。また、第２のＬＳＩ２０１のラッチ回路１０６は、前記第１のＬＳＩ２００からのデータを受けると共に、遅延選択部１０５の選択部１０５ａにより選択された遅延パルス信号を受けて、この遅延パルス信号の受信タイミングで前記第１のＬＳＩ２００からのデータをラッチする。また、比較回路１０７は、ラッチタイミング調整モード時には、ラッチ回路１０６からのラッチデータと、このラッチデータに対応する内部のチェック用データ１１０とを受けて、両者の一致比較を行うことを繰り返す。更に、判定部１０８は、前記モード選択信号を受けて、ラッチタイミング調整モード時には、比較回路１０７での比較動作の繰り返しが終了した後、その複数の比較結果を判定し、遅延選択部１０５での最適な１つの遅延回路を選定する。また、遅延制御部１０９は、前記モード選択信号を受けて、ラッチタイミング調整モードの最中には、既述したように先頭の遅延回路１０５１から順番に１個づつを選択すると共に、ラッチタイミング調整モードの終了時には、前記判定部１０８での判定結果に従って、判定部１０８が選定した１個の遅延回路を選択するように選択部１０５ａを制御する。

尚、前記第１及び第２のＬＳＩ２００、２０１には、予め、チェック用データ２００ａ、１１０が保持されていて、比較回路１０７での比較動作の繰り返しの終了を判別してラッチタイミング調整モードの終了を認識できるので、図１に示した第１の実施の形態で説明したような遅延決定信号は不要である。

従って、本実施の形態においても、２つのＬＳＩ２００、２０１間でのデータ送受信においても、受信側のＬＳＩ２０１内に遅延選択部１０５を設けて、ラッチ回路１０６及び比較回路１０７を各々１個設けるだけでデータのラッチタイミング調整を自動で行うことができる。

尚、本実施の形態では、遅延選択部１０５からの遅延パルス信号の立上りエッジでデータをラッチ回路１０６でラッチしたが、遅延パルス信号の立上り及び立下りの両エッジでデータをラッチする構成を採用しても良いのは勿論である。更に、クロック信号ＣＬＫをラッチパルス信号として遅延選択部１０５に入力したが、クロック信号ＣＬＫに代えて、第１のＬＳＩ２００からのデータを遅延選択部１０５に入力して遅延パルス信号を生成しても良い。また、第１のＬＳＩ２００からのデータをｎビット構成としても良い。これ等の場合には、既述した実施の形態及び変形例の各種変更が同様に適用できる。更に、判定部１０８の判定方法についても、既述した判定方法が同様に適用できる。

（第５の実施の形態）
続いて、本発明の第５の実施の形態を説明する。以上の説明では、遅延選択部１０５において、ｎ個の遅延回路１０５１〜１０５ｎを先頭のものから順番に１個づつ選択する場合を説明したが、本実施の形態は、その選択の順序を変更するものである。本実施の形態では、図２０に示すように、遅延選択部１０５が８個の遅延回路１０５１〜１０５８を備える場合を例示して説明する。

図２０において、遅延制御部１０９は記憶回路１０９ａを備える。この記憶回路１０９ａは、前回のラッチタイミング調整時に選択部１０５ａが選択した１個の遅延回路を記憶する。遅延制御部１０９は、次回のラッチタイミング調整時には、前記記憶回路１０９ａの記憶内容に従って、既に選択されている１個の遅延回路（例えば遅延回路１０５４）を基準に、その遅延回路１０５４の前後に位置する遅延回路を順番に選択するよう、選択部１０５ａを制御する。具体的には、例えば遅延回路１０５４を基準に、最初に遅延回路１０５５を選択し、次いで遅延回路１０５３を、その後、順次、遅延回路１０５６、遅延回路１０５２、遅延回路１０５７、遅延回路１０５１と選択する。

その場合、順次選択する遅延回路の個数は制限される。例えば、メモリ１００からのデータｓ１００が良好にラッチされた回数が所定の回数になれば、その時点で遅延回路の順次選択を終了しても良い。例えば、遅延回路を５個選択した時点で終了するのであれば、前記の例では遅延回路１０５４、１０５５、１０５３、１０５６、１０５２を選択した後は、他の遅延回路は選択しない。

従って、本実施の形態では、遅延選択部１０５において全ての遅延回路を順次選択する必要がないので、ラッチタイミングの調整を短時間で終了することができる。

（第５の実施の形態の変形例）
加えて、本発明の第５の実施の形態の変形例を説明する。本変形例でも、図２０に示し遅延選択部１０５を用いて説明する。

本変形例では、８個の遅延回路の選択順序は次の通りである。初回、すなわち電源投入直後では、遅延選択部１０５に備える全ての遅延回路１０５１〜１０５８を順次選択して、ラッチタイミングの調整を行い、１つの遅延回路を選択する。

次回以後のラッチタイミング調整時、すなわち例えば所定時間の経過毎に次の動作を繰り返す。すなわち、最初は、遅延選択部１０５に備える全ての遅延回路１０５１〜１０５８のうち一部の遅延回路を順次選択し、そのうちデータが良好にラッチされた複数の遅延回路の間に位置する遅延回路を次の選択対象とする。そして、次に、この選択対象の遅延回路を順次選択して、最終的に１個の遅延回路を決定する。例えば、最初は、奇数番目の４個の遅延回路１０５１、１０５３、１０５５、１０５７を順次選択し、そのうちデータが良好にラッチされた遅延回路が２個の遅延回路１０５３、１０５５であった場合には、次に、この遅延回路１０５３、１０５５の間に位置する遅延回路１０５４を選択し、この遅延回路１０５４によってもデータが良好にラッチされた場合には、この３個の遅延回路１０５３〜１０５５のうち中心に位置する遅延回路１０５４を最終的に最適の遅延回路として選択する。

従って、本変形例でも、遅延選択部１０５において全ての遅延回路を順次選択する必要がないので、ラッチタイミングの調整を短時間で終了することができる。

以上説明したように、本発明は、１個のラッチ回路のみでデータの適切なラッチタイミングを検出、調整して、ラッチタイミング調整の精度の向上や、ラッチタイミングの調整範囲を拡大する場合であっても、ラッチ回路の個数は増やす必要がなく、回路規模の増大を有効に抑えることができるので、データのラッチタイミング調整装置等として有用である。

本発明の第１の実施の形態のデータのラッチタイミング調整装置の構成を示すブロック図である。 本発明の第１の実施の形態の第１の変形例のデータのラッチタイミング調整装置の構成を示すブロック図である。 同変形例のデータのラッチタイミング調整装置に備えるＤＬＬ回路の内部構成を示すブロック図である。 本発明の第１の実施の形態の第２の変形例のデータのラッチタイミング調整装置の構成を示すブロック図である。 本発明の第１の実施の形態の第３の変形例のデータのラッチタイミング調整装置の構成を示すブロック図である。 本発明の第１の実施の形態の第４の変形例のデータのラッチタイミング調整装置の構成を示すブロック図である。 本発明の第１の実施の形態の第５の変形例のデータのラッチタイミング調整装置の構成を示すブロック図である。 本発明の第２の実施の形態のデータのラッチタイミング調整装置の構成を示すブロック図である。 本発明の第２の実施の形態の第１の変形例のデータのラッチタイミング調整装置の構成を示すブロック図である。 本発明の第２の実施の形態の第２の変形例のデータのラッチタイミング調整装置の構成を示すブロック図である。 本発明の第３の実施の形態のデータのラッチタイミング調整装置の構成を示すブロック図である。 本発明の第３の実施の形態の第１の変形例のデータのラッチタイミング調整装置の構成を示すブロック図である。 本発明の第３の実施の形態の第２の変形例のデータのラッチタイミング調整装置の構成を示すブロック図である。 本発明の第３の実施の形態の第３の変形例のデータのラッチタイミング調整装置の構成を示すブロック図である。 本発明の第４の実施の形態のデータのラッチタイミング調整装置の構成を示すブロック図である。 従来のデータのラッチタイミング調整装置の構成を示すブロック図である。 本発明の第１の実施の形態のラッチタイミング調整装置の動作を説明する図である。 本発明の第２の実施の形態のラッチタイミング調整装置の動作を説明する図である。 本発明の第３の実施の形態の第４の変形例のラッチタイミング調整装置の構成を示すブロック図である。 本発明の第５の実施の形態のラッチタイミング調整装置に備える遅延選択部の構成を示すブロック図である。

符号の説明

１００ メモリ
ｓ１００ ｎビットのデータ
１０１ 出力端子
１０２ チェック用データ保管部
１０３ 書き込み制御部
１０４ 読み出し制御部
ｓ１０４ｃ ラッチパルス信号
１０５、１０５Ａ、１０５Ｂ
１００５１〜１００５ｎ 遅延選択部
１０５ａ 選択部
１０５１〜１０５ｎ 遅延回路
１０６、１０６Ａ、１０６Ｂ ラッチ回路
１０７、１０７Ａ、１０７Ｂ 比較回路
１０８、１０８Ａ、１０８Ｂ 判定部
１０９、１０９Ａ、１０９Ｂ 遅延制御部
１１０、２００ａ チェック用データ
２００ 第１のＬＳＩ
２０１ 第２のＬＳＩ
６０６ ラッチ部
６０６１〜６０６ｎ ラッチ回路
６０７ 比較部
６０７１〜６０７ｎ、７０７ 比較回路
７１０ 選択部
ＣＬＫ クロック信号
ＱＤＳ ストローブ信号

Claims (24)

1. 出力されたデータのラッチタイミングを調整するデータのラッチタイミング調整装置であって、
   前記出力データを複数の遅延量で遅延させて複数の遅延出力データを生成し、その何れか１つを選択して出力する遅延選択部と、
   前記遅延選択部により選択された遅延出力データ、及びラッチパルス信号を受け、受けたラッチパルス信号の受信タイミングで前記遅延出力データをラッチするラッチ回路と、
   前記ラッチパルス信号が前記ラッチ回路に入力される毎に前記遅延選択部から前回とは異なる遅延量の遅延出力データを前記ラッチ回路に入力させるように、前記遅延選択部を制御する遅延制御部とを備えた
   ことを特徴とするデータのラッチタイミング調整装置。
2. 前記遅延選択部は、直列接続された複数個の遅延回路を有する
   ことを特徴とする請求項１記載のデータのラッチタイミング調整装置。
3. 前記遅延選択部は、ＤＬＬを有する
   ことを特徴とする請求項１記載のデータのラッチタイミング調整装置。
4. 前記ラッチ回路のラッチデータを対応するチェック用データと比較して、両データの一致を判定する比較回路と、
   前記比較回路の比較結果を受けて、この比較結果に基づいて、前記ラッチ回路でのデータのラッチが適切である場合の前記遅延選択部での遅延量を判定する判定部とを備えた
   ことを特徴とする請求項１記載のデータのラッチタイミング調整装置。
5. 前記判定部は、
   前記比較回路での複数の比較結果が連続した一致判定を含む場合には、これらの連続する一致判定に対応する前記遅延選択部での複数の遅延量のうち、中心に位置する遅延量を適切な遅延量であると判定する
   ことを特徴とする請求項４記載のデータのラッチタイミング調整装置。
6. 前記判定部は、
   前記比較回路での複数の比較結果が連続した一致判定を含む場合には、これらの連続する一致判定に対応する前記遅延選択部での複数の遅延量のうち、最も短い遅延量を適切な遅延量であると判定する
   ことを特徴とする請求項４記載のデータのラッチタイミング調整装置。
7. 前記判定部は、
   前記比較回路での複数の比較結果が連続した一致判定を含む場合には、これらの連続する一致判定に対応する前記遅延選択部での複数の遅延量のうち、中心に位置する遅延量よりも周囲温度の変化の傾向を考慮した側に偏った遅延量を適切な遅延量であると判定する
   ことを特徴とする請求項４記載のデータのラッチタイミング調整装置。
8. 前記判定部は、
   前記比較回路での複数の比較結果を総合して、選択される確率が高い比較結果に対応する前記遅延選択部の遅延量を適切な遅延量であると判定する
   ことを特徴とする請求項４記載のデータのラッチタイミング調整装置。
9. 前記出力データは、メモリから読み出されたデータであり、
   前記ラッチ回路は前記メモリからの前記読み出しデータを受けるＬＳＩに備えられる
   ことを特徴とする請求項１記載のデータのラッチタイミング調整装置。
10. 前記出力データは、第１のＬＳＩから出力されたデータであり、
    前記ラッチ回路は前記第１のＬＳＩからの前記出力データを受ける第２のＬＳＩに備えられる
    ことを特徴とする請求項１記載のデータのラッチタイミング調整装置。
11. 前記メモリ又は前記第１のＬＳＩはクロック信号に同期して動作するものであり、
    前記遅延選択部に入力されるラッチパルス信号は前記クロック信号で代用される
    ことを特徴とする請求項９又は１０記載のデータのラッチタイミング調整装置。
12. 前記メモリは、データの出力と共にストローブ信号をも出力するメモリであり、
    前記遅延選択部に入力されるラッチパルス信号は前記メモリからのストローブ信号で代用される
    ことを特徴とする請求項９記載のデータのラッチタイミング調整装置。
13. 出力データはｎ（ｎは２以上の整数）ビットのデータであり、
    前記ラッチ回路及び前記比較回路は各々ｎ個備えられる
    ことを特徴とする請求項４記載のデータのラッチタイミング調整装置。
14. 出力データはｎ（ｎは２以上の整数）ビットのデータであり、
    前記ラッチ回路はｎ個備えられ、
    前記比較回路は１個のみ備えられ、
    更に、前記ｎ個のラッチ回路と前記比較回路との間には、前記ｎ個のラッチ回路のうち何れか１個を選択する選択部が配置される
    ことを特徴とする請求項４記載のデータのラッチタイミング調整装置。
15. 前記ラッチ回路は、ラッチパルス信号の立上りエッジと立下りエッジの双方で前記出力データをラッチするものであり、
    前記遅延選択部、前記ラッチ回路及び前記比較回路は、前記ラッチパルス信号の立上りエッジ用と立下りエッジ用との２組備えられる
    ことを特徴とする請求項４記載のデータのラッチタイミング調整装置。
16. 前記出力データは、データと共にストローブ信号をも出力するメモリから読み出されたデータであり、
    前記ラッチパルス信号は、前記メモリからのストローブ信号により代用される
    ことを特徴とする請求項１５記載のデータのラッチタイミング調整装置。
17. 前記ラッチ回路は、ラッチパルス信号の立上りエッジと立下りエッジの双方で前記出力データをラッチするものであり、
    前記ラッチ回路及び前記比較回路は、前記ラッチパルス信号の立上りエッジ用と立下りエッジ用との２組備えられ、
    前記遅延選択部は１個のみ備えられ、
    前記遅延選択部により選択された遅延出力データが前記立上りエッジ用のラッチ回路と前記立下りエッジ用のラッチ回路とに入力される
    ことを特徴とする請求項４記載のデータのラッチタイミング調整装置。
18. 前記遅延選択部には前記ラッチパルス信号が入力される
    ことを特徴とする請求項１７記載のデータのラッチタイミング調整装置。
19. 前記遅延選択部には前記出力データが入力される
    ことを特徴とする請求項１７記載のデータのラッチタイミング調整装置。
20. 前記出力データは、メモリから読み出されたデータであり、
    前記チェック用データは、予め、チェック用データ保管部に保管されていて、
    前記メモリから出力データを読み出す際には、
    この読み出しに先立って前記チェック用データ保管部に保管されたチェック用データがメモリに書き込まれ、その後、このメモリから前記チェック用データが前記出力データとして読み出される
    ことを特徴とする請求項４記載のデータのラッチタイミング調整装置。
21. 前記チェック用データ保管部に保管されるチェック用データは、
    メモリの隣接するビット間のクロストークを考慮したパターンで保管される
    ことを特徴とする請求項２０記載のデータのラッチタイミング調整装置。
22. 前記遅延制御部は、
    前記判定部が前記遅延選択部での適切な遅延量を判定した後、
    次回のラッチタイミング調整時には、前記適切な遅延量を基準に遅延量を順次増減させるように前記遅延選択部を制御する
    ことを特徴とする請求項５記載のデータのラッチタイミング調整装置。
23. 前記遅延制御部は、
    前記適切な遅延量を基準に遅延量を順次増減させるに際し、その増減させる遅延量の範囲を所定範囲に制限する
    ことを特徴とする請求項２２記載のデータのラッチタイミング調整装置。
24. 前記遅延制御部は、
    前記遅延選択部における複数の遅延量のうち一部の遅延量を順次選択して、そのうちデータが良好にラッチされた複数の遅延量の間に位置する遅延量の範囲を次回の選択対象とし、
    次回、前記選択対象の遅延量の範囲内に含まれる遅延量を順次選択して、そのうちデータが良好にラッチされた１又は複数の遅延量に基づいて、最終的に適切な遅延量を決定する
    ことを特徴とする請求項５記載のデータのラッチタイミング調整装置。

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