JP2008119971A - 素子基板、記録ヘッド、ヘッドカートリッジ及び記録装置 - Google Patents

Abstract

【課題】 ブロック内の発熱素子間で駆動タイミングをずらす場合にラッチ信号の周期により定められる指定期間を発熱素子の駆動が超えてしまう場合がある。
【解決手段】 複数の記録素子と、前記複数の記録素子を駆動する複数の駆動回路と、記録素子の駆動期間を規定するためのイネーブル信号を入力する入力手段と、記録信号を入力するシフトレジスタと、前記シフトレジスタから出力される記録信号を外部から入力されるラッチ信号に応じて記憶するラッチ回路と、前記複数の記録素子を複数のブロックに分割して時分割駆動するためのブロック選択信号を発生する時分割選択回路と、同一ブロック内の記録素子間の駆動タイミングを異ならせるための遅延手段を有し、前記遅延手段は前記ラッチ信号の周期により定められる指定期間に前記イネーブル信号が収まるように、イネーブル信号と記録信号を遅延させる手段であることを特徴とする素子基板。
【選択図】 図１

Description

本発明は、記録素子、シフトレジスタ、ラッチ回路及び入力する信号を遅延させて出力する遅延回路等を有するインクジェット記録ヘッド用の素子基板と、これを有する記録ヘッド、ヘッドカートリッジ及び記録装置に関する。

インクジェット記録法（液体噴射記録法）で用いられる近年の記録ヘッドでは、記録素子である発熱抵抗体（以後ヒータとも呼ぶ）によって発生した熱エネルギーを液体に与えて、液体中に発泡現象を生じさせている。そして、その発泡のエネルギーにより吐出口からインク液滴を吐出する。このような記録ヘッドでは、記録密度（解像度）の向上のために、シリコン半導体基板上などに微細な発熱抵抗体を多数個配置している。さらに、発熱抵抗体ごとにその発熱抵抗体に対向するように吐出口を配置している。そして、発熱抵抗体を駆動するための駆動回路や周辺回路もシリコン半導体基板上に設けている。例えば、数十から数千個の発熱抵抗体と、各発熱抵抗体を駆動するドライバと、発熱抵抗体と同一ビット数のシフトレジスタと、ここから出力されるデータ（記録信号）を一時記憶するラッチ回路とを、同一シリコン半導体基板内に設けている。なお、シフトレジスタは、シリアルに入力される画像データをそれぞれドライバにパラレルに送るためのものである。

このように最近では、素子基板のドライバ、シフトレジスタ、ラッチ回路等の論理回路の集積化が進んでいる。この場合、１つの発熱抵抗体に流れる電流は、瞬間的にはかなりの電流値に達する。同時にオンとなる発熱抵抗体の数が多い場合には、例えば、１〜数アンペア程度のパルス状の電流が、発熱抵抗体を駆動するための電源ライン及び接地（ＧＮＤ）ラインに流れる。

電流が流れるとプリンタ装置本体から記録ヘッドまでのフレキシブル配線や記録ヘッド内の配線等で発生する誘導結合による誘導ノイズが生じる。上述のようにパルス状の大電流が流れると記録ヘッド用の素子基板上の論理回路部が誤動作するおそれが生じる。また、プリンタ装置の外部への不要な電磁ノイズの放射も懸念されるところである。

誘導ノイズは、単位時間あたりの電流の変化量が大きくなるほど発生しやすく、ノイズレベルが高くなる。つまり高速あるいは高精細プリントなどのために、記録ヘッドに設けられる吐出口の数が増大し、同時にオンされるエレメント数が増加した場合、電流パルスの電流値もさらに大きくなり、ノイズレベルが高くなる。

そこで、記録ヘッド用の素子基板上に設けられる多数の発熱抵抗体を同時に駆動するのではなく、これらの吐出口を複数のブロックに分割し、ブロック単位での時分割駆動が行われている。すなわち、あるタイミングでは第１のブロックを選択的して発熱抵抗体を駆動し、選択されていない残りのブロックではいずれの発熱抵抗体も駆動されないようにする。次のタイミングでは、第２のブロックにおいて選択的に発熱抵抗体を駆動し、残りのブロックではいずれの発熱抵抗体も駆動されないようにする。以下同様にしてブロックを一巡することによって全ての吐出口に対応した発熱抵抗体の１回の駆動が完了するようにしている。

しかしながら、吐出口の数が多い場合（発熱抵抗体の数が多い場合でも同様）には、１ブロックあたりの吐出口数も多くなるため電流パルスの大きさが十分には小さくならず、誘導ノイズの発生量を抑えることができない。ブロック数を多くして同時にオンする発熱抵抗体の数を減らすことも考えられる。そのように構成した場合には、１つ当たりのブロックに割り当てられる時間が短くなることで、インク吐出のために十分なエネルギ−が得られなくなるおそれがある。また、所望のエネルギーを得るために各ブロックに割り当てられる時間を長く取ることも考えられるが、記録スピードの低下を招くことになる。

そこで、同一ブロックに属する発熱抵抗体に対して印加される駆動パルスを発熱抵抗体ごとに少しずつ、ずらす構成が開示されている（特許文献１参照）。すなわち、インクジェット記録ヘッド用の素子基板の形成に際し、発熱抵抗体、ドライバ、シフトレジスタ等の論理吐出制御回路の構成要素とともに、入力部にはヒステリシス回路を設ける。さらに、異なる発熱抵抗体にタイミングがずれて駆動パルスが印加されるよう、駆動パルスのパルス幅やタイミングを規定するヒートパルス信号（入力パルス幅信号）の信号経路にＣＲ（コンデンサ−抵抗）積分回路を形成する。そして、ヒートパルスを遅延（ディレイ）させて各発熱抵抗体が順次駆動されるようにしている。このようにＣＲ積分回路を用いてヒートパルスのタイミングをずらして発熱抵抗体に流れる電流を制御している。このことで同じタイミングでオンとなる発熱抵抗体の数を減らして駆動パルスによる電流のピーク値や電流の立ち上がり率を小さくし、ノイズの発生を抑えている。こうして、高速プリントに不可欠である吐出口数の増大や高密度実装に伴う同時駆動される発熱抵抗体数の増加があったとしても、誘導ノイズ等の発生を抑えている。

しかしながら、前記特許文献１に開示されるようにＣＲ積分回路を用いてノイズの発生を抑えようとしても、Ｃ（コンデンサ）とＲ（抵抗）にばらつきがある場合、その積がヒートパルスのディレイ値におけるばらつきとなる。このため、発熱抵抗体に流れる電流を精度よく制御することができず、結果として、ノイズの発生を十分に抑えることができないことがある。また、ＣＲ積分回路は、入力バッファ、コンデンサ及び抵抗で構成されているので、次段の論理回路入力までの配線パターン長の差等が大きくなると、ディレイ値がばらつくことにもなっていた。また、典型的にはシリコン半導体装置製造技術を用いて製造されるインクジェット記録ヘッド用の素子基板においては、コンデンサにはゲート酸化膜が使用され、抵抗には拡散抵抗を使用される場合が多い。このため、所望の時定数を有するＣＲ積分回路を構成しようとすると、インクジェット記録ヘッド用の素子基板上においてコンデンサと抵抗が大きな面積を占めることとなり、インクジェット記録ヘッド用の素子基板が大きくなるといった問題点を生じていた。

そこで、前記発熱抵抗体に印加される駆動パルスのタイミングをずらして供給する論理回路として、ＣＭＯＳインバータ回路を、パルス幅規定信号を入力する入力ライン上に設ける構成が提案されている（特許文献２参照）。

一方、近年、インクジェット記録ヘッド用の素子基板は記録スピードと画質の向上を目的として、発熱抵抗体の高密度化、多ノズル化を積極的に導入している。
特開平７−０６８７６１号公報 特開２００４−０５０８４６号公報

上記のとおり、近年、発熱抵抗体の高密度化、多ノズル化を積極的に導入している。発熱抵抗体の高密度化については、液滴の小型化やノズルの高密度化により達成することができる。しかし、その際同じ記録スピードを維持するためには従来に対して、高密度化された割合に応じて駆動周波数のアップが求められる。更には、記録スピードを従来よりも早くするためには更なる駆動周波数のアップが必要となってくる。

しかし、駆動周波数が高くなると必然的に駆動周期は短くなる。この場合前述したようにノイズ低減の観点から遅延回路を用いて、ブロック内の発熱抵抗体数に対応させてヒートパルスを遅延させると、遅延量によってはラッチ信号周期内にヒートパルスが入りきらなくなる虞がある。ラッチ信号周期内にヒートパルスが入りきらなくなると、ヒートパルスの後半部分が一部欠ける場合や、ラッチ信号とヒートパルスが重なる場合が生ずる。このような場合、１個のヒートパルスにもかかわらず、途中で違う発熱抵抗体を駆動するブロックに論理が切り替わってしまい、所望の発熱抵抗体を駆動できなくなる虞がある。このため、駆動周波数が高くなった場合などでも問題を生じない素子基板の開発が望まれている。

なお同様の課題は駆動周波数が高くなる場合だけではなく、同じブロック内で駆動される発熱抵抗体数が多くなった場合にも生じる。

上記特許文献２で開示されている技術では、確かに、ノイズの発生を抑え、インクジェット記録ヘッド用素子基板が大きくなるという課題は解決できる。しかし、駆動周波数が速くなった場合に所望の発熱抵抗体が駆動しなくなるという課題を解決するものではない。

そこで、本発明は上記課題を解決するためになされたものである。具体的には、駆動周波数が高くなった場合や１つのブロック内で駆動すべき発熱抵抗体数が増加した場合でも、所望の発熱抵抗体が駆動しなくなるという課題を解決する素子基板を提供することを目的とする。また、この素子基板を用いた記録ヘッド、記録装置を提供することを目的とする。

上記の目的を達成させるための本発明は、
複数の記録素子と、前記複数の記録素子を駆動する複数の駆動回路と、記録素子の駆動期間を規定するためのイネーブル信号を入力する入力手段と、記録信号を入力するシフトレジスタと、前記シフトレジスタから出力される記録信号を外部から入力されるラッチ信号に応じて記憶するラッチ回路と、前記複数の記録素子を複数のブロックに分割して時分割駆動するためのブロック選択信号を発生する時分割選択回路とを有する記録ヘッド用の素子基板であって、同一ブロック内の記録素子間の駆動タイミングを異ならせるための遅延手段を有し、前記遅延手段は前記ラッチ信号の周期により定められる指定期間に前記イネーブル信号が収まるように、イネーブル信号と記録信号を遅延させる手段であることを特徴とする素子基板である。

また、上記の目的を達成させるための別の本発明は、前記素子基板を有する記録ヘッド、ヘッドカートリッジ、該記録ヘッド又は該ヘッドカートリッジを有する記録装置である。

本発明によれば、ノイズ低減の観点から１ブロック内の複数発熱抵抗体に遅延させたヒートパルスを与える構成であっても、駆動周期の切り替わりの影響を受けない素子基板を提供することができる。

次に、本発明の実施例について図面を参照して説明する。

なお、この明細書において、「記録」とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わず、広く記録媒体上に画像、模様、パターン等を形成する、又は媒体の加工を行う場合も表すものとする。また、人間が視覚で知覚し得るように顕在化したものであるか否かを問わない。

また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。

さらに、「インク」とは、上記「記録」の定義と同様広く解釈されるべきもので、記録媒体上に付与されることによって、画像、模様、パターン等の形成又は記録媒体の加工、或いはインクの処理に供され得る液体を表すものとする。インクの処理としては、例えば記録媒体に付与されるインク中の色剤の凝固又は不溶化させることが挙げられる。

なお、説明に用いる「素子基板」とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた基体を示すものである。

「素子基板上」とは、単にヒータ基板の表面上を指し示すだけでなく、素子基板の表面上、表面近傍の素子基体内部側をも示すものである。また、本発明でいう「作り込み」とは、別体の各素子を単に基体上に配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程等によってヒータ基板上に一体的に形成、製造することを示すものである。
〔インクジェット記録装置〕
図９は、本発明の代表的な実施例であるインクジェット記録装置（ＩＪＲＡ）の構成の概要を示す外観斜視図である。

図９において、キャリッジＨＣは、ピン（不図示）を有し、ガイドレール５００３に支持されて矢印ａ、矢印ｂ方向を往復移動する。キャリッジＨＣには、記録ヘッドＩＪＨとインクタンクＩＴとを内蔵した一体型インクジェットカートリッジＩＪＣが搭載されている。５００２は紙押え板であり、キャリッジＨＣの移動方向に亙って記録媒体Ｐをプラテン５０００に対して押圧する。

次に、上述した装置の記録制御を実行するための制御構成について説明する。

図１０はプリンタＩＪＲＡの制御回路の構成を示すブロック図である。

図１０において、１７００は記録信号を入力するインタフェース、１７０１はＭＰＵ、１７０２はＭＰＵ１７０１が実行する制御プログラムを格納するＲＯＭである。また、１７０３は各種データ（上記記録信号や記録ヘッドＩＪＨに供給される記録データ等）を保存しておくＤＲＡＭである。１７０４は記録ヘッドＩＪＨに対する記録データの供給制御を行うゲートアレイ（Ｇ．Ａ．）であり、インタフェース１７００、ＭＰＵ１７０１、ＲＡＭ１７０３間のデータ転送制御も行う。１７１０は記録ヘッドを搬送するためのキャリアモータ、１７０９は記録媒体搬送のための搬送モータである。１７０５は記録ヘッドＩＪＨを駆動するヘッドドライバ、１７０６は、搬送モータ１７０９を駆動するためのモータドライバ、１７０７は、キャリアモータ１７１０を駆動するためのモータドライバである。

上記制御構成の動作を説明すると、インタフェース１７００に記録信号が入るとゲートアレイ１７０４とＭＰＵ１７０１との間で記録信号がプリント用の記録データに変換される。そして、モータドライバ１７０６、モータドライバ１７０７が駆動されると共に、ヘッドドライバ１７０５に送られた記録データに従って記録ヘッドＩＪＨが駆動され、記録が行われる。

ヘッドドライバを介して記録ヘッドに対して後述するような各種信号を供給している。
〔記録ヘッド〕
次に、インクジェット記録ヘッドについて説明する。

本実施例のインクジェット用の記録ヘッドＩＪＨは、図３（ａ）及び図３（ｂ）の斜視図でわかるように、記録ヘッドカートリッジＩＪＣを構成する一構成要素となっている。この記録ヘッドカートリッジＩＪＣは、記録ヘッドＩＪＨと、該記録ヘッドＩＪＨに着脱自在に設けられたインクタンクＩＴ（Ｈ１９０１，Ｈ１９０２，Ｈ１９０３，Ｈ１９０４）とから構成されている。記録ヘッドＩＪＨは、インクタンクＩＴから供給されるインク（記録液）を、記録情報に応じて吐出口から吐出する。

この記録ヘッドカートリッジＩＪＣは、インクジェット記録装置本体ＩＪＲＡに載置されているキャリッジＨＣの位置決め手段及び電気的接点によって固定支持されるとともに、キャリッジＨＣに対して着脱可能となっている。
また、図４の分解斜視図に示すように、記録ヘッドＩＪＨは、記録素子ユニットＨ１００２と、インク供給ユニット（記録液供給手段）Ｈ１００３と、タンクホルダーＨ２０００とから構成されている。なお、記録ヘッドＩＪＨは、記録素子ユニットＨ１００２のインク連通口とインク供給ユニットＨ１００３のインク連通口とをインクがリークしないように連通させる必要がある。このため、それぞれの部材を圧着するようジョイントシール部材Ｈ２３００を介してビスＨ２４００で固定している。

また、図５の分解斜視図に示すように、第１の素子基板Ｈ１１００は、ブラックインクを吐出させるための素子基板であり、第１のプレートＨ１２００に接着され固定されている。さらに、第１のプレートＨ１２００は、開口部を有する第２のプレートＨ１４００が接着され固定されている。そして、この第２のプレートＨ１４００は、ＴＡＢ方式によって、電気配線テープＨ１３００が接着され固定されており、第１の素子基板Ｈ１１００に対しての位置が決められている。この電気配線テープＨ１３００は、第１の素子基板Ｈ１１００にインクを吐出するための電気信号を印加するものであり、第１の素子基板Ｈ１１００に対応する電気配線を含む。そして、電気配線テープＨ１３００は、インクジェット記録装置本体からの電気信号を受け取る外部信号入力端子Ｈ１３０１を有する電気コンタクト基板Ｈ２２００と接続している。電気コンタクト基板Ｈ２２００は、インク供給ユニットＨ１００３に、端子位置決め穴Ｈ１３０９（２ヶ所）により位置が決められ、固定されている。また、第２の素子基板Ｈ１１０１は、３色のカラーインクを吐出させるための素子基板である。第１のプレートＨ１２００は、第１の素子基板Ｈ１１００にブラックインクを供給するためのインク連通口Ｈ１２０１ａが形成されている。そして、第２の素子基板Ｈ１１０１にシアン、マゼンタ、イエローのカラーインクを供給するためのインク連通口Ｈ１２０１ｂがそれぞれ形成されている。
（ヘッドカートリッジ）
図１１は、インクタンクと記録ヘッドとが一体的に形成されたヘッドカートリッジＩＪＣの構成を示す外観斜視図である。図１１において、点線ＫはインクタンクＩＴと記録ヘッドＩＪＨの境界線である。ヘッドカートリッジＩＪＣにはこれがキャリッジ２に搭載されたときには、キャリッジ２側から供給される前記差動信号等の電気信号を受け取るための電極（不図示）が設けられている。そして、この電気信号によって、前述のように記録ヘッドＩＪＨが駆動されてインクが吐出される。

なお、図１１において、５００はインク吐出口列である。
（実施例１）
次に、図面を参照しながら本発明における好ましい実施例について説明する。

図１は、実施例１の素子基板上の回路構成等を示すブロック図である。詳細には、図１（ａ）は回路構成を示すブロック図である。図１（ｂ）は図１（ａ）を用いた時のＳｅｇ．（セグメント）３１を駆動するときのタイムフロー図、図１（ｃ）は同じく図１（ａ）を用いた時のＳｅｇ．０を駆動するときのタイムフロー図を示す。

図１（ａ）では、ＨＯＵＴ＊はＨＥ＿ＩＮからの信号、ＬＯＵＴ＊はＤ０〜Ｄ７を選択するためにラッチ回路４０３を介して出力された信号、ＨＬＩＮ＊はＨＯＵＴ＊とＬＯＵＴ＊のＡＮＤ回路を通過した後の信号を示す。その後の遅延回路１０２を通過した信号はＨＬＯＵＴ＊で示す。なお、「＊」は、夫々図１（ａ）中の対応する０〜７の整数であり、「Ｄ０〜Ｄ７」は、「データ０からデータ７」を示す。また、デコーダ４０５より出力される信号は、ＢＬＩＮで示され、その後、遅延回路１０２を通過した信号はそれぞれＢＬＯＵＴ＊で示す。そして最後にＢＬＯＵＴ＊と先程のＨＬＯＵＴ信号のＡＮＤ回路を介した信号がＬＶＣに入力されるＬＶＣＩＮ＊信号となる。なお、今までに出てきた信号名はそれぞれ図１（ｂ）、図１（ｃ）のタイムフロー図における信号名と対応している。
なお、図１（ａ）中、遅延回路１０２と遅延回路１０２の間に、例えば「×６」のように表記されているのは、６の遅延回路１０２を有することを示している。

図１（ａ）において、素子基板上に多数の発熱抵抗体４０１が設けられており、発熱抵抗体４０１の一端は発熱抵抗体駆動電源４１４に共通に接続している。なお、この発熱抵抗体４０１は、本発明における記録素子を表す。発熱抵抗体４０１の他端は、それぞれ、発熱抵抗体４０１ごとに設けられたパワートランジスタ４０２を介して接地されている。パワートランジスタ４０２は、発熱抵抗体４０１に対するスイッチとして機能する。なお、このパワートランジスタ４０２は、本発明における駆動回路を表す。素子基板上には、ラッチ回路（ＬＡＴＣＨ）４０３、シフトレジスタ回路（Ｓ／Ｒ）４０４等の論理回路が設けられている。さらに、同時に駆動される発熱抵抗体４０１の数を少なくし瞬時に流れる電流を小さくするために、デコーダ（ＤＥＣＯＤＥＲ）４０５、ヒステリシス特性を有するロジック系バッファ（不図示）などの論理回路も素子基板上に形成されている。なお、デコーダ４０５は、時分割駆動ブロック選択用の論理回路であり、本発明における時分割選択回路を表す。この論理回路は発熱抵抗体群を所定個数ごとのブロックに分割し、ブロックを単位として分割駆動を行うために設けられる。また、その他に本図面上は不図示だが、静電保護素子などを入れてもよい。

次に本素子基板への入力信号としては、シフトレジスタを動かすためのクロック信号（ＣＫ＿ＩＮ）がある。駆動する発熱抵抗体を特定する情報とブロック選択情報とを有する画像データを直列（シリアル）で受け取るデータ信号（Ｄ＿ＩＮ）がある。また、ラッチ回路でデータを保持させるためのラッチ信号（ＬＴ＿ＩＮ）がある。また、パワートランジスタのオン時間すなわち発熱抵抗体を駆動する期間を外部からコントロール（規定）するためのイネーブル信号であるヒートパルス信号（ＨＥ＿ＩＮ）がある。さらに、論理回路駆動電源（ＶＤＤ）、接地線（ＧＮＤ）、発熱抵抗体駆動電源（ＶＨ）がある。それぞれの信号は、素子基板上のパッド４０７，４０８，４０９，４１１，４１２，４１３及び４１４を介して入力される。さらに、パワートランジスタの駆動論理回路であるＡＮＤ回路は、パワートランジスタ毎に、ヒートパルス信号、ラッチ回路４０３から出力される信号（記録信号）、及びデコーダ４０５から出力される信号（ブロック選択信号）の論理積を演算する。そして、ＡＮＤ回路は、その結果によってパワートランジスタ４０２を制御し、駆動パルスを発熱抵抗体４０１に与える。

このインクジェット記録ヘッド用の素子基板を用いた記録の駆動シーケンスは、以下のとおりである。まず、プリンタ本体より、駆動する発熱抵抗体を特定する情報とブロック選択情報を有する画像データについてのデータ信号をクロック信号に同期してシリアルに記録ヘッド内部の素子基板に送る。そして、それを素子基板内シフトレジスタ４０４に入力する。その取り込んだデータ信号をラッチ回路４０３において外部から入力されるラッチ信号に応じて記憶し、次の画像データについてのデータ信号のラッチ回路保持までの間に、デコーダ４０５において時分割駆動をするためのブロックを選択する。そして、パワートランジスタ４０２のうち、ヒートパルス入力パッド４１１からヒートパルス信号が入力された際、ブロック選択がなされ、かつ駆動する発熱抵抗体と特定され画像データがオンである、１つ若しくは複数のパワートランジスタ４０２がオンとなる。そして、ブロック選択されており、かつ駆動する発熱抵抗体と特定され画像データがオンである、１つ若しくは複数の発熱抵抗体４０１に電流（駆動パルス）が流れて駆動される。

さらに本実施例では、同一ブロックに属する発熱抵抗体であっても発熱抵抗体毎に少しずつずれたタイミングで駆動するようにするための、遅延回路（ＤＥＬＡＹ ＣＩＲＣＵＩＴ）１０２群を設ける。そして、遅延回路１０２群は、ヒートパルス入力パッド４１１から入力したヒートパルス信号に基づいて、ヒートパルス信号を遅延させる。このことで、これらのヒートパルス信号によってブロック中の異なる発熱抵抗体４０１の駆動タイミングが少しずつずれる。これらの遅延回路は遅延手段を構成している。さらに、本発明の素子基板は、駆動する発熱抵抗体を選択するための論理信号（ラッチ回路４０３からの出力信号）及びブロック選択情報についての信号（デコーダ４０５からの出力信号）についても、該ヒートパルス信号と遅延時間を同期させている。すなわち、遅延回路１０２群は、同一ブロックに含まれる発熱抵抗体の数から１を減じた数の発熱抵抗体に対応するヒートパルス信号を、それらの発熱抵抗体に対するそれぞれのヒートパルス信号ライン１０３上に出力する。

図１（ａ）では、１つのブロックは４個の発熱抵抗体４０１から構成されており、合計で８ブロックに分かれているので、これらを便宜的にＩＨ０〜３１で表すものとする。まず、ＩＨ２８〜３１の発熱抵抗体に対しては、ヒートパルス入力パッド４１１から入力した遅延されていないヒートパルス信号がＡＮＤ回路を介して供給される。

ＩＨ２４〜２７の発熱抵抗体に対しては、ヒートパルス入力パッド４１１から入力したヒートパルス信号（図面上ＨＯＵＴ６）が、ラッチ回路４０３からの出力信号（図面上ＬＯＵＴ６）と論理積を演算した後、１つの遅延回路１０２を通って伝送される。

また、デコーダ４０５から出力されたＩＨ２４〜２７選択のための信号（ブロック選択信号）は、１つの遅延回路１０２を経て出力され、ヒートパルス信号とラッチ回路４０３からの出力信号のＡＮＤをとった出力信号と論理積が演算される。このことで、ＬＶＣ（レベルコンバータ）を介して所望の発熱抵抗体を駆動するためのパルス信号がパワートランジスタ４０２のゲートに供給される。

同じくＩＨ２０〜２３の発熱抵抗体に対しては、ラッチ回路４０３からの出力信号と論理積を演算した後、２つの遅延回路１０２とＡＮＤ回路を介して出力されることになる。そして、デコーダ４０５から出力されたＩＨ２０〜２３選択のための信号は、遅延手段を構成する同じく２つの遅延回路１０２を経て出力され、ヒートパルス信号とラッチ回路出力信号との論理積を演算して得られた出力信号と論理積が演算される。このことで、ＬＶＣ（レベルコンバータ）を介して所望の発熱抵抗体を駆動するためのパルス信号がパワートランジスタ４０２のゲートに供給される。

また、ＩＨ１６〜１９の発熱抵抗体に対しても同じく、ヒートパルス信号は、ラッチ回路４０３からの出力信号と論理積を演算した後、３つの遅延回路１０２を経て出力される。また、デコーダ４０５から出力されたＩＨ１６〜１９選択のための信号についても、同じく３の遅延回路１０２を経て出力される。

結局、ＩＨ２４〜２７、ＩＨ２０〜２４及びＩＨ１６〜１９の発熱抵抗体には、ヒートパルス入力パッド４１１に入力し、夫々１乃至３の遅延回路１０２によって遅延されたヒートパルス信号が、パワートランジスタ４０２を介して供給される。そして、ＩＨ０〜３には、合計のブロック数より１少ない７の遅延回路１０２によって遅延が発生することになる。

このようにヒートパルス信号とラッチ回路からの出力信号である記録信号との論理積を演算して得られた信号が遅延手段としての遅延回路で遅延されるため、ヒートパルスが遅延したことに合わせて(同期して）記録信号も遅延していることと同じことになる。このことで、ラッチ信号の周期により定められる記録信号の指定期間内に常にヒートパルスが納まっていることと同じことになる。

本実施例では、ヒートパルス信号と同じくその該当する発熱抵抗体を選択する信号（本構成の場合はラッチ回路４０３からの出力信号）にも遅延がかかっている。またブロックを選択するのに使用されるブロック選択信号（本構成の場合はデコーダ４０５からの出力信号）にも遅延回路１０２により遅延がかかっている。こうして、遅延回路１０２から出力されるヒートパルス信号と、該当する発熱抵抗体を選択する画像データ信号及びブロックを選択するブロック選択信号とが実質的に同期して遅延する。このような構成により、前述したよう課題のような入力パルスの途中で別の発熱抵抗体へ駆動ブロックが移動してしまうことを防止することが可能になる。なお、ヒートパルスの後半部分が一部欠けるとは、ヒートパルス入力パッド４１１に入力するヒートパルス信号のパルスの一部が欠けて、パワートランジスタ４０２に入力されてしまうことである。さらに、本実施例では述べてはいないが、ヒートパルスの遅延回路、ラッチ信号の遅延回路の素子サイズ、負荷量を等しく（実質的に）することでプロセス・製造ばらつき等による遅延量のバラツキにも対応することが可能になる。

次に、図１（ｂ）を用いてＳｅｇ．３１を具体的に駆動するときのタイムフローについて説明する。本実施例において、ＬＴ＿ＩＮは、Ｌｏｗがスルー、Ｈｉｇｈがアクティブとする。その時一定周期で各セグメントを選択するために本実施例においては、ＬＴ＿ＩＮ信号（Ｌｏｗ信号）が２回入るとする。そのＬＴ信号の間にまずＨＥ＿ＩＮ信号が所望のパルス幅で入力される。そしてＨＥ＿ＩＮ信号はまず、最初のＡＮＤ回路に入力される（＝ＨＯＵＴ７）。同じくＳｅｇ．３１を駆動するためにラッチ回路４０３から出力されるＤ７用の信号が、ＬＯＵＴ７として最初のＡＮＤ回路に入力される。ＨＯＵＴ７とＬＯＵＴ７信号との論理積を演算して得られた信号は、遅延回路１０２を経ずに、即ちＨＯＵＴ７と同じタイミングでＨＬＯＵＴ７として出力される。一方ＢＬＯＣＫ０〜ＢＬＯＣＫ３を選択する信号は、デコーダ４０５から出力され、本例の場合はＳｅｇ．３１を駆動するのでＢＬＯＣＫ３を選択する信号がＢＬＩＮとして入力される。そして最後にＢＬＩＮ信号とＨＬＯＵＴ７信号との論理積が演算され所望のＬＶＣに信号を入力される（＝ＬＶＣＩＮ３１）。そしてＬＶＣＩＮ３１直後のドライバトランジスタのゲートがオンし本例の場合はＳｅｇ．３１の発熱抵抗体（ヒータ）であるＩＨ３１がオンすることとなる。

同じく図１（ｃ）を用いて次にＳｅｇ．０を具体的に駆動するときのタイムフローについて説明する。ＬＴ＿ＩＮは先に述べたように、Ｌｏｗがスルー、Ｈｉｇｈがアクティブとなり、その動作方法は同じである。まずＬＴ信号の間にＨＥ＿ＩＮ信号が所望のパルス幅で入力される。そしてＨＥ＿ＩＮ信号はまず、最初のＡＮＤ回路に入力される（＝ＨＯＵＴ０）。同じくＳｅｇ．０を駆動するためにラッチ回路４０３から出力されるＤ０用の信号が、ＬＯＵＴ０として最初のＡＮＤ回路に入力される。ＨＯＵＴ０とＬＯＵＴ０信号との論理積を演算して得られた信号は、ＨＬＩＮ０としてＨＯＵＴ０と同じパルス幅で遅延回路１０２に入力される。そして遅延回路１０２を経ることでタイミングの遅延が発生し、ＨＬＯＵＴ０として出力される。一方ブロックを選択する信号は、デコーダ４０５から出力され、本例の場合はＳｅｇ．０を駆動するのでＢＬＯＣＫ０を選択する信号が、ＢＬＩＮとして出力される。そして、ＢＬＩＮ信号は、ＨＬＩＮ０信号と同じ数の遅延回路１０２を経ることで、ＨＬＯＵＴ０信号が出力されるタイミングとほぼ同じタイミングで、ＢＬＯＵＴ７として出力される。最後にＢＬＯＵＴ７信号とＨＬＯＵＴ０信号との論理積が演算され所望のＬＶＣに信号を入力される（＝ＬＶＣＩＮ０）。そしてＬＶＣＩＮ０直後のドライバのゲートがオンし本例の場合はＳｅｇ．０のヒータであるＩＨ０がオンすることとなる。
（実施例２）
次に、実施例２の回路構成について、図６を用いながら説明する。

図６（ａ）は回路構成を示すブロック図、図６（ｂ）は図６（ａ）を用いた時のＳｅｇ．３１を駆動するときのタイムフロー図、図６（ｃ）は同じく図６（ａ）を用いた時のＳｅｇ．０を駆動するときのタイムフロー図を示す。

まず図６（ａ）の説明を行うが、図１（ａ）と共通する説明は省略する。

図６（ａ）の素子基板は、ラッチ回路４０３からの出力信号、デコーダ４０５からの出力信号、ヒートパルス信号のそれぞれの信号を遅延回路１０２に入力し、遅延させてこれらを同期することを特徴としている。

本実施例では、ＩＨ２８〜３１の発熱抵抗体に対しては、実施例１と同様、ヒートパルス入力パッド４１１から入力したヒートパルス信号がＡＮＤ回路を経てそのまま供給される。

ＩＨ２４〜２７の発熱抵抗体に対しては、ヒートパルス入力パッド４１１から入力したヒートパルス信号は、まず１の遅延回路１０２を経て出力され、図面上ＨＯＵＴ６の箇所でラッチ回路４０３の出力信号との論理積が演算される。一方、ラッチ回路４０３からの出力信号に関しても、ＨＯＵＴ６に入力される信号と同じく１の遅延回路１０２を経て出力され、図面上ＬＯＵＴ６の箇所でヒートパルス入力パッド４１１から入力したヒートパルス信号との論理積が演算される。

同じくＩＨ２０〜２３の発熱抵抗体に対しては、ヒートパルス入力パッド４１１から入力したヒートパルスは、既に１の遅延回路１０２を経て出力されており、更に１の遅延回路１０２を経て出力される。そして、図面上ＨＯＵＴ５の箇所でラッチ回路４０３からの出力信号との論理積が演算される。一方ラッチ回路４０３からの出力信号に関しても、ＨＯＵＴ５に入力される信号と同じく合計２の遅延回路１０２を経て出力され、図面上ＬＯＵＴ５の箇所でヒートパルス入力パッド４１１から入力したヒートパルス信号との論理積が演算される。

また、ＩＨ１６〜１９の発熱抵抗体に対しては、ヒートパルス入力パッド４１１から入力したヒートパルスは、既に２の遅延回路１０２を経て出力されており、更に１の遅延回路１０２を経て出力される。そして、図面上ＨＯＵＴ４の箇所でラッチ回路４０３からの出力信号との論理積が演算される。一方、ラッチ回路４０３からの出力信号に関しても、ＨＯＵＴ４に入力される信号と同じく合計３の遅延回路１０２を経て出力されており、図面上ＬＯＵＴ４の箇所でヒートパルス入力パッド４１１から入力されるヒートパルス信号との論理積が演算される。

結局、ＩＨ２４〜２７、ＩＨ２０〜２４及びＩＨ１６〜１９の発熱抵抗体には、ヒートパルス入力パッド４１１に入力した、夫々１乃至３の遅延回路１０２を経て出力されたヒートパルス信号がパワートランジスタ４０２を経て、発熱抵抗体４０１に入力される。そして、ＩＨ０〜３には、合計のブロック数より１少ない７の遅延回路１０２によって遅延が発生することになる。

このように、本実施例でも実施例１と同様、ヒートパルス信号と同じくその該当する発熱抵抗体を選択するのに使用されるラッチ回路４０３からの出力信号（記録信号）及びブロックを選択する信号にも遅延回路１０２を導入する。こうして、遅延回路１０２から出力されるヒートパルス信号と、遅延回路１０２から出力される前記ラッチ回路４０３からの出力信号及びブロックを選択する信号（ブロック選択信号）とが同期する。このことで遅延したヒートパルス信号は、ラッチ信号の周期により定められる記録信号の指定期間やブロック選択信号のブロック指定期間内に納まることになり前述した課題を解決することができる。

図６（ａ）では、ＨＯＵＴ＊はＨＥ＿ＩＮからの信号、ＬＩＮ＊はＤ０〜Ｄ７を選択するためにラッチ回路４０３を経て出力された信号を示す。また、ＬＯＵＴ＊は、ＬＩＮ＊がその後の遅延回路１０２を経て出力される信号、ＨＬＯＵＴ＊はＨＯＵＴ＊とＬＯＵＴ＊のＡＮＤ回路を経て出力された信号を示す。またデコーダ４０５より出力される信号はＢＬＩＮで示され、その後遅延回路１０２を経て出力された信号はそれぞれＢＬＯＵＴ＊で示す。そして最後にＢＬＯＵＴ＊と先程のＨＬＯＵＴ信号との論理積を演算して得られた信号が、ＬＶＣに入力されるＬＶＣＩＮ＊信号となる。なお、今までに出てきた信号名は、それぞれ図６（ｂ）、図６（ｃ）のタイムフロー図における信号名と対応している。

図６（ｂ）は、本実施例における図６（ａ）のＳｅｇ．３１を具体的に駆動するときのタイムフローを示しているが、これは、実施例１の図１（ｂ）で示されるＳｅｇ．３１を具体的に駆動するときのタイムフローと同じである。このため、説明は省略する。

次に図６（ｃ）を用いて、本実施例における図６（ａ）のＳｅｇ．０を具体的に駆動するときのタイムフローについて説明する。ＬＴ＿ＩＮは、先に述べたようにＬｏｗがスルー、Ｈｉｇｈがアクティブとなり、その動作方法は図１（ｂ）で説明した方法と同じである。まずＬＴ信号の間にＨＥ＿ＩＮ信号が所望のパルス幅で入力される。するとＨＥ＿ＩＮ信号は、複数の遅延回路１０２を経て出力され、最初のＡＮＤ回路に入力される（＝ＨＯＵＴ０）。同じくＳｅｇ．０を駆動するためにラッチ回路４０３を経てＤ０用の信号がＬＩＮ０として出力される。こちらもＨＥ＿ＩＮ信号と同じ複数の遅延回路１０２を経て出力され、最初のＡＮＤ回路に入力される（ＬＯＵＴ０）。ＨＯＵＴ０とＬＯＵＴ０信号との論理積を演算して得られた信号はＨＬＯＵＴ０として出力される。一方ブロックを選択する信号はデコーダ４０５を経て出力され、本例の場合はＳｅｇ．０を駆動するのでＢＬＯＣＫ０を選択する信号がＢＬＩＮとして出力される。そしてＨＯＵＴ０信号やＬＯＵＴ０信号と同じ数の遅延回路１０２を経て出力されることで、ＨＬＯＵＴ０信号が出力されるタイミングとほぼ同じタイミングで、ＢＬＯＵＴ７として出力される。最後にＢＬＯＵＴ７信号とＨＬＯＵＴ０信号との論理積が演算され所望のＬＶＣに信号を入力される（＝ＬＶＣＩＮ０）。そしてＬＶＣＩＮ０直後のドライバのゲートがオンし本例の場合はＳｅｇ．０のヒータであるＩＨ０がオンすることとなる。
（実施例３）
次に、実施例３の回路構成について、図７を用いながら説明する。

図７については、前述した図１（ａ）、図６（ａ）の構成と構成因子、駆動方式に関しては基本的に同じであるため、詳細な説明は省略する。図７の構成はヒートパルス入力パッド４１１から入力するヒートパルス信号とラッチ回路４０３からの出力信号、デコーダ４０５からの出力信号の全ての論理積を演算した後に遅延を発生することを特徴としている。
（実施例１から実施例３の補足説明）
次に前述した遅延回路１０２の具体的構成について説明していくことにする。

遅延回路１０２は、シフトレジスタ４０４及びラッチ回路４０３を含む駆動制御系のロジック系と同一の成膜工程で構成されるインバータ回路を複数組み合わせて構成されたインバータ遅延回路を用いることができる。図２は、遅延回路１０２の一例を示している。図２（ａ）は遅延回路１０２をブロックレベルで示しており、図２（ｂ）はさらに詳細にゲートレベルで示している。

図２（ａ）に示すように、遅延回路１０２は、入力バッファ２０４と、縦続接続された２段のディレイ２０５と、出力バッファ２０６とにより構成されている。ここで、入力バッファ２０４、ディレイ２０５及び出力バッファ２０６のいずれもＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータ回路である。ディレイ２０５が２段設けられていることから、結局この遅延回路１０２は、４段のインバータ回路を縦続接続したものということになる。

この遅延回路では、図２（ｂ）に示すように、入力バッファ２０４と出力バッファ２０６においては、そのインバータを構成する各ＭＯＳトランジスタ（ｐチャネル及びｎチャネル）のゲート長（チャネル長）Ｌを２μｍとしている。この長さは、シフトレジスタ４０４及びラッチ回路４０３を含む駆動制御系のロジック系と同一の長さである。また、ディレイ２０５におけるゲート長Ｌは、ロジック系の２μｍよりも大きな１０μｍとし、十分な遅延が得られるようにしている。なお、ディレイ２０５におけるゲート幅（チャネル幅）Ｗに関しては、入力バッファ２０４におけるものと同じ値（例えばｎ−ＭＯＳについて６μｍ、ｐ−ＭＯＳについて９μｍ）としている。出力バッファ２０６のゲート幅Ｗは、ｎ−ＭＯＳについて１２μｍ、ｐ−ＭＯＳについて１８μｍとしている。

実施例１乃至実施例３は、８エレメントの発熱抵抗体４０１によってブロックを形成している。そして、ヒートパルス入力パッド４１１からのヒートパルス信号のライン部分に対して７個の遅延回路１０２を設けて８種類のヒートパルス信号ライン１０３を構成している。こうして、ブロック選択回路であるデコーダ４０５によって同時に選択される８つの発熱抵抗体（エレメント）の間で実際にヒートパルス信号が伝わる時間がそれぞれのエレメントで１０ｎｓずつ、ずれるように配線した。ここで、図１（ａ）のＩＨ０〜３１の発熱抵抗体が全て選択され駆動されるものとして、本実施例の動作を説明する。すなわちこれら発熱抵抗体に対するラッチ４０３からの信号は全てアクティブ（イネーブル）であってヒートパルスがハイレベルである場合にパワートランジスタ４０２がオン状態となって発熱抵抗体４０１に電流が駆動パルスとして流れるものとする。

ＩＨ２８〜３１の発熱抵抗体は、ヒートパルス入力パッド４１１に入力した通りのヒートパルスで駆動され、このＩＨ２８〜３１の発熱抵抗体へのヒートパルスを遅延したヒートパルスが発熱抵抗体ＩＨ２４〜２７へのヒートパルスとなる。この場合、実際に発熱抵抗体ＩＨ２４〜２７のヒートパルスがパワートランジスタ４０２の閾値を越え、発熱抵抗体ＩＨ２４〜２７に電流が流れ始める（オンする）時刻は、発熱抵抗体ＩＨ２８〜３１に電流が流れ始める時刻よりも遅れる。同様にして、発熱抵抗体ＩＨ２０〜２３に電流が流れ始める時刻、さらには発熱抵抗体ＩＨ１６〜１９に電流が流れ始める時刻も順次遅れることから、発熱抵抗体駆動電源ラインに流れる電流パルスは、階段状となる。すなわち単位時間あたりの電流変化量は、単一の発熱抵抗体がオンする場合と大差がなくなり、ノイズレベルは大幅に小さくなる。

本実施例の素子基板は、ＣＲ積分回路ではなくＣＭＯＳインバータなどの論理回路によってヒートパルス信号を遅延させているため、遅延量のばらつきが少なく、発熱抵抗体に加わる電流を精度よく制御できる。したがって、ノイズの発生量をより抑制することができる。さらに、シリコン半導体基板上において、ＣＭＯＳインバータ回路の方が、ＣＲ積分回路より小さくできるから、本実施例の素子基板の方が、従来のものよりも、小さくすることができ、コストダウン、生産性の向上につながる。

なお、本実施例では、８つの発熱抵抗体が同時にブロック選択され、かつ１つの発熱抵抗体ごとにヒートパルス信号の伝達時間がずれるようにした場合について例示した。しかし、１ブロックを構成する発熱抵抗体の数は適宜定め得るものであり、またノイズレベルが問題とならない範囲でいくつかの発熱抵抗体を組み合わせて同じタイミングでヒートパルスを印加するようにしてもよい。本発明は、インバータによる遅延回路によって遅延させる時間を調整し、適切に配線することにより、あらゆる数の発熱抵抗体の同時オンケ−スにあてはめられることができるのは、もちろんである。

上記のインバータによる遅延回路１０２は、いずれも、シリコン半導体基板上に発熱抵抗体、ドライバ、シフトレジスタ、ラッチ回路を含む駆動制御ロジック系、入力パッド及びブロック選択回路であるデコーダ４０５等と同時に成膜工程により形成する。このため、素子基板を製造するプロセスに変更を加えることなく製造できる。したがって素子基板の入力部のパッド数や素子基板内の他の回路構成は大きく変える必要がないことから、上述したように遅延回路１０２群を設けたとしても、素子基板自身のコストアップはほとんど生じない。また記録ヘッド内でノイズに対処することができるため、他の部分にノイズ対策用のコンデンサ等の部品をつける必要がなくなり、装置本体のコストダウン、小型化をも実現する。

本発明において、ヒートパルス信号を遅延させるための遅延回路１０２としては、図２に示したものに限定されるものではない。図８は、遅延回路１０２の別の例を示している。

図８に示す遅延回路１０２は、図２の遅延回路１０２と同様に、それぞれＣＭＯＳインバータ回路からなる入力バッファ２０４と２段のディレイ２０５と出力バッファ２０６とを備えているが、ディレイ２０５の構成が図２に示すものと異なっている。すなわち、図８に示す遅延回路１０２では、ＣＭＯＳインバータ回路であるディレイ２０５の遅延量を大きくするため、通常のＣＭＯＳインバータ回路（図２参照）のＮチャネルＭＯＳトランジスタを２個のＮチャネルＭＯＳトランジスタを縦続接続している。また、ＰチャネルＭＯＳトランジスタを２個のＰチャネルＭＯＳトランジスタを縦続接続したものに置き換えている。そして、各ＭＯＳトランジスタのゲートには共通に前段のインバータの出力が供給されている。

この構成では、各ＭＯＳトランジスタにおけるゲート（チャネル）長Ｌを大きくすることなく、十分な遅延時間を得ることができる。特に、遅延回路１０２を構成する各ＭＯＳトランジスタのゲート長Ｌを、シフトレジスタ４０４及びラッチ回路４０３を含む駆動制御系のロジック系のトランジスタでのゲート長と同じにすることが容易である。このため、半導体装置あるいは集積回路としての素子基板の回路設計、レイアウト設計が容易になるという利点がある。

以上のように本発明の実施例３例を示したが、これらは素子基板のレイアウト、ブロック数、ディレイ分割数、同時駆動ビット数、遅延の順番や構成などの条件に応じた様々な組み合わせが考えられる。チップサイズ、レイアウトなどに応じて適したものを組み合わせて使用することで、本発明を達成できる。

なお、前記遅延回路１０２によって遅延する遅延時間は、１のブロックに割り当てられる駆動時間内に、同一ブロックの各記録素子の駆動時間が全て収まるよう調整することが好ましい。

また、本発明に係る記録装置の形態として、コンピュータ等の情報処理機器の画像出力端末として一体又は別体に設けられるものの他、リーダ等と組み合わせた複写装置、さらには送受信機能を有するファクシミリ装置の形態を取るものであっても良い。

また、上記実施例はインクジェット記録ヘッド用の素子基板を例に説明したが、熱転写方式の記録ヘッド用、昇華型の記録ヘッド用等の素子基板に用いることが可能である。

実施例１の回路構成を示すブロック図である。 遅延回路の一例を示す図である。 一般的なインクジェット記録ヘッドの斜視図である。 一般的なインクジェット記録ヘッドの分解斜視図である。 一般的なインクジェット記録ヘッドの分解斜視図である。 実施例２の回路構成を示すブロック図である。 実施例３の回路構成を示すブロック図である。 遅延回路の別の例を示す図である。 一般的なインクジェット記録装置の構成の概要を示す図である。 一般的なインクジェット記録装置の制御構成を示す図である。 一般的なヘッドカートリッジの斜視図である。

符号の説明

１０２ 遅延回路
４０１ 発熱抵抗体
４０３ ラッチ回路
４０４ シフトレジスタ回路
４０５ デコーダ
Ｈ１１００ 第１の素子基板
Ｈ１１０１ 第２の素子基板
ＩＪＨ 記録ヘッド

Claims (11)

1. 複数の記録素子と、前記複数の記録素子を駆動する複数の駆動回路と、記録素子の駆動期間を規定するためのイネーブル信号を入力する入力手段と、記録信号を入力するシフトレジスタと、前記シフトレジスタから出力される記録信号を外部から入力されるラッチ信号に応じて記憶するラッチ回路と、前記複数の記録素子を複数のブロックに分割して時分割駆動するためのブロック選択信号を発生する時分割選択回路とを有する記録ヘッド用の素子基板であって、
   同一ブロック内の記録素子間の駆動タイミングを異ならせるための遅延手段を有し、前記遅延手段は前記ラッチ信号の周期により定められる指定期間に前記イネーブル信号が収まるように、イネーブル信号と記録信号を遅延させる手段であることを特徴とする素子基板。
2. 前記遅延手段は、前記イネーブル信号と前記記録信号との論理積を演算して得られた信号を遅延する第１の遅延回路と、前記ブロック選択信号を遅延する第２の遅延回路とを有することを特徴とする請求項１に記載の素子基板。
3. 前記第１の遅延回路により遅延された信号が、前記第２の遅延回路により遅延されたブロック選択信号のブロック指定期間に収まるようにそれぞれの信号が前記第１の遅延回路及び前記第２の遅延回路によって遅延されることを特徴とする請求項２に記載の素子基板。
4. 前記遅延手段は、前記イネーブル信号を遅延する第１の遅延回路と、前記ラッチ回路から出力される前記記録信号を遅延する第２の遅延回路と、前記ブロック選択信号を遅延する第３の遅延回路とを有することを特徴とする請求項１に記載の素子基板。
5. 前記遅延手段は、前記イネーブル信号と前記記録信号との論理積を演算して得られた信号と、前記ブロック選択信号との、論理積を演算して得られた信号を遅延させて出力する遅延回路を有することを特徴とする請求項１に記載の素子基板。
6. 前記遅延手段は、各ブロック間で異なる数の遅延回路を直列に接続して構成されることを特徴とする請求項１に記載の素子基板。
7. 前記遅延手段は、偶数段のＣＭＯＳインバータを直列に接続して構成されることを特徴とする請求項１乃至請求項６のいずれか１項に記載の素子基板。
8. 前記遅延回路を構成するＣＭＯＳインバータの負荷が等しいことを特徴とする請求項７に記載の素子基板。
9. 請求項１乃至８のいずれか１項に記載の素子基板を有することを特徴とする記録ヘッド。
10. 請求項９に記載の記録ヘッドとインクを内包したインクタンクとを有することを特徴とするヘッドカートリッジ。
11. 請求項９に記載の記録ヘッド又は請求項１０に記載のヘッドカートリッジを有することを特徴とする記録装置。

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