CN101181841A - 元件衬底、打印头、头盒以及打印装置 - Google Patents

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Abstract

本发明涉及元件衬底、打印头、头盒以及打印装置。一种元件衬底包括多个打印元件、驱动该多个打印元件的多个驱动电路、用于输入使能信号以限定每个打印元件的驱动时间段的输入装置、输入打印数据的移位寄存器、根据外部输入的锁存信号存储从移位寄存器输出的打印数据并输出打印数据信号的锁存电路、产生块选择信号以将多个打印元件划分为多个块并分时地驱动打印元件的分时选择电路、以及用于改变单个块中打印元件之间的驱动定时的延迟单元。延迟装置延迟使能信号和打印数据信号。

Description

元件衬底、打印头、头盒以及打印装置
技术领域
本发明涉及喷墨打印头元件衬底，其包括打印元件、移位寄存器、锁存电路和延迟输入信号并输出该信号的延迟电路，还涉及使用该元件衬底的打印头、头盒以及打印装置。
背景技术
在近来用于喷墨打印方法(液体喷射打印方法)的打印头中，由用作打印元件的加热器所产生的热能被施加到液体以使其起泡。用于产生气泡的能量导致小孔排出墨滴。这样的打印头具有大量排列在硅半导体衬底上的非常小的加热器，以实现高密度打印。此外，小孔与每个加热器相对地排列。用于驱动加热器和其它逻辑电路的驱动电路也设置在硅半导体衬底上。例如，几十到几千个加热器、用于驱动各加热器的驱动器、具有与加热器数量相同的位的移位寄存器以及用于临时存储从移位寄存器所输出的打印数据(打印信号)的锁存电路被设置在单个硅半导体衬底上。注意，移位寄存器最后将串行输入的打印数据并行地发送到各驱动器。
也就是说，在元件衬底上集成驱动器以及诸如移位寄存器和锁存电路的逻辑电路近来得到了发展。在这种情况下，流向一个加热器的电流瞬时到达相当大的值。如果很多加热器同时开启，则例如约为1到几安培的脉冲式电流流向电源线和地(GND)线，用于驱动加热器。
在电流流过时，从打印装置主体到打印头或打印头中的布线的柔性布线中的感应耦合产生感应噪声。如果流过具有大值的脉冲式电流，如上所述，则在打印头元件衬底的逻辑电路部件中可能产生操作错误。不期望的电磁噪声可能向外辐射。
感应噪声更容易产生，而且其噪声电平随着每单位时间的电流变化量增加而升高。具体地说，当设置在打印头中的小孔的数目增加，并且同时开启的元件数目增加以用于高速或高分辨率打印时，脉冲式电流的值也变得很大，从而导致更高的噪声电平。
为了防止这种情况，小孔被划分为多个块，并且分时地驱动这些块，而不是同时驱动设置在打印头元件衬底上的多个加热器。具体地说，在给定定时，选择第一块来驱动加热器，同时禁止驱动其余未选择块中的加热器。在下个定时，选择性地驱动第二块中的加热器，同时禁止驱动其余块中的加热器。按照这种方式一个接一个地选择所有块，从而完成驱动对应于所有小孔的加热器的一个循环。
但是，如果存在很多小孔(如果存在很多加热器)，则每一块的小孔数量也增加。为此，电流值不足够地减小，从而无法抑制感应噪声生成量。如果增加块的数量以减少同时开启的加热器的数量，则分配给每个块的时间缩短。因此，可能不能获得足够的用于墨水排出的能量。为了获得期望的能量，使分配给每个块的时间很长。但是，这降低了打印速度。
公开了一种逐渐地偏移(shift)要施加给属于单个块的加热器的驱动脉冲的装置(日本专利申请公开No.07-68761)。具体地说，在形成用于喷墨打印头的元件衬底时，在输入单元中设置迟滞电路以及加热器、驱动器和诸如移位寄存器的逻辑排出控制电路的元件。为了在不同的定时向不同的加热器施加驱动脉冲，在限定驱动脉冲脉冲宽度和定时的加热脉冲信号(输入脉冲宽度信号)的信号路径中形成CR(电容器-电阻器)集成电路。加热脉冲信号被延迟，以顺序地驱动加热器。也就是说，通过利用CR集成电路偏移加热脉冲信号的定时，来控制流向加热器的电流。这减少了在同一定时接通的加热器的数目，并降低了由驱动脉冲所产生的电流的峰值和上升率(riseratio)，从而抑制噪声。即使要同时驱动的加热器的数目由于孔的数目增加或者高速打印所需小孔的高密度排列而增大，也抑制感应噪声生成。
但是，即使在利用CR集成电路防止噪声的装置中，如日本专利申请公开No.07-68761所公开的，如果C(电容)和R(电阻)改变，则它们的乘积产生加热脉冲信号的延迟值的变化。因此，无法精确控制流向加热器的电流。因此，可能无法充分地抑制噪声。CR集成电路包括输入缓冲器、电容器和电阻器。如果这些逻辑电路之间的布线长度差变大，则延迟值改变。在利用典型硅半导体器件制造技术所制造的喷墨打印头元件衬底中，通常，电容器使用栅极氧化膜，电阻器使用扩散电阻。为此，如果形成具有期望时间常数的CR集成电路，则电容器和电阻器占据用于喷墨打印头的元件衬底的很大面积，从而导致喷墨打印头元件衬底体积很大。
提出一种在用于输入脉冲宽度限定信号的输入线上形成CMOS反相器电路用作在不同定时向加热器施加驱动脉冲的逻辑电路的装置(日本专利申请公开No.2004-50846)。
另一方面，近年来，喷墨打印头元件衬底确实正引入加热器的高密度集成和喷嘴数量的增加，以便提高打印速度和图像质量。
如上所述，加热器的高密度集成和喷嘴数量的增加近年来确实被引入了。加热器的高密度集成可以通过降低墨滴尺寸以及以高密度设置喷嘴来实现。但是，为了维持相同的打印速度，除了集成密度增加之外，驱动频率需要高于以往。此外，为了获得比以往更高的打印速度，驱动频率需要进一步增大。
当驱动频率提高时，驱动周期当然缩短。在这种情况下，当从降低噪声的观点来看，延迟电路根据块中加热器数目延迟加热脉冲信号时，如上所述，加热脉冲信号可能根据延迟量而超过从一个锁存信号到下一个锁存信号的锁存信号持续时间跨度。如果加热脉冲信号超过锁存信号持续时间跨度，则当加热脉冲信号正被输入到给定块中的加热器时，逻辑电路可能切换以在半途驱动不同的加热器，因此不能驱动期望的加热器。因此，需要开发一种即使驱动频率提高也能稳定地驱动期望加热器的元件衬底。
上述问题不仅在驱动频率上升时出现，而且当要在单个块中驱动的加热器数量增加时也会出现。
日本专利申请公开No.2004-50846中所公开的技术确实能够抑制噪声并防止喷墨打印头元件衬底的尺寸增加。但是，它不能解决在更高驱动频率时阻碍期望加热器的驱动的问题。
发明内容
本发明涉及一种元件衬底、打印头、头盒和打印装置。
可以提供一种解决在驱动频率提高或单个块中要驱动的加热器数目增加时阻碍驱动期望加热器的问题的元件衬底。还可以提供一种使用该元件衬底的打印头、头盒和打印装置。
根据本发明的一个方面，提供一种打印头元件衬底，包括多个打印元件、驱动这多个打印元件的多个驱动电路、用于输入使能信号以限定每个打印元件的驱动时间段的输入装置、输入打印数据的移位寄存器、根据外部输入的锁存信号存储从移位寄存器所输出的打印数据并输出打印数据信号的锁存电路、以及产生块选择信号以将这多个打印元件划分为多个块并分时地驱动打印元件的分时选择电路，包括：
延迟装置，用于改变单个块中打印元件之间的驱动定时，延迟装置延迟使能信号和打印数据信号。
根据本发明的另一方面，优选地，提供一种具有元件衬底的打印头，该元件衬底包括多个打印元件、驱动该多个打印元件的多个驱动电路、用于输入使能信号以限定每个打印元件的驱动时间段的输入装置、输入打印数据的移位寄存器、根据外部输入的锁存信号存储从移位寄存器所输出的打印数据并输出打印数据信号的锁存电路、以及产生块选择信号以将这多个打印元件划分为多个块并分时地驱动打印元件的分时选择电路，
该元件衬底包括：
延迟装置，用于改变单个块中打印元件之间的驱动定时，该延迟装置延迟使能信号和打印数据信号。
根据本发明的再一方面，优选地提供一种具有打印头的头盒，该打印头包括元件衬底，该元件衬底包括多个打印元件、驱动该多个打印元件的多个驱动电路、用于输入使能信号以限定每个打印元件的驱动时间段的输入装置、输入打印数据的移位寄存器、根据外部输入的锁存信号存储从移位寄存器所输出的打印数据并输出打印数据信号的锁存电路、以及产生块选择信号以将这多个打印元件划分为多个块并分时地驱动打印元件的分时选择电路，头盒还包括含有墨水的墨容器，
元件衬底包括：
延迟装置，用于改变单个块中打印元件之间的驱动定时，该延迟装置延迟使能信号和打印数据信号。
根据本发明的另一方面，优选提供一种具有打印头的打印装置，该打印头包括元件衬底，该元件衬底包括多个打印元件、驱动该多个打印元件的多个驱动电路、用于输入使能信号以限定每个打印元件的驱动时间段的输入装置、输入打印数据的移位寄存器、根据外部输入的锁存信号存储从移位寄存器所输出的打印数据并输出打印数据信号的锁存电路、以及产生块选择信号以将这多个打印元件划分为多个块并分时地驱动打印元件的分时选择电路，
元件衬底包括：
延迟装置，用于改变单个块中打印元件之间的驱动定时，该延迟装置延迟使能信号和打印数据信号。
本发明特别有利，因为从降低噪声的观点来看，可以提供这样的元件衬底，即使在向单个块中多个加热器输入经过延迟的加热脉冲信号的设计中，该元件衬底也能避免驱动时间段切换的任何影响。
本发明的其它特征将从下面对示例性实施例的描述(参照附图)中变得明显。
附图说明
图1A、1B、1C是示出根据第一实施例的电路设计的图；
图2A和2B是示出延迟电路示例的电路图；
图3A和3B是一般喷墨打印头的透视图；
图4是一般喷墨打印头的分解透视图；
图5是一般喷墨打印头的分解透视图；
图6A、6B、6C是示出根据第二实施例的电路设计的图；
图7是示出根据第三实施例的电路设计的图；
图8是示出延迟电路的另一示例的电路图；
图9是示出一般喷墨打印装置的示意设计的透视图；
图10是示出一般喷墨打印装置的控制设计的框图；
图11是一般头盒的透视图。
具体实施方式
下面参照附图描述本发明的实施例。
在本说明书中，术语“打印”不仅包括形成有效信息、诸如字符和图形，还宽泛地包括在打印介质上形成图像、图形、图案等等，或者处理该介质，而不管它们有无意义以及是否被可视化为被肉眼看见。
而且，术语“打印介质”不仅包括用在普通打印装置中的纸张，而且宽泛地包括能接受墨水的材料，诸如布料、塑料膜、金属板、玻璃、陶瓷、木材和皮革。
此外，术语“墨水”(下面也称为“液体”)应当类似于上述对“打印”的定义而被宽泛地解释。也就是说，“墨水”包括在施加到打印介质上时能形成图像、图形、图案等等、能够处理打印介质以及能够处理墨水(例如，能够使包含在施加到打印介质的墨水中的染色剂凝固或不溶解)的液体。
说明书中的“元件衬底”不是指由硅半导体制成的简单衬底，而是具有元件和布线的衬底。
短语“在元件衬底上”不仅表示“在元件衬底的表面上”，而且表示“在元件衬底内部靠近其表面”。本发明中的术语“内置”不是表示“在衬底上简单地排列各个元件”，而是表示“在半导体电路制造过程中在元件衬底上组合地形成元件”。
[喷墨打印装置]
图9是示出根据本发明一个典型实施例的喷墨打印装置IJRA的示意设计的外部透视图。
参照图9，滑架HC具有针(pin)(未示出)，并且在被导轨5003支撑的同时在箭头a和b的方向上往复运动。组合有打印头IJH和墨容器IT的集成喷墨盒IJC被安装在滑架HC上。压纸板5002在滑架HC的运动方向上相对于板5000上挤压打印介质P。
下面描述用于执行上述装置的打印控制的控制设计。
图10是示出喷墨打印装置IJRA的控制电路的设计的框图。
参照图10，附图标记1700表示输入打印信号的接口；1701表示MPU；1702表示存储由MPU 1701执行的控制程序的ROM；1703表示存储各种数据(例如，要提供给打印头IJH的打印信号和打印数据)的DRAM。门阵列(G.A.)1704控制到打印头IJH的打印数据提供和在接口1700、MPU 1701和RAM 1703之间的数据传送。托架马达1710输送打印头。输送电机1709输送打印介质。头驱动器1705驱动打印头IJH。电机驱动器1706驱动输送电机1709。电机驱动器1707驱动托架马达1710。
下面描述控制设计的操作。在向接口1700输入打印信号时，打印信号在门阵列1704和MPU 1701之间被转换为用于打印的打印数据。驱动电机驱动器1706和1707。此外，根据发送到头驱动器1705的打印数据驱动打印头IJH，以执行打印。
各种信号(将在后面介绍)通过头驱动器提供给打印头。
[打印头]
下面描述喷墨打印头。
本实施例的打印头IJH是头盒IJC的元件，如从图3A和3B的透视图中可以看出。头盒IJC包括可拆卸地安装在打印头IJH上的墨容器IT(H1901，H1902，H1903，H1904)和打印头IJH。墨容器IT向打印头IJH提供墨水(打印液体)，打印头IJH根据打印信息从排出孔排出墨水。
组装在喷墨打印装置IJRA中的滑架HC的定位单元和电触点固定地支撑头盒IJC。头盒IJC可以从滑架HC上拆下。
打印头IJH包括打印头单元H1002、墨水供应单元(打印液体供应单元)H1003和容器保持件H2000，如图4的分解透视图中所示。
第一元件衬底H1100是结合并固定在第一板H1200上的用于排出黑色墨水的元件衬底，如图5的分解透视图所示。具有开口部位的第二板H1400被结合和固定到第一板H1200上。电线带(electricwiring tape)H1300通过TAB方法被结合和固定到第二板H1400上，以保持相对于第一元件衬底H1100的位置关系。电线带H1300包括对应于第一元件衬底H1100的电线，并且向第一元件衬底H1100施加用于排出墨水的电信号。电线带H1300与具有外部信号输入端子H1301的电接触衬底H2200连接，以从喷墨打印装置主体接收电信号。电接触衬底H2200位于墨水供应单元H1003上，并通过端子定位孔H1309(在两点)固定在墨水供应单元上。第二元件衬底H1101是排出三种颜色墨水的元件衬底。第一板H1200具有墨水连通端口H1201a，用于向第一元件衬底H1100提供黑色墨水。第一板H1200还具有墨水连通端口H1201b，用于向第二元件衬底H1101提供青色、品红和黄色墨水。
[头盒]
图11是示出集成有墨容器和打印头的头盒IJC设计的外部透视图。参照图11，点划线K表示墨容器IT和打印头IJH之间的边界。头盒IJC具有电极(未示出)，用于当头盒IJC被安装在滑架HC上时接收从滑架HC侧所提供的电信号。该电信号驱动打印头IJH排出墨水，如上所述。
图11中的附图标记500表示墨水排出孔阵列。
(第一实施例)
下面参照附图描述本发明的优选实施例。
图1A至1C是示出根据第一实施例的元件衬底上电路设计的图。具体地说，图1A是示出该电路设计的框图。图1B的时序图示出了在利用图1A所示的电路驱动Seg.(片段)31时的时序图。图1C的时序图示出了在利用图1A所示的电路驱动Seg.0时的时序图。
HOUT*表示来自图1A中HE_IN的信号；LOUT*表示通过锁存电路403输出的、用于选择图1A中D0至D7的信号；HLIN*表示在HOUT*和LOUT*已经通过与(AND)电路时所输出的信号。通过延迟电路102的信号由HLOUT*表示。注意，“*”在图1A中是对应的从0到7的整数，“D0到D7”表示“数据0到数据7”。从解码器405所输出的信号由BLIN表示，通过延迟电路102的信号由BLOUT*表示。最后，已经通过用作加热器选择电路的“与”电路的、BLOUT*信号和上述HLOUT*信号之间逻辑乘积的信号是输入到LVC的LVCIN*信号。上述信号名对应于图1B和1C的时序图中的信号名。注意，例如图1A中延迟电路102之间的“x6”表示存在6个延迟电路102。
参照图1A，多个加热器401设置在元件衬底上。每个加热器401的一个端子公共地连接到加热器驱动电源414。加热器401代表该实施例的打印元件。在该实施例中，加热器401用作打印元件。但是，可以使用其它类型的打印元件。每个加热器401的另一端子通过为每个加热器401设置的功率晶体管402接地。功率晶体管402用作加热器401的开关。功率晶体管402代表本发明的驱动电路。诸如锁存电路(LATCH)403和移位寄存器(S/R)404的逻辑电路设置在元件衬底上。为了减少同时驱动的加热器401的数量并降低瞬时流过的电流，还在元件衬底上形成具有滞后特性的逻辑电路，诸如解码器(DECODER)405和逻辑缓冲器(未示出)。解码器405是用于选择被分时驱动的块的逻辑电路，并且代表本发明的分时选择电路。该逻辑电路用于将加热器分为多个块并且分别驱动这些块，其中每个块包括预定数量的加热器。尽管未在图1A中示出，静电保护元件等可以被设置在元件衬底上。
到元件衬底的输入信号如下。时钟信号(CK_IN)驱动移位寄存器。数据(D_IN)串行地排列包含块选择数据和用于指定要驱动的加热器的打印数据的数据。锁存信号(LT_IN)使锁存电路保持数据。加热脉冲信号(HE_IN)是外部控制(限定)功率晶体管的接通时间、即加热器的驱动时间段的使能信号。还存在来自逻辑电路驱动电源(VDD)和加热器驱动电源(VH)的输入以及到地(GND)的输出。信号通过元件衬底上的衬垫(pad)407、408、409、411、412、413、414输入。作为用作用于选择性地驱动功率晶体管的加热器选择电路的驱动逻辑电路的“与”电路为每个功率晶体管计算加热脉冲信号、从锁存电路403所输出的信号(打印数据信号)和从解码器405所输出的信号(块选择信号)的逻辑乘积。“与”电路控制功率晶体管402，并根据计算结果向加热器401施加驱动脉冲。
下面描述使用喷墨打印头元件衬底的打印的驱动序列。首先，打印装置主体与时钟信号同步地向打印头中的元件衬底串行发送基于包含块选择数据的数据和用于指定要驱动的加热器的打印数据。该数据被输入到元件衬底中的移位寄存器404。锁存电路403根据外部输入的锁存信号LT存储输入到移位寄存器404的数据。解码器405在锁存电路保持下一个打印数据之前选择要被分时驱动的块。由处于接通状态的打印数据和根据从加热脉冲信号输入衬垫411所输入的加热脉冲信号而选择的块来指定多个功率晶体管402之一，并且接通所指定的功率晶体管。电流(驱动脉冲)流向对应于处于接通状态的功率晶体管的加热器401，并驱动该加热器。
在该实施例中，设置延迟电路102用于以略有不同的定时驱动属于同一块的加热器。延迟电路102延迟基于从加热脉冲信号输入衬垫411所输入的加热脉冲信号而输入的加热脉冲信号。在这种情况下，从“与”电路所输出的HLOUT*信号被顺序延迟，由此甚至延迟打印数据信号以及加热脉冲信号，下面将对此进行描述(这种情况也被称为“打印数据信号和加热脉冲信号被延迟”)。经过延迟的加热脉冲信号以略有不同的定时驱动同一块中的不同加热器401。延迟电路构成延迟装置。本发明的元件衬底使加热脉冲信号和用于打印数据信号(来自锁存电路403的输出信号)的延迟时间同步，以选择要被驱动的加热器和基于块选择信息的信号(从解码器405所输出的块选择信号)。也就是说，延迟电路102将对应于数量上比同一块中所包括的加热器数量少1的加热器的加热脉冲信号输出到对应于加热器的加热脉冲信号线103。
在图1A中，接收数据D0至D7之一的每一组包括4个加热器401。也就是说，加热器401分为总共8个组。为方便起见，加热器401由IH0至IH31代表。从加热脉冲信号输入衬垫411所输入的未经延迟的加热脉冲信号通过“与”电路被提供给加热器IH28至IH31。
对于加热器IH24至IH27，由“与”电路计算从加热脉冲输入衬垫411所输入的加热脉冲信号(图1A中的HOUT6)和作为来自锁存电路403的输出信号的图像数据信号(图1A中的LOUT6)的逻辑乘积，并通过一个延迟电路102提供。
从解码器405所输出的用于选择加热器IH24至IH27之一的信号(块选择信号)通过一个延迟电路102输出。计算块选择信号与通过计算加热脉冲信号和来自锁存电路403的输出信号之间的逻辑乘积而获得的输出信号的逻辑乘积。通过该运算，用于驱动期望加热器的脉冲信号通过LVC(电平转换器)被提供给功率晶体管402的栅极。
类似地，对于加热器IH20至IH23，计算加热脉冲信号和来自锁存电路403的输出信号的逻辑乘积，并将其通过两个延迟电路102和“与”电路输出。从解码器405输出的用于选择加热器IH20至IH23之一的信号也通过包含在延迟装置中的两个延迟电路102被输出。计算该信号与通过计算加热脉冲信号和锁存电路输出信号之间逻辑乘积而获得的输出信号的逻辑乘积。通过该运算，用于驱动期望加热器的脉冲信号通过LVC(电平转换器)被提供到功率晶体管402的栅极。
即使对于加热器IH16至IH19，也计算加热脉冲信号和来自锁存电路403的打印数据信号的逻辑乘积，并将其通过三个延迟电路102输出。从解码器405输出的用于选择加热器IH16至IH19之一的信号也通过三个延迟电路102被输出。
最后，通过利用1到3个延迟电路102延迟输入到加热脉冲信号输入衬垫411的加热脉冲信号而获得的加热脉冲信号通过功率晶体管402被提供给加热器IH24至IH27、IH20至IH23、IH16至IH19。要被输入到加热器IH0至IH3的信号被7个延迟电路102延迟，即由数量比总组数少1的延迟电路延迟。
通过这种方式，通过计算加热脉冲信号和打印数据信号(即来自锁存电路的输出信号)的逻辑乘积而获得的信号被用作延迟装置的延迟电路延迟。这表明，也根据经过延迟的加热脉冲信号(与加热脉冲信号同步地)延迟打印数据信号。由于打印数据信号被延迟，因此当通过输入下一个锁存信号而切换锁存电路中的打印数据时，不立即切换输入到“与”电路的打印数据。实际上，这总是防止加热脉冲信号超过由锁存信号的输入时间段所限定的指定时间段。
在该实施例中，用于选择适当加热器的信号(在该设计中，来自锁存电路403的打印数据信号)也如加热脉冲信号那样受到延迟。用于选择块的块选择信号(在该设计中，来自解码器405的输出信号)也由延迟电路102延迟。从延迟电路102所输出的加热脉冲信号、用于选择适当加热器的打印数据信号以及用于选择块的块选择信号几乎彼此同步地被延迟。该设计解决了上述问题，即防止在输入加热脉冲信号期间半途切换到另一加热器。加热脉冲信号部分缺乏其后半部分就表明，从加热脉冲信号输入衬垫411所输入的加热脉冲信号作为丢失了一部分的加热脉冲信号被输入到功率晶体管402。尽管未在该实施例中描述，但是当加热脉冲信号延迟电路和锁存信号延迟电路的元件尺寸和负载量几乎相等时，该设计可以应付由过程/制造变化所导致的延迟量的差异。
在该实施例中，加热脉冲信号和来自锁存电路的打印数据信号之间逻辑乘积的信号被延迟，如上所述。这表明，加热脉冲信号和打印数据信号被设置为相同的延迟量。
下面参照图1B描述在驱动片段31时的详细时序图。在该实施例中，LT_IN在低时通过，在高时活动。为了说明每个预定周期选择每个片段，LT_IN(低信号)被输入两次。具有期望脉冲宽度的HE_IN在两个输入信号LT_IN之间被输入。HE_IN作为HOUT7被输入到第一(图1A中最左边的)“与”电路。类似地，从锁存电路403所输出的用于驱动片段31的用于D7的信号作为LOUT7被输入到第一“与”电路。通过计算HOUT7和LOUT7的逻辑乘积所获得的信号作为HLOUT7被输出，而不经过延迟电路102，也就是说，以与HOUT7相同的定时被输出。另一方面，解码器405输出块选择信号，以选择BLOCK0至BLOCK3。在该示例中，应当驱动片段31。因此，用于选择BLOCK3的信号作为BLIN被输入。最后，计算BLIN和HLOUT7的逻辑乘积。通过计算逻辑乘积而获得的信号LVCIN31被输入到期望的LVC。连接到已经接收了LVCIN31的LVC的驱动器晶体管的栅极被接通。由此，在该示例中，片段31的加热器IH31被接通。
下面参照图1C描述在驱动片段0时的详细时序图。如上所述，LT_IN在低时通过，在高时活动，而且操作方法相同。具有期望脉冲宽度的HE_IN在两个输入信号LT_IN之间被输入。HE_IN作为HOUT0被输入到第一(图1A中最右边的)“与”电路。类似地，从锁存电路403所输出的用于驱动片段0的用于D0的信号作为LOUT0被输入到第一“与”电路。通过计算HOUT0和LOUT0的逻辑乘积而获得的信号作为HLIN0被输入到延迟电路102，同时保持与HOUT0相同的脉冲宽度。该信号通过包含在延迟装置中的延迟电路102延迟，并作为HLOUT0被输出。同时，该信号通过穿过7个延迟电路而被延迟7步。另一方面，解码器405输出块选择信号，以选择块。在该示例中，应当驱动片段0。因此，用于选择BLOCK0的信号作为BLIN被输出。信号BLIN作为BLOUT7，以与经过和HLIN0所经过的相同数量的延迟电路102而输出的HLOUT0的输出定时几乎相同的定时被输出。最后，计算BLOUT7和HLOUT0的逻辑乘积。通过计算该逻辑乘积所获得的信号LVCIN0被输入到期望的LVC。连接到已经接收了LVCIN0的LVC的驱动器晶体管的栅极被接通。由此，在该示例中，片段0的加热器IH0被接通。
在上面的描述中，信号BLIN的延迟量由等于信号HLIN0所经过的延迟电路的数量的电路数量来代表。但是，不需要总是由电路数量来代表。延迟量只需要在正常可运行范围内相同(几乎相同)。
(第二实施例)
下面参照图6A至图6C描述根据第二实施例的电路设计。
图6A是示出该电路设计的框图。图6B是在利用图6A所示的电路驱动片段31时的时序图。图6C是在利用图6A所示的电路驱动片段0时的时序图。
下面描述图6A。对与图1A相同的部分的描述将不再重复。
作为图6A所示的元件衬底的特性特征，来自锁存电路403的输出信号(打印数据信号)、来自解码器405的输出信号(块选择信号)和加热脉冲信号被输入到延迟电路102。延迟电路102同步地延迟这些信号。
在该实施例中，对于加热器IH28至IH31，与第一实施例一样，从加热脉冲信号输入衬垫411所输入的未经延迟的加热脉冲信号直接通过“与”电路提供。
对于加热器IH24至IH27，从加热脉冲输入衬垫411所输入的加热脉冲信号作为HOUT6通过包含在延迟装置中的一个延迟电路102被输出到“与”电路。来自锁存电路403的打印数据信号也象HOUT6那样作为LOUT6通过一个延迟电路102被输出到“与”电路。“与”电路计算HOUT6和LOUT6的逻辑乘积。
类似地，对于加热器IH20至IH23，从加热脉冲信号输入衬垫411所输入的加热脉冲信号作为HOUT5，通过总共两个延迟电路102被输出到“与”电路。来自锁存电路403的输出信号也象HOUT5那样作为LOUT5通过总共两个延迟电路102被输出到“与”电路。“与”电路计算HOUT5和LOUT5的逻辑乘积。
对于加热器IH16至IH19，从加热脉冲信号输入衬垫411所输入的加热脉冲信号作为HOUT4通过总共三个延迟电路102被输出到“与”电路。来自锁存电路403的输出信号也象HOUT4那样，作为LOUT4通过总共三个延迟电路102被输出到“与”电路。“与”电路计算HOUT4和LOUT4的逻辑乘积。
最后，通过利用1到3个延迟电路102延迟从加热脉冲信号输入衬垫411所输入的加热脉冲信号而获得的加热脉冲信号通过功率晶体管402被输入到加热器IH24至IH27、IH20至IH23、IH16至IH19。要被输入到加热器IH0至IH3的信号被7个延迟电路102延迟，也就是被数量比总块数少1的延迟电路延迟。
在该实施例中，从锁存电路403所输出的用于选择适当加热器的打印数据信号以及块选择信号如加热脉冲信号那样被延迟电路102延迟，如第一实施例所示。这使从延迟电路102所输出的加热脉冲信号与来自锁存电路403的输出信号(打印数据信号)和用于选择块的信号(块选择信号)同步，这些信号从延迟电路102输出。经过这样延迟的加热脉冲信号落入由锁存信号的时间段所限定的打印信号的指定时间段内，或者块选择信号的块指定时间段内。因此可以解决上述问题。
参照图6A，HOUT*表示来自HE_IN的信号；LIN*表示通过锁存电路403输出的用于选择D0至D7的信号；LOUT*表示在LIN*已经经过延迟电路102时所输出的信号；HLOUT*表示在HOUT*和LOUT*已经经过“与”电路时所输出的信号。从解码器405所输出的信号由BLIN表示，穿过延迟电路102的信号由BLOUT*表示。通过计算BLOUT*信号和上述HLOUT*信号的逻辑乘积而获得的信号是输入到LVC的LVCIN*信号。上述信号名对应于图6B和6C的时序图中的信号名。
图6B示出在驱动该实施例的图6A中片段31时的详细时序图。这与在驱动片段31时第一实施例的图1B中所示时序图相同，因此不再重复描述。
下面参照图6C描述在该实施例的图6A中驱动片段0时的详细时序图。如上所述，LT_IN在低时通过，在高时活动，而且操作方法与参照图1B所描述的相同。具有期望脉冲宽度的HE_IN在两个输入信号LT_IN之间被输入。HE_IN作为HOUT0通过多个延迟电路102被输入到第一“与”电路。类似地，用于D0的信号作为LIN0从锁存电路403被输出，以驱动片段0。LIN0也作为LOUT0通过与HE_IN所经过的相同的多个延迟电路102被输入到第一“与”电路。通过计算HOUT0和LOUT0的逻辑乘积而获得的信号作为HOUT0被输出。另一方面，解码器405输出信号以选择块。在该示例中，应当驱动片段0。因此，用于选择BLOCK0的信号作为BLIN被输出。信号BLIN作为BLOUT7，以与HLOUT0的输出定时几乎相同的定时，通过与HOUT0或LOUT0所经过的相同数量的延迟电路102被输出。最后，计算BLOUT7和HLOUT0的逻辑乘积。通过计算逻辑乘积而获得的信号LVCIN0被输入到期望的LVC。连接到已经接收了LVCIN0的LVC的驱动器晶体管的栅极被接通。由此，在该示例中，片段0的加热器IH0被接通。
(第三实施例)
下面参照图7描述根据第三实施例的电路设计。
图7所示的元件衬底的元件和驱动方法基本上与上述图1A和图6A中的元件衬底的元件和驱动方法相同，因此不再重复对其的详细描述。作为图7所示的元件衬底的特性特征，计算从加热脉冲信号输入衬垫411所输入的加热脉冲信号、来自锁存电路403的输出信号以及来自解码器405的输出信号的全部逻辑乘积。然后，对通过计算逻辑乘积所获得的信号进行延迟。
(第一至第三实施例的补充解释)
下面解释上述延迟电路102的详细设计。
作为延迟电路102，可以使用反相器延迟电路。通过将由与包括移位寄存器404和锁存电路403的驱动控制逻辑相同的膜形成过程所形成的多个反相器电路组合来形成反相器延迟电路。图2A和2B示出延迟电路102的一个示例。图2A以块示出延迟电路102的元件。图2B示出这些元件的更详细排列。
如图2A所示，延迟电路102包括输入缓冲器204、两个具有级联排列的延迟器205、以及输出缓冲器206。输入缓冲器204、延迟器205和输出缓冲器206中每一个都是由CMOS(互补金属氧化物半导体)反相器电路形成。由于包含两个延迟器205，所以延迟电路102被看作是具有4个反相器电路的级联排列的电路。
在延迟电路的输入缓冲器204和输出缓冲器206中，包含在反相器中的每个MOS晶体管(p通道和n通道MOS晶体管)的栅极长度(通道长度)L是2μm，如图2B所示。该长度等于包含在包括移位寄存器404和锁存电路403的驱动控制逻辑中的每个MOS晶体管的栅极长度。在延迟器205中，栅极长度L是10μm，也就是说大于逻辑电路的每个MOS晶体管的栅极长度(2μm)，从而获得足够的延迟。延迟器205中栅极宽度(通道宽度)W具有与输入缓冲器204中相同的值(例如，对NMOS晶体管来说是6μm，对PMOS晶体管来说是9μm)。在输出缓冲器206中，NMOS晶体管的栅极宽度W是12μm，PMOS晶体管的是18μm。
在第一到第三实施例中，一个块包括8个加热器元件401。通过在来自加热脉冲信号输入衬垫411的加热脉冲信号的线部位上设置0到7个延迟电路102而形成8条加热脉冲信号线103。布线这样进行，使得加热脉冲信号的实际传送时间在用作块选择电路的解码器405同时选择的8个加热器元件401之间变化10ns。假定图1A中所有加热器IH0至IH31被选择和驱动，来描述该实施例的操作。也就是说，当从对应于加热器的锁存电路403所输出的所有信号是活动的，而且加热脉冲信号为高电平时，功率晶体管402被接通，以向加热器401流入电流作为驱动脉冲。
加热器IH28至IH31由输入到加热脉冲信号输入衬垫411的未经延迟的加热脉冲信号驱动。向加热器IH24至IH27输入通过延迟到加热器IH28至IH31的加热脉冲信号而获得的加热脉冲信号。在这种情况下，到加热器IH24至IH27的加热脉冲信号超过功率晶体管402的阈值、并且电流开始流向(接通)加热器IH24至IH27的实际时间从电流开始流向加热器IH28至IH31的时间被延迟。类似地，电流开始流向加热器IH20至IH23的时间以及电流开始流向加热器IH16至IH19的时间也被顺序延迟。为此，流向加热器驱动电源线的电流脉冲是阶梯形状。也就是说，每单位时间的电流改变量与在单个加热器被接通时的没有太大不同，而噪声电平却大大降低了。
在该实施例的元件衬底中，加热脉冲信号不是由CR集成电路、而是由诸如CMOS反相器的逻辑电路延迟。为此，流向加热器的电流可以得到精确的控制，同时将延迟量的变化降至最低。因此，可以进一步抑制噪声产生量。此外，COMS反相器可以在硅半导体衬底上做得比CR集成电路更小。因此，该实施例的元件衬底可以小于传统元件衬底。这降低了成本，而且提高了生产率。
在该实施例中，已经举例说明了8个加热器被同时选择作为一个块，而且加热脉冲信号输入时间对于每个加热器偏移的情况。但是，包含在一个块中的加热器数量可以适当确定。可以在不产生噪声电平问题的限度内组合多个加热器，而且加热脉冲信号可以以相同的定时被输入到这些加热器。在本发明中，调整由反相器所形成的延迟电路的延迟时间，并且进行适当的布线。该设计当然可以与同时接通的加热器数量无关地应付任何情况。
通过膜形成过程，采用反相器的延迟电路102与加热器、驱动器、包括移位寄存器和锁存电路的驱动控制逻辑电路、输入衬垫和用作块选择电路的解码器405一道被形成在硅半导体衬底上。为此，可以形成延迟电路，而不改变元件衬底的制造过程。由于元件衬底上输入单元的衬垫数量以及元件衬底中其它电路设计不需要太大改变，因此如上所述，即使形成延迟电路102，元件衬底本身的成本也几乎没有增加。另外，由于打印头可以具有对付噪声的措施，因此其余部件不需要包括用作对付噪声的措施的组件，诸如电容器。由此，装置主体可以不昂贵且紧凑。
在本发明中，用于延迟加热脉冲信号的延迟电路102不限于图2A和2B所示的。图8示出延迟电路102的另一个示例。
图8所示的延迟电路102包括输入缓冲器204、两个延迟器205以及输出缓冲器206，它们中每一个都由CMOS反相器电路形成，与图2A和2B中的延迟电路102一样。延迟器205的设计与图2B的不同。在图8所示的延迟电路102中，为了增加作为CMOS反相器电路的延迟器205的延迟量，图2B所示的常规CMOS反相器电路的NMOS晶体管由两个具有级联排列的NMOS晶体管代替。此外，PMOS晶体管由具有级联排列的两个PMOS晶体管代替。来自前一级的反相器的输出被公共地提供到MOS晶体管的栅极。
该设计可以获得足够的延迟时间，而不增大每个MOS晶体管的栅极(通道)长度L。具体的说，可以很容易使包含在延迟电路102中的每个MOS晶体管的栅极长度L与包括移位寄存器404和锁存电路403的驱动控制逻辑电路的每个MOS晶体管的栅极长度相同。这有利于元件衬底作为半导体器件或集成电路的电路设计和布局设计。
上面已经描述了本发明的3个实施例。此外，根据诸如元件衬底的布局、块的数量、延迟划分的数量、同时驱动的位数、延迟的次序和配置这样的条件，可以得到各种组合。可以通过根据芯片尺寸和布局适当组合它们来实现本发明。
延迟电路102的延迟时间优选被调整为不让单个块的打印元件的驱动时间超过分配给一个块的驱动时间。
本发明的打印装置可以采取诸如计算机的信息处理装置的集成或独立图像输出终端的形式。可替换地，打印装置可以采取与读取器组合的复印机的形式、或者具有传输/接收功能的传真装置的形式。
已经通过举例示出用于喷墨打印头的元件衬底描述了这些实施例。但是，元件衬底还可用于热转印打印头或升华(sublimation)打印头。
虽然已经参照示例性实施例描述了本发明，但是应当理解，本发明不限于所公开的示例性实施例。以下权利要求的范围应当与最宽泛的解释一致，以涵盖所有这样的修订和等价结构及功能。

Claims (13)

1.一种打印头元件衬底，包括多个打印元件、驱动所述多个打印元件的多个驱动电路、用于输入使能信号以限定每个打印元件的驱动时间段的输入装置、输入打印数据的移位寄存器、根据外部输入的锁存信号存储从所述移位寄存器输出的打印数据并输出打印数据信号的锁存电路、以及产生块选择信号以将所述多个打印元件划分为多个块并分时地驱动所述打印元件的分时选择电路，包括：
延迟装置，用于改变单个块中打印元件之间的驱动定时，所述延迟装置延迟所述使能信号和所述打印数据信号。
2.根据权利要求1所述的衬底，其中所述延迟装置包括第一延迟电路和第二延迟电路，其中所述第一延迟电路延迟通过计算所述使能信号和所述打印数据信号的逻辑乘积而获得的信号，所述第二延迟电路延迟所述块选择信号。
3.根据权利要求2所述的衬底，其中所述第一延迟电路和所述第二延迟电路延迟所述信号以使被所述第一延迟电路延迟的信号落入被所述第二延迟电路延迟的块选择信号的块指定时间段中。
4.根据权利要求1所述的衬底，其中所述延迟装置包括延迟所述使能信号的第一延迟电路、延迟从所述锁存电路输出的打印数据信号的第二延迟电路、以及延迟所述块选择信号的第三延迟电路。
5.根据权利要求1所述的衬底，其中所述延迟装置包括延迟电路，所述延迟电路延迟通过计算所述块选择信号与通过计算所述使能信号和所述打印数据信号的逻辑乘积而获得的信号的逻辑乘积而获得的信号，并输出经过延迟的信号。
6.根据权利要求1所述的衬底，其中通过串联连接其数量在不同块之间变化的延迟电路而形成所述延迟装置。
7.根据权利要求1所述的衬底，其中通过串联连接偶数个CMOS反相器电路而形成所述延迟装置。
8.根据权利要求7所述的衬底，其中包含在所述延迟装置中的所述CMOS反相器电路具有相同的负载。
9.根据权利要求1所述的衬底，其中所述分时选择电路包括解码器，而所述块选择信号是从所述解码器输出的信号。
10.根据权利要求1所述的衬底，其中来自所述移位寄存器的信号被输入到所述分时选择电路。
11.一种具有元件衬底的打印头，其中所述元件衬底包括多个打印元件、驱动所述多个打印元件的多个驱动电路、用于输入使能信号以限定每个打印元件的驱动时间段的输入装置、输入打印数据的移位寄存器、根据外部输入的锁存信号存储从所述移位寄存器输出的打印数据并输出打印数据信号的锁存电路、以及产生块选择信号以将所述多个打印元件划分为多个块并分时地驱动所述打印元件的分时选择电路，
所述元件衬底包括：
延迟装置，用于改变单个块中打印元件之间的驱动定时，其中所述延迟装置延迟所述使能信号和所述打印数据信号。
12.一种具有打印头和含有墨水的墨容器的头盒，其中所述打印头包括元件衬底，所述元件衬底包括多个打印元件、驱动所述多个打印元件的多个驱动电路、用于输入使能信号以限定每个打印元件的驱动时间段的输入装置、输入打印数据的移位寄存器、根据外部输入的锁存信号存储从所述移位寄存器输出的打印数据并输出打印数据信号的锁存电路、以及产生块选择信号以将所述多个打印元件划分为多个块并分时地驱动所述打印元件的分时选择电路，
所述元件衬底包括：
延迟装置，用于改变单个块中打印元件之间的驱动定时，其中所述延迟装置延迟所述使能信号和所述打印数据信号。
13.一种具有打印头的打印装置，其中所述打印头包括元件衬底，所述元件衬底包括多个打印元件、驱动所述多个打印元件的多个驱动电路、用于输入使能信号以限定每个打印元件的驱动时间段的输入装置、输入打印数据的移位寄存器、根据外部输入的锁存信号存储从所述移位寄存器输出的打印数据并输出打印数据信号的锁存电路、以及产生块选择信号以将所述多个打印元件划分为多个块并分时地驱动所述打印元件的分时选择电路，
所述元件衬底包括：
延迟装置，用于改变单个块中打印元件之间的驱动定时，其中所述延迟装置延迟所述使能信号和所述打印数据信号。
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